CN1383207A - 高电流触发的静电放电防护电路 - Google Patents

Abstract

一种高电流触发的静电放电防护电路。其电耦合于接点和参考电位,以释放接点上产生的静电放电电流。静电放电防护电路包含第一导电形的基底、第二导电形的阱区、第一导电形的第一掺杂区和第二导电形的第二掺杂区。基底电耦合于参考电位。阱区设于基底且电耦合于接点。第一掺杂区电浮动设于阱区表面。第二掺杂区设于基底,且电耦合于参考电位。接点的ESD电流提供电压使阱区与基底间接面崩溃,并触发阱区、基底和第二掺杂区构成的侧向双极性晶体管,释放静电放电电流。第一掺杂区于静电放电电流大于预定电流时,降低接点至参考电位的电位差。

Description

高电流触发的静电放电防护电路

本发明涉及一种静电放电(electrostatic discharge，ESD)防护电路，尤指一种高电流触发的ESD防护电路，本发明的ESD防护电路一方面能提供良好的静电放电防护，另一方面能避免ESD防护电路于正常操作时发生栓锁(latch up)的现象。

一般而言，为了防护制作完成的半导体芯片免于受到外界带静电物品所产生的高电压破坏，所以，现行的半导体芯片的输出入端口以及电源端口之间均会设置有ESD防护电路。依照电路上的需求，ESD防护电路在一般正常的运作时，应该呈现开路的状态，以使电源端口以及输出入端口能维持正常工作；唯有ESD事件发生在ESD防护电路的一端时，ESD防护电路才呈现接近短路的状态，用以将ESD电流释放掉，以保护半导体芯片的内部电路。

公知的ESD防护电路大致上可以分成两种，一种是以双极性晶体管(bipolar transistor)为主要组件，另一种是以半导体控制整流器(semiconductor control rectifier，SCR)为主要组件。

ESD防护电路中的双极性晶体管一般都是利用输出端口中的MOS晶体管的源极/基底/漏极所产生的寄生的双极性晶体管所构成。因为输出端口的MOS晶体管必须要有很大的推力，所以寄生的双极性晶体管也能够在发生静电放电事件时，排放掉大量的电流。但是，就输入端口以及电源线间的ESD防护电路而言，如此的方法便会多增加非常大的芯片面积。而且，双极性晶体管的吸持电压Vh(holding voltage)一般都比较高，大约为7伏特以上。因此，在大量的ESD电流流通之下，将会在双极性晶体管上产生高热。如果ESD电流只流经MOS晶体管的局部区域，就很容易造成MOS晶体管烧毁。因此，以双极性晶体管为主的静电防护电路的设计是非常不易的。

现行比较流行的ESD防护电路是以SCR为主要组件，取其低吸持电压Vh(～1.6伏特)、低触发电流以及耗用半导体芯片面积小的好处。但是，如此设计的ESD防护电路于经历系统层次(system-level)的电磁共同(electromagnetic comparability，EMC)的ESD测试时会出现问题。EMC/ESD测试时是在整个系统装设好后，并且有提供电源之下，进行ESD测试。当EMC/ESD测试进行时，SCR确实能使一个输出入端口上的ESD电流释放掉。然而，电源一般都是大于3伏特以上的电压。如果，输出入端口上的原本在EMC/ESD测试前的电压是接近电源的电压(～3V)，那在EMC/ESD测试完后，SCR便会将输出入端口上的电压维持于吸持电压Vh(～1.6伏特)，这便会导致整个系统上的当机，甚至烧毁掉部分的半导体芯片。

为了克服现有技术的不足之处，本发明的目的，在于提供一种高电流触发的ESD防护电路，具有占用半导体芯片的面积小、低吸持电压以及高触发电流的特性，以解决上述的问题。

根据上述的目的，本发明提出一种高电流触发的ESD防护电路。本发明的ESD防护电路电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流。该静电放电防护电路包含有一第一导电形的基底、一第二导电形的阱区、一第一导电形的第一掺杂区以及一第二导电形的第二掺杂区。该基底电耦合于该参考电位。该阱区设于该基底上，且电耦合于该接点。该第一掺杂区电浮动的设于该阱区表面。该第二掺杂区设于该基底上，且电耦合于该参考电位。其中，该接点上的ESD电流提供一电压使该阱区与该基底之间的接面崩溃，并触发该阱区、该基底以及该第二掺杂区所构成的侧向双极性晶体管，以释放该静电放电电流。该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

就电路观点而言，本发明另提供一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流。本发明的静电放电防护电路包含有一双极性晶体管以及一第一导电形的第一掺杂区。该双极性晶体管包含有一发射极、一基极以及一集电极。其中该发射极与该基极均电耦合于该参考电位，该集电极系以一第二导电形的集电极区所构成且电耦合于该接点。该第一掺杂区，浮动的设于该集电极区内，且与该集电极区形成一接面。其中，该静电放电电流使该基极与该集电极之间的接面崩溃，触发该侧向双极性晶体管，以释放该静电放电电流。其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

当ESD事件发生于该接点上时，该基极与该集电极之间的接面会先崩溃，并且触发该双极性晶体管。然后将该接点上的电位维持在一第一箝制电位。如果电流持续增加到一预定电流以上，该浮动的第一掺杂区会一起加入作用，而把该接点上的电位维持在一更低的第二箝制电位。该第一箝制电位以及该预定电流可以随布局的变化而加以调整，而第二箝制电位大约等于1.6伏特。

相同的道理，本发明另提供一种高电流触发的静电放电防护电路。本发明的静电放电福护电路电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流。该静电放电防护电路包含有一第一导电形的基底、一第二导电形的阱区、一第一导电形的第一掺杂区以及一第二导电形的第二掺杂区。该基底电耦合于该参考电位。该阱区，设于该基底上，且电耦合于该接点。该第一掺杂区，设于该阱区表面，且电耦合于该接点。该第二掺杂区，电浮动的设于该基底上。

就电路观点而言，本发明另提供一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电防护电路包含有一双极性晶体管以及一第二导电形的第二掺杂区。该双极性晶体管包含有一发射极、一基极以及一集电极。该发射极与该基极均电耦合于该接点，该集电极系以一第一导电形的集电极区所构成且电耦合于该参考电位。该第二掺杂区浮动的设于该集电极区内，且与该集电极区形成一接面。

第一导电型可以是n型，而第二导电型则是p型；相对的，如果第一导电型可以是p型，而第二导电型则是n型。

本发明的第一优点在于ESD防护电路的面积很小。因为第二箝制电位相当的低，所以，在ESD防护电路上消耗的功率便可以相当的小，ESD防护电路占用的面积便可以很小而不至于烧毁掉其中的组件。

本发明的第二优点在于EMC/ESD测试时不会有栓锁事件发生。只要第一箝制电位大于正常工作时的电位，并且使该预定电流大于EMC/ESD测试时的最大电流，则EMC/ESD测试时不会有栓锁事件发生。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下：

附图简要说明：

图1为本发明的ESD防护电路的第一实施例的芯片剖面示意图：

图2A以及第2B图均为图1的电路示意图；

图3为图1中的ESD防护电路以及公知的SCR所构成的ESD防护电路的电流电压曲线图；

图4为不同的第一掺杂区到第三掺杂区的间的距离的实验数据所绘制的电流电压曲线图；

图5A以及第5B图为本发明的ESD防护电路的第二实施例以及第三实施例；

图6A至第6C图为本发明的ESD防护电路的第四实施例；

图7A为本发明的ESD防护电路的第五实施例；

图7B为图7A的电路示意图；

图8为第一导电型为n型以及第二导电型为p型时，本发明的ESD防护电路的实施例；

图9为浮动区设于基底时，本发明的ESD防护电路的实施例；

图10A或图10B为图9的等效电路图；

图11A或图11B为两种降低图9中的ESD防护电路的触发电压的

实施例；

图12A或图12B为两种以n型MOS晶体管降低图9中的ESD防护电路的触发电压的实施例；

图13A至图13D为阱区与基底的接面上设置一个p型第六掺杂区的实施例；以及

图14为第一导电型为n型以及第二导电型为p型时，本发明的ESD防护电路的另一实施例。

图号说明：

10、40接点    12、42基底

14、44阱区    16、46第一掺杂区

18、48第二掺杂区    20、50第三掺杂区

22、52第四掺杂区    28、58第五掺杂区

30、60场氧化层      78第六掺杂区

实施例：

请参阅图1，图1为本发明的ESD防护电路的第一实施例的芯片剖面示意图。本发明提供一ESD防护电路，用以释放接点10上的ESD电流至一参考电位，如图1中的VSS。ESD防护电路包含有一第一导电形的基底12、一第二导电形的阱区14、一第一导电形的第一掺杂区16、一第二导电形的第二掺杂区18以及一第二导电形的第三掺杂区20以及一第一导电形的第四掺杂区22。为了解说上方便，第一导电形为p形，而第二导电形为n形。基底12透过第四掺杂区22，电耦合于参考电位VSS。也就是，第四掺杂区22设于基底12的表面，作为基底12的欧姆接触，并且第四掺杂区22电耦合于参考电位VSS。阱区14透过第三掺杂区20，电耦合于接点10。也就是，第三掺杂区20设于阱区14之内，作为阱区14的欧姆接触，并且第三掺杂区20电耦合于接点10。第一掺杂区16电浮动的设于阱区14的表面。第一掺杂区16、阱区14以及基底12便构成了一个垂直的pnp双极性晶体管。第二掺杂区18设于基底12表面，且电耦合于参考电位VSS。阱区14、基底12以及第二掺杂区18便构成了一个侧向npn双极性晶体管。基底12中包含了一个寄生的电阻R-sub，相对的阱区14也包含了一个寄生的电阻R-well，如图1所示。

请参阅图2A或图2B，图2A或图2B均为图1的电路示意图。由电路上的观点而言，阱区14(集电极区)、基底12以及第二掺杂区18分别构成侧向npn双极性晶体管的集电极(collector)、基极(base)以及发射极(emitter)。集电极透过电阻R-well电耦合于接点10，基极透过电阻R-sub电耦合于参考电位VSS，发射极则直接电耦合于参考电位VSS。垂直的pnp双极性晶体管的集电极与基极分别电耦合于侧向npn双极性晶体管的基极与集电极，且垂直的pnp双极性晶体管的发射极没有接到任何的接点，呈现浮动的状态，如图2A所示。以另一种角度而言，电阻R-well到垂直的pnp双极性晶体管的发射极的间有一个逆向的二极管，如图2B所示。

请参阅图3，图3为图1中的ESD防护电路以及公知的SCR所构成的ESD防护电路的电流电压曲线图(IV curve)。图3中的实线表示图1中的ESD防护电路的IV曲线图。当图1中的第一掺杂区16直接电耦合于接点10时，整个电路就变成公知的以SCR构成的ESD防护电路，而虚线就是表示以SCR构成的ESD防护电路的IV曲线图。SCR的IV曲线图已经是公知的结果，在此不再多述。而本发明的ESD防护电路的IV曲线和公知的SCR的结果不同，在此，分成第I、II、III以及IV的区段解释。

第I区段和公知的SCR的I-V曲线一样，当接点10的电位到达阱区14与基底12之间接面的崩溃电压(也就是触发电位Vt)时，侧向npn双极性晶体管便被接面漏电流所触发，电流开始随着电压而上升。第II区段的实际物理原理尚未清楚，一种可能的原因是第一掺杂区16和第三掺杂区20开始导通并产生一个寄生的SCR，但是寄生的SCR所需的总电流增益(current gain)β并未到达1，所以接点10的电位被箝制于一个第一箝制电位Vhl，如第II区段所示。因为箝制时，本发明大致上仅有一个侧向npn双极性晶体管导通，而SCR是两个双极性晶体管导通，所以第一箝制电位Vhl会比SCR的箝制电位Vh-SCR高。

当电流大于一预定电流IL时，阱区14便会形成高注入状态(highinjection status)，也就是阱区14内的电子空穴的浓度乘积已经大于本质浓度(intrinsic concentration)的平方。此时，大量的电子空穴形成在第一掺杂区16以及阱区14之间的接面上，接面的电隔绝效果渐渐地降低，寄生的SCR的电流增益β也逐渐接近1，所以接点10上的电位便渐渐地下降，如图3中的第III区段所示。当大量电流由阱区14流入第一掺杂区16，第一掺杂区16对阱区14的压降可能大于0.7伏特并且触发了垂直pnp双极性晶体管导通。在垂直pnp双极性晶体管与侧向npn双极性晶体管均导通下，本发明的ESD防护电路可以将接点10的电位箝制在一个很低的第二箝制电位，大约是1.6伏特，如第IV区段所示。而发生第III区段所需的预定电流IL可以经由经验值以及布局来控制。

请参阅图4，图4为根据四组实验资料所绘制的示意图。四组实验数据所产生的曲线分别是L1、L2、L3以及L4。产生L1、L2以及L3曲线的ESD防护电路中的第一掺杂区16到第三掺杂区20的间的距离分别为1um、2um以及3um，而L4曲线为没有第一掺杂区16的ESD防护电路的结果。L4曲线可以明显的看出来是一个单纯的双极性晶体管的发射极与基极接地后对集电极的IV曲线。曲线L1至L3的趋势可以解释如下。当第一掺杂区16到浮动的第三掺杂区20之间的距离越远，意味着第一掺杂区16和第三掺杂区20的导通机会越低，也就是需要更多的电流才可以使第一掺杂区16和第三掺杂区20，如图4的右半边所示。同时，当第一掺杂区16到浮动的第三掺杂区20之间的距离越远，意味着R-well越大，也就是说需要更小的电流便可以使第一掺杂区16和第三掺杂区20之间的压降到达0.7伏特以触发SCR，如图4的左半边所示。

本发明的ESD防护电路有两个可以控制的参数，第一箝制电位Vhl以及预定电流IL。一种建议的状态是使第一箝制电位Vhl大于芯片正常运作时电源的供应电位，而预定电流IL则介于一般ESD测试电流以及EMC/ESD测试时的最大电流之间。如此，当进行EMC/ESD测试时，本发明的ESD防护电路可以经由第I区段以及第II区段将ESD电流释放掉，且当EMC/ESD测试后，因为电源电位小于第一箝制电位Vhl，所以ESD防护电路将会回到关闭的装态。当进行人体模式(human body mode)以及机台模式(machine mode)的一般ESD测试时，大量的电流可以透过IV曲线中的第IV区段释放，提供良好的ESD防护。

请参阅图5A或图5B，图5A或图5B为本发明的ESD防护电路的第二实施例以及第三实施例。为了降低触发电位Vt，本发明另提供了两种实施例，如图5A或图5B所示。阱区14和基底12所形成的接面上设有一个n形的第五掺杂区28。因为第五掺杂区28的掺杂浓度较阱区14来的高，相对的，第五掺杂区28所形成的pn接面的崩溃电压会较低，所以ESD防护电路整体的触发电压Vt就可以降低。第5B图则额外多加了一个场氧化层30，设在紧接第五掺杂区28的基底12表面。场氧化层30的下方的基底12通常会加重掺杂浓度，所以，场氧化层30的边缘(edge)与第五掺杂区28交界处的pn接面的崩溃电压会更低，所以触发电压Vt也跟着降低。

请参阅图6A，图6A为本发明的ESD防护电路的第四实施例。本发明的ESD防护电路可以还包含有一MOS晶体管M1，M1设于基底12上，包含有一栅极以及二源/漏极。其中，一源/漏极电耦合于阱区14，另一栅极与栅极电耦合至参考电位VSS。譬如说，M1的一源/漏极以第五掺杂区28所构成，而M1的另一源/漏极以第二掺杂区18所构成，如图6A所示。而图6B以及图6C为图6A的等效电路图。M1的一源/漏极在电路上有两种表达方式，如图6B所示，一种是直接连接至接点10，另一种则是透过电阻R-well电耦合至接点10，如图6C所示。M1可以降低触发电压Vt，这在公知技术中已广为知晓，在此不多解释。

请参阅图7A以及图7B，图7A为本发明的第五实施例，图7B为图7A的电路示意图。M1的栅极可以用一RC延迟电路来判别ESD事件并触发ESD防护电路，如图7A所示。ESD防护电路还包含有一电阻RG以及一电容CG。电阻RG的两端分别电耦合于M1的栅极以及参考电位VSS，电容CG两端分别电耦合于M1的栅极以及接点10。至于电路图仅仅是第6B图或第6C图再加上一个RC延迟电路，如图7B所示。当ESD事件发生于接点10时，因为电容CG的电耦合作用，M1的栅极电位会被提高，进而提早触发侧向npn双极性晶体管导通而释放ESD电流。

当然的，第一导电型是n型或p型半导体的使用仅仅是工程师的选择，图1至第7图是第一导电型为p型以及第二导电型为n型的实施例，图8为第一导电型为n型以及第二导电型为p型的实施例。如图8所示，本发明的静电防护电路包含了一个n型的基底12b、一p型的阱区14b、一n型的第一掺杂区16b、一p形的第二掺杂区18b以及一p形的第三掺杂区20b以及一n形的第四掺杂区22b。第一掺杂区16b、阱区14b以及基底12b构成了一个npn双极性晶体管。阱区14b、基底12b以及第二掺杂区18b构成了一个pnp双极性晶体管。第一掺杂区16b依然是浮动的。阱区14b透过第三掺杂区20b耦合于接点10b。第二掺杂区18b耦合于一参考电位VDD。基底12b透过第四掺杂区22b耦合于参考电位VDD。这样的安排也可以达到ESD防护电路的需求。

本发明还提供一种ESD防护电路来实现集电极区加上一个电性相反的浮动区的概念，如图9所示。本发明的静电放电防护电路电耦合于一接点40以及一参考电位VSS，用以释放从接点40上产生的静电放电电流。静电放电防护电路包含有一p形的基底42、一n形的阱区44、一p形的第一掺杂区46、一n形的第二掺杂区48、一n形的第三掺杂区50以及一p形的第四掺杂区52。基底42透过第四掺杂区52所形成的欧姆接触，电耦合于参考电位VSS。阱区44设于基底42上，且电耦合于接点40。第一掺杂区46设于阱区44表面，且透过第三掺杂区50所形成的欧姆接触，电耦合于接点40。第二掺杂区48，电浮动的设于基底42上。第一掺杂区46、阱区44以及基底42分别构成一个pnp双极性晶体管的发射极、基极以及集电极，所以基底42又称为集电极区。第二掺杂区48，浮动的设于该集电极区内，且与该集电极区形成一接面。图10A以及图10B为图9的等效电路图。如此的ESD防护电路也可以达成图3的IV曲线结果，其功能已经在的前的例子解释了，在此不在多述。

当然的，为了降低ESD防护电路的触发电压Vt，图9的ESD防护电路可以有许多种变化。第一种变化是于阱区44与基底42所形成的接面上设置一个n型的第五掺杂区58，如图11A所示。因为第五掺杂区58的浓度较高，所以所形成的接面的崩溃电压较低。第二种变化是于第五掺杂区58旁设置一个场氧化层60，如第11B图所示。场氧化层60下的基底42通常会加重掺杂浓度，因此场氧化层60的边缘处(也就是与第五掺杂区58的交界处)的崩溃电压会更为降低。第三种变化是则是于基底42上设置一个n型MOS晶体管，如图12A所示。n型MOS晶体管的栅极60耦合至参考电位VSS。一个源/漏极即为第五掺杂区58，透过阱区44，耦合至接点40。n型MOS晶体管的源/漏极对基极(substrate)的崩溃电压较阱区44对基底42的崩溃电压为低已经是本领域所公知的状态了，所以图12A的安排可以降低ESD防护电路的触发电压Vt。而n型MOS晶体管的栅极60也可以不直接接参考电位VSS，而是透过一个电阻RG才接到参考电位VSS，并且栅极60与接点40间设置有一个电容CG，如图12B所示。电容CG和电阻RG所组成的RC电路可以用以侦测接点40上的ESD事件，然后提供栅极60一个电压，用以触发ESD防护电路。

如第13A所示，如果n型第五掺杂区58换成p型第六掺杂区78，降低ESD防护电路的触发电压的效果依然存在。第六掺杂区78中的p型掺杂浓度较基底42高。所以第六掺杂区78与阱区44所形成的接面的崩溃电压也会较原本的基底42与阱区44之间的接面的崩溃电压来的低。同理，也可以设置一个场氧化层60于阱区44的表面，且紧接于第六掺杂区78旁，如图13B所示。场氧化层60下的阱区44多半会有较浓的掺杂以形成信道阻挡(channel stopper)，所以场氧化层边缘的pn接面的崩溃电压会较一般阱区44表面的pn接面的崩溃电压低。一个设于阱区44中的p型MOS晶体管也可以降低本发明的ESD防护电路的触发电压，如图13C所示。p型MOS晶体管的栅极72耦合于接点40，p型MOS晶体管的两个源/漏极分别是第一掺杂区46以及第六掺杂区78。RC延迟电路(RC delay circuit)也可以加入第13C图中的电路中，作为侦测ESD事件的侦测器，如第13D所示。p型MOS晶体管的栅极72透过一个电阻RG耦合于接点40，而p型MOS晶体管的栅极与参考电位VSS之间则设置一个电容CG。当ESD事件一开始发生时，p型MOS晶体管的栅极会被电容CG耦合而处于一个较接低的电位，因而触发整个ESD防护电路。

当然的，第一导电型是n型或p型半导体的使用仅仅是工程师的选择，图9至图13是第一导电型为p型以及第二导电型为n型的实施例，图14为第一导电型为n型以及第二导电型为p型的实施例。如图8所示，本发明的静电防护电路包含了一个n型的基底42b、一p型的阱区44b、一n型的第一掺杂区46b、一p形的第二掺杂区48b、一p形的第三掺杂区50b以及一n形的第四掺杂区52b。第一掺杂区46b、阱区44b以及基底42b构成了一个npn双极性晶体管。阱区44b、基底42b以及第二掺杂区48b构成了一个pnp双极性晶体管。第二掺杂区48b依然是浮动的。阱区44b透过第三掺杂区50b耦合于接点40b。第一掺杂区46b耦合于接点40b。基底52b透过第四掺杂区52b耦合于参考电位VDD。这样的安排也可以达到ESD防护电路的需求。

总而言的，本发明的主题在于提供以一个双极性晶体管为主要的ESD防护电路。双极性晶体管可以是npn双极性晶体管、也可以是pnp双极性晶体管。而且，于双极性晶体管的集电极中，设置一个导电型和集电极相反的浮动区，也就是一个浮动的二极管，来达到降低高电流时的箝制电位的目的。

相对于公知的以SCR为主的ESD防护电路，本发明的第一箝制电位Vhl较电源电位来的高，所以可以避免以SCR为主的ESD防护电路所必须面对的栓锁问题。相对于公知以双极性晶体管为主的ESD防护电路，本发明于侧向npn晶体管的集电极区内多设置了一个浮动的第一掺杂区，所以在高电流的ESD测试时，能够得到一个很低的第二箝制电位。本发明的ESD防护电路的功率消耗可以降低，所以能以较小的芯片面积制作，并节省成本。

本发明虽以多个较佳实施例披露如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求，并结合说明书与附图所界定者为准。

Claims (33)

1.一种高电流触发的静电放电防护电路，电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电放电防护电路包含有：

一第一导电形的基底，电耦合于该参考电位；

一第二导电形的阱区，设于该基底上，且电耦合于该接点；

一第一导电形的第一掺杂区，电浮动的设于该阱区表面；以及

一第二导电形的第二掺杂区，设于该基底上，且电耦合于该参考电位；

其中，该接点上的静电放电电流提供一电压使该阱区与该基底之间的接面崩溃，并触发该阱区、该基底以及该第二掺杂区所构成的侧向双极性晶体管，以释放该静电放电电流；

其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

2.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第二导电形的第三掺杂区，设于该阱区内，电耦合至该接点，作为该阱区的欧姆接触。

3.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形的第四掺杂区，设于邻近该阱区的该基底表面，电耦合至该参考电位，作为该基底的欧姆接触。

4.如权利要求1所述的静电放电防护电路，其中，该第一导电形是为p形，且该第二导电形系为n形。

5.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第二导电形的第五掺杂区，设于该阱区与该基底形成的接面上，用以降低该阱区与该基底之间的接面的崩溃电压。

6.如权利要求5所述的静电放电防护电路，其中，该静电放电防护电路还包含有一场氧化层，设于紧接于该第五掺杂区的基底表面。

7.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，设于该基底上，包含有一栅极、以及二源/漏极，其中一源/漏极电耦合至该阱区，另一源/漏极与该栅极系电耦合至该参考电压。

8.如权利要求4或7所述的静电放电防护电路，其中，该第一导电形MOS晶体管的一源/漏极是以该第五掺杂区所构成，且该第一导电形MOS晶体管的另一源/漏极是以该第二掺杂区所构成。

9.如权利要求1所述的静电放电防护电路，其中，该静电放电防护电路还包含有：

一第一导电形MOS晶体管，设于该基底上，包含有一栅极、以及

二源/漏极，其中一源/漏极电耦合至该阱区，另一源/漏极电耦

合至该参考电电位；

一电阻，其两端分别电耦合于该栅极与该参考电位；以及

一电容，其两端分别电耦合于该栅极与该接点。

10.一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，其包含有：

一双极性晶体管，包含有一发射极、一基极以及一集电极，其中该发射极与该基极均电耦合于该参考电位，该集电极是以一第二导电形的集电极区所构成且电耦合于该接点；以及

一第一导电形的第一掺杂区，浮动的设于该集电极区内，且与该集电极区形成一接面；

其中，该静电放电电流使该基极与该集电极的间的接面崩溃，触发该双极性晶体管，以释放该静电放电电流；

其中，该第一掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

11.如权利要求10所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该集电极，另一源/漏极与该栅极是电耦合至该参考电压。

12.如权利要求10所述的静电放电防护电路，其中，该静电放电防护电路还包含有：

一第一导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该接点，另一源/漏极系电耦合至该参考电电位；

一电阻，其两端分别电耦合于该栅极与该参考电位；以及

一电容，其两端分别电耦合于该栅极与该接点。

13.如权利要求10所述的静电放电防护电路，其中，该第一导电形是为p形，且该第二导电形是为n形。

14.如权利要求1或10所述的静电放电防护电路，其中，该第一导电形是为n形，且该第二导电形是为p形。

15.一种高电流触发的静电放电防护电路，电耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，该静电放电防护电路包含有：

一第一导电形的基底，电耦合于该参考电位；

一第二导电形的阱区，设于该基底上，且电耦合于该接点；

一第一导电形的第一掺杂区，设于该阱区表面，且电耦合于该接点；以及

一第二导电形的第二掺杂区，电浮动的设于该基底上；

其中，该接点上的静电放电电流提供一电压使该阱区与该基底的间的接面崩溃，并触发该第一掺杂区、该阱区以及该基底所构成的双极性晶体管，以释放该静电放电电流：

其中，该第二掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

16.如权利要求15所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第二导电形的第三掺杂区，设于该阱区内，电耦合至该接点，作为该阱区的欧姆接触。

17.如权利要求15所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形的第四掺杂区，设于邻近该阱区的该基底表面，电耦合至该参考电位，作为该基底的欧姆接触。

18.如权利要求15所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第二导电形的第五掺杂区，设于该阱区与该基底形成的接面上，用以降低该阱区与该基底的间的接面的崩溃电压。

19.如权利要求18所述的静电放电防护电路，其中，该静电放电防护电路还包含有一场氧化层，设于紧接于该第五掺杂区的基底表面。

20.如权利要求15所述的静电放电防护电路，其中，该静电放电防护电路还包含有一第一导电形MOS晶体管，设于该基底上，包含有一栅极、以及二源/漏极，其中一源/漏极电耦合至该阱区，另一源/漏极与该栅极是电耦合至该参考电压。

21.如权利要求18所述或20所述的静电放电防护电路，其中，该第一导电形MOS晶体管的一源/漏极是以该第五掺杂区所构成，且该MOS晶体管的另一源/漏极是以该第二掺杂区所构成。

22.如权利要求15所述的静电放电防护电路，其中，该静电放电防护电路还包含有：

一第一导电形MOS晶体管，设于该基底上，包含有一栅极、以及二源/漏极，其中一源/漏极电耦合至该阱区，另一源/漏极电耦合至该参考电电位；

一电阻，其两端分别电耦合于该栅极与该参考电位；以及

一电容，其两端分别电耦合于该栅极与该接点。

23.如权利要求15所述的静电放电防护电路，其中，该静电放电防护电路另包含有一第一导电形的第六掺杂区，设于该阱区与该基底形成的接面上，用以降低该阱区与该基底之间的接面的崩溃电压。

24.如权利要求23所述的静电放电防护电路，其中，该静电放电防护电路另包含有一场氧化层，设于紧接于该第六掺杂区的阱区表面。

25.如权利要求24所述的静电放电防护电路，其中，该静电放电防护电路另包含有一第二导电形MOS晶体管，设于该阱区上，包含有一栅极、以及二源/漏极，其中一源/漏极电耦合至该基底，另一源/漏极与该栅极是电耦合至该接点。

26.如权利要求25或16所述的静电放电防护电路，其中，该第二导电形MOS晶体管的一源/漏极是以该第六掺杂区所构成，且该MOS晶体管的另一源/漏极是以该第三掺杂区所构成。

27.如权利要求23所述的静电放电防护电路，其中，该静电放电防护电路另包含有：

一第二导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该接点，另一源/漏极是电耦合至该参考电电位；

一电容，其两端分别电耦合于该栅极与该参考电位；以及

一电阻，其两端分别电耦合于该栅极与该接点。

28.如权利要求15所述的静电放电防护电路，其中，该第一导电形是为p形，且该第二导电形是为n形。

29.如权利要求15所述的静电放电防护电路，其中，该第一导电形是为n形，且该第二导电形是为p形。

30.一种高电流触发的静电放电防护电路，耦合于一接点以及一参考电位，用以释放从该接点上产生的静电放电电流，其包含有：

一双极性晶体管，包含有一发射极、一基极以及一集电极，其中该发射极与该基极均电耦合于该接点，该集电极系以一第一导电形的集电极区所构成且电耦合于该参考电位；以及

一第二导电形的第二掺杂区，浮动的设于该集电极区内，且与该集电极区形成一接面；

其中，该静电放电电流使该基极与该集电极的间的接面崩溃，触发该双极性晶体管，以释放该静电放电电流；

其中，该第二掺杂区于该静电放电电流大于一预定电流时，用以降低该接点至该参考电位的电位差。

31.如权利要求30所述的静电放电防护电路，其中，该静电放电防护电路另包含有一第一导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该集电极，另一源/漏极与该栅极系电耦合至该参考电压。

32.如权利要求30所述的静电放电防护电路，其中，该静电放电防护电路另包含有：

一第一导电形MOS晶体管，包含有一栅极以及二源/漏极，其中一源/漏极电耦合至该接点，另一源/漏极是电耦合至该参考电电位；

一电阻，其两端分别电耦合于该栅极与该参考电位；以及

一电容，其两端分别电耦合于该栅极与该接点。

33.如权利要求30所述的静电放电防护电路，其中，该第一导电形是为p形，且该第二导电形是为n形。

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