[go: up one dir, main page]

CN1375879A - 半导体器件及其制造方法和喷液设备 - Google Patents

半导体器件及其制造方法和喷液设备 Download PDF

Info

Publication number
CN1375879A
CN1375879A CN02118358A CN02118358A CN1375879A CN 1375879 A CN1375879 A CN 1375879A CN 02118358 A CN02118358 A CN 02118358A CN 02118358 A CN02118358 A CN 02118358A CN 1375879 A CN1375879 A CN 1375879A
Authority
CN
China
Prior art keywords
region
semiconductor
semiconductor device
transistor
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02118358A
Other languages
English (en)
Other versions
CN1258819C (zh
Inventor
下津佐峰生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN1375879A publication Critical patent/CN1375879A/zh
Application granted granted Critical
Publication of CN1258819C publication Critical patent/CN1258819C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/135—Nozzles
    • B41J2/14—Structure thereof only for on-demand ink jet heads
    • B41J2/14016—Structure of bubble jet print heads
    • B41J2/14072—Electrical connections, e.g. details on electrodes, connecting the chip to the outside...
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2202/00—Embodiments of or processes related to ink-jet or thermal heads
    • B41J2202/01—Embodiments of or processes related to ink-jet heads
    • B41J2202/13—Heads having an integrated circuit

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electronic Switches (AREA)

Abstract

半导体器件中,在公共衬底上形成允许电流流到负载的开关元件及其驱动电路。用DMOS晶体管形成开关元件,开关元件驱动电路包括与DMOS晶体管特性不同的MOS晶体管。

Description

半导体器件及其制造方法和喷液设备
技术领域
本发明涉及包括晶体管的半导体器件，这些晶体管叫做绝缘栅晶体管，MIS(金属绝缘体半导体)场效应晶体管或MOS晶体管，特别涉及适合于安装在喷墨打印机上的或安装在用于制造DNA芯片或有机TFT的喷液设备上的半导体器件，所述的喷墨打印机用作诸如复印机，传真机，文字处理机成计算机的输出终端，本发明还涉及半导体器件的制造方法和喷液设备。
背景技术
现有描述喷液设备中用的半导体器件的实例。
用作各种输出终端的记录设备中，电-热转换器，开关电热转换器元件(以下叫做开关元件)的元件，和开关元件的驱动电路安装在公共衬底上，作为记录头。
图19是按常规结构的记录头的示意性局部剖视图；
参考数字901指示单晶硅制成的半导体衬底。912是P型阱区，908指有高杂质浓度的N型漏区，916指有低杂质浓度的N型场弛豫漏区，907指有高杂质浓度的N型源区；914指栅电极。这些元件形成使用MIS场效应晶体管的开关元件930。917指再生层和起绝缘层作用的氧化硅层，918指有耐热层功能的氮化钽膜，919指有布线作用的铝合金膜，920指起保护层作用的氮化硅膜。这些元件形成记录头的衬底940。本例中，950指加热部分，墨从960喷出。而且，顶盖970和衬底940一起界定液体通道980。
此外，如上所述，对记录头和开关元件已经常常进行改进。近年来，对这些产品还要求提高驱动速度，节约能源，提高集成度，降低成本，增强性能。
在半导体衬底901中构成用作图19所示开关元件的多个MIS场效应晶体管930。这些MIS场效应晶体管930单独运行，或同时运行，以驱动连接的电热转换器。
但是，当常规的MIS场效应晶体管930在用来驱动如电热转换器等的负载所需的大电流流动的条件下运行时，漏和阱之间的PN反向偏置结部分由于不能承受高电场而产生漏电流，因此，它不能满足作为开关元件所需的击穿电压。此外，用作开关元件的MIS场效应晶体管的导通电阻大时，就会出现以下需要解决的问题，即，不能得到驱动电热转换器所需的电流，造成电流消耗浪费。
发明内容
考虑到上述情况提出本发明，因此，本发明的目的是，提供包括绝缘栅晶体管的高性能半导体器件，它允许流过大电流，能在高击穿电压高速驱动，节约能源，有高集成度。
本发明的另一目的是，提供喷液设备，它允许流过大电流，能在高击穿电压高速驱动，节约能源和有高集成度。
本发明的又一目的是，提供高性能半导体器件的制造方法，它能有更高的集成度，能降低成本。
按本发明的一个方案，提供的半导体器件中，转换器件允许电流在负载中流过，在公共衬底上形成开关元件驱动电路，其特征是：
开关元件是第1绝缘栅晶体管，它包括：
设置在第1导电类型的半导体衬底的一个主表面上的第2导电类型的第1半导体区；
设在第1半导体区中的第1导电类型的第2半导体区；
设在表面上的第1栅电极，第2半导体区与第1半导体区之间的PN结经绝缘膜终止在该表面上；
设在第2半导体区中的第1栅电极的一个端部边上的第2导电类型的第1源区；和
设在第1半导体区中的第2导电类型的第1漏区；和
开关元件驱动电路包括其性能与第1绝缘栅晶体管的性能不同的第2绝缘栅晶体管。
这里，第2绝缘栅晶体管最好构成电平移位电路，它产生供给第1栅电极的驱动电压。
第2绝缘栅晶体管的漏区最好包含低杂质浓度区。
第2绝缘栅晶体管最好构成产生供给第1栅的驱动电压的电平移位电路，和第2绝缘栅晶体管的漏区中最好设有低杂质浓度区。
第2绝缘栅晶体管最好包括源跟随晶体管，它构成电平移位电路，电平移位电路产生经CMOS电路供给第1栅的驱动电压。
第2绝缘晶体管的阱电位最好与源电位和漏电位不同。
第2绝缘栅晶体管的漏区最好有形成得比第1半导体区浅的低杂质浓度区。
第2绝缘栅晶体管的漏区最好有与第1半导体区深度相同的低杂质浓度区。
第2半导体区最好形成得比第1半导体区深。
最好按矩阵设置多个第1绝缘栅晶体管，在其间不设元件隔离区。
第2绝缘栅晶体管最好是构成低压CMOS电路的第1导电类型的MOS晶体管。
开关元件驱动电路最好包括有第2绝缘栅晶体管的低压CMOS电路，和用低压CMOS电路控制的高压CMOS电路，构成高压CMOS电路的第1导电类型的MOS晶体管是在形成第1绝缘栅晶体管的相同工艺中制成的DMOS晶体管。
按本发明的半导体器件最好还包括电平移位电路，它产生经高压CMOS电路供给第1栅电极的驱动电压。
第2绝缘栅晶体管最好包含在第2导电类型的阱中形成的第1导电类型的源区和漏区。
起负载作用的电-热转换器最好连接到开关元件的漏，最好是集成的。
上述特性最好是指选自阈值，击穿电压和衬底电流中的至少一个。
按本发明的另一方案，提供一种半导体器件，其中，开关元件允许电流流至负载，在公共衬底上形成开关元件和开关元件驱动电路，其特征是：
开关元件用DMOS晶体管构成；和
开关元件驱动电路包括其特性与DMOS晶体管的特性不同的MOS晶体管。
这里，MOS晶体管与DMOS晶体管的导电类型最好相同。
MOS晶体管的漏区最好有低杂质浓度区。
MOS晶体管最好构成产生供给DMOS晶体管的栅电极的驱动电压的电平移位电路，和低杂质浓度区最好设在漏区中。
MOS晶体管最好是源跟随晶体管，它构成电平移位电路，电平移位电路产生的驱动电压经CMOS电路供给DMOS晶体管的栅电极。
MOS晶体管的阱电位最好与源电位和漏电位不同。
MOS晶体管的漏区最好有形成得比要成为DMOS晶体管的沟道的基区浅的低杂质浓度区。
MOS晶体管的漏区最好有与要成为DMOS晶体管的沟道的基区有相同深度的低杂质浓度区。
要成为DMOS晶体管的沟道的基区最好形成得比轻掺杂的漏区深。
最好按矩降设置多个DMOS晶体管而在其间不设元件隔离区。
MOS晶体管最好是构成低压CMOS电路的第1导电类型的MOS晶体管。
开关元件驱动电路最好包括有MOS晶体管的低压CMOS电路，和用低压CMOS电路控制的高压CMOS电路，构成高压CMOS电路的第1导电类型的MOS晶体管是在形成DMOS晶体管的相同工艺中制成的DMOS晶体管。
本发明的半导体器件最好还包括电平移位电路，它产生的驱动电压经高压CMOS电路供给有开关元件功能的DMOS晶体管的栅电极。
DMOS晶体管最好包括在第2导电类型的阱中形成的第1导电类型的源区和漏区。
有负载功能的电热转换器最好连接到DMOS晶体管的漏，以便集成。
DMOS晶体管最好包括：
设在第1导电类型的半导体衬底的一个主表面处的第2导电类型的第1半导体区；
设在第1半导体区中的第1导电类型的第2半导体区；
经绝缘膜设在第2半导体区与第1半导体区之间的PN结终止的表面上的第1栅电极；
设在第2半导体区中的第1栅电极的一个端部边上的第2导电类型的第1源区；和
设在第1半导体区中的第2导电类型的第1漏区。
第2绝缘栅晶体管或MOS晶体管与第1绝缘栅晶体管或DMOS晶体管的导通电阻最好相同，或前者的导通电阻更大，前者的工作击穿电压是第1绝缘栅晶体管或DMOS晶体管的工作击穿电压的2/3或2/3以下。
第2绝缘栅晶体管或MOS晶体管与第1绝缘栅晶体管或DMOS晶体管最好有相同的导通电阻，或者，前者的电阻更大，前者的工作范围内的最大衬底电流是后者的10倍或10倍以上。
按本发明的另一方案，提供一种喷液设备，它用电热转换器产生的热喷液，其特征是，包括：
上述的半导体器件；
与要成为负载的电热转换器对应设置的卸料口；
装供给电热转换器的液体的容器；和
给半导体器件供给电源电压的电源电路。
按本发明的又一方案，提供半导体器件的制造方法，其中，在公共衬底上形成开关元件和开关元件驱动电路，其特征是，包括以下步骤，
第1导电类型的半导体衬底的表面上形成第2导电类型的第1半导体区；
第1半导体区上形成栅绝缘膜；
第1半导体区的表面上经栅绝缘膜形成第1栅电极，和半导体衬底表面上经栅绝缘膜形成第2栅电极；
用第1栅电极作掩模，用第1导电类型杂质进行离子注入，在第1半导体区中，形成比第1半导体区的浓度高的第1导电类型的第2半导体区；
用第2栅电极作掩模，用第2导电类型杂质进行离子注入，在半导体衬底中，形成第2导电类型的轻掺杂的漏区；和
用第1栅电极作掩模，进行离子注入，在第2半导体区的表面侧上形成第2导电类型的源区，第1半导体区的表面侧上形成第2导电类型的第1源区，用离子注入在半导体衬底的表面侧上形成第2导电类型的第2源区，并形成第2导电类型的第2漏区，使其与第2栅电极边上的轻掺杂的漏区的端部隔开。
本例中，可把第2半导体区形成为浓度高于第1半导体区的浓度，其深度比第1半导体区的深度深，以便用第1栅电极作掩模，进行第1导电类型的杂质离子注入和进行热处理，电隔离第1半导体区。
按本发明的又一方案，提供一种半导体器件的制造方法，其中，在公共衬底上形成开关元件和开关元件驱动电路，其特征是包括以下步骤：
第1导电类型的半导体衬底表面上形成第2导电类型的多个第1半导体区；
多个第1半导体区上形成栅绝缘膜；
经栅绝缘膜在多个第1半导体区之一的表面上形成第1栅电极，在半导体衬底与多个第1半导体区中的另一个区之间的PN结终止在其中的表面上，经栅绝缘膜形成第2栅电极；
用第1栅电极作掩模，进行第1导电类型杂质的离子注入，在多个第1半导体区之一中，形成第1导电类型的第2半导体区；
用第1栅电极作掩模，进行第2导电类型的杂质离子注入，在第2半导体区的表面侧上形成第2导电类型的第1源区，第1半导体区的表面侧上形成第2导电类型的第1漏区，半导体衬底的表面侧上形成第2导电类型的第2源区，和第1半导体区的表面侧上形成第2导电电类型的第2漏区，使其与半导体衬底与第1半导体区之间的PN结隔开。
本例中，第2半导体区可形成为其浓度高于第1半导体区的浓度，其深度比第1半导体区的深度深，以便隔离多个第1半导体区中的一个。
附图说明
图1A是本发明中用的开关元件的剖视图；
图1B是本发明中用的驱动电路元件的电路剖视图；
图2是按本发明一个实施例的半导体器件的电路图；
图3是本发明中用的一个开关元件的结构剖视图；
图4是说明按本发明一个实施例的半导体器件的工作的示意图；
图5A至5E是展示按本发明第一实施例的半导体器件的制造工艺的剖视图；
图6A和6B是展示本发明中用的DMOS晶体管的电特性曲线图；
图7A和7B是展示本发明中用的MOS晶体管的电特性曲线图；
图8是本发明中用的DMOS晶体管的剖视图；
图9A至9E是展示按本发明第2实施例的半导体器件的制造工艺的剖视图；
图10A是本发明中用的开关元件的剖视图；和
图10B是本发明中用的驱动电路元件的剖视图；
图11A至11D是展示按本发明第3实施例的半导体器件的制造工艺的剖视图；
图12A至12D是展示按本发明第4实施例的半导体器件的制造工艺的剖视图；
图13是按本发明第5实施例的开关元件的顶视图；
图14是按本发明第6实施例的半导体器件的电路图；
图15是按本发明第7实施例的半导体器件的电路图；
图16是按本发明的一个实施例的喷液头的局部的图；
图17是按本发明一个实施例的喷液头的外形图；
图18是按本发明一个实施例的喷液设备示意图；
图19是常规记录头的剖视示意图；和
图20是记录头的剖视示意图；和
图21是使电流流到负载的电路的电路图。
具体实施方式
现在将更详细描述本发明的优选实施例。
图1A和1B分别展示出开关元件和构成开关元件驱动电路用的元件的剖视图。
参考数字1指第1导电类型(本例中是P型)的半导体衬底，2是第2导电类型(本例中是N型)的第1半导体区的阱区，3是栅绝缘膜，4是栅电极，5是基区，它是第1导电类型的第2半导体区，7是源区，8是高浓度漏区。这些区形成DMOS(即双扩散金属氧化物半导体)晶体管20。
图1A所示的起开关元件功能的DMOS晶体管20在预先形成的足够深的阱区2中形成基区5。阱区2和基区5在绝缘栅晶体管中分别有漏和沟道的功能。为此，与通常采用的把杂质引入沟道区再形成漏区的工艺顺序相反，把杂质引入漏区再形成将成为沟道的基区，因此，可把漏的浓度设置成低于沟道的浓度。基区5与阱区2之间的PN结在形成栅绝缘膜3的半导体表面上终止。
按漏的击穿电压确定晶体管的击穿电压，漏的浓度越低，漏的深度越深，晶体管的击穿电压越高，为此，可把额定电压设高，允许大电流流过，能实现高速运行。
而且，用基区5与源区7之间的横向扩散量之差确定DMOS晶体管20的有效沟道长度。由于根据物理系数确定横向扩散量，因此，可把有效沟道长度设得较短，能减小导通电阻。导通电阻减小，可使每单位尺寸有更大量的电流流过，这又反过来能高速运行，节能以及有更高的集成度。
而且，用栅电极4作掩模，引入杂质离子，以自对准方式形成基区5和源区7。为此，在自对准中能制成无尺寸差别的MIS场效应晶体管，因此，能抑制阈值变化。
此外，按要求，若基区5的深度设置成比阱区2的底部深而延续到半导体衬底，那么可按矩阵设置多个DMOS晶体管，而不必在基区5和阱区之间设任何元件隔离区。结果，能减小DMOS晶体管矩阵占据的面积。而且，能改善连接到负载的布线的布局设计自由度。
图1B示出MOS晶体管30，它有图1A所示开关元件驱动电路所包括的元件功能。
本例中，1指第1导电类型的半导体衬底，13是栅绝缘膜，14是栅电极，16是按要求设置的轻掺杂的漏区，17是源区，18是与栅电极横向隔开形成的高掺杂的漏区。
像MOS晶体管30中一样，若用的结构中设有场弛豫漏区(即轻掺杂漏区)16，高掺杂的漏区18形成为与沟道和轻掺杂漏区之间的PN结隔开，还与栅电极隔开，那么，源与漏之间的击穿电压可设置成高于普通MOS晶体管的击穿电压，所述的普通MOS晶体管中，以相对于栅电极的自对准方式形成源区和漏区。
而且，由于MOS晶体管30不是DMOS，因此可以自由设计沟道长度，结果，能设置任意的阈值电压。
而且，尽管图1A和1B所示晶体管是在阈值电压，击穿电压或衬底电流等参量有不同特性的晶体管，它们能用诸如硅衬底作衬底1的公共衬底集成在一起。结果，允许大电流在负载中流动。而且，能提高开关元件的击穿电压，抑制衬底电流。此外，能自由设计开关元件驱动电路。
如果用诸如图1A和1B所示的两种晶体管，例如，能制成图2所示电路结构。
图2中，43是诸如电热转换器的负载，图1A所示晶体管20构成的开关元件41连接在负载43与加低参考电压VGNDH的低电位边的布线48之间。
本例中，有电平移位电路，CMOS电路和逻辑电路的电路结构用作开关元件41驱动电路的实例。
开关元件41的栅与有PMOS晶体管44和NMOS晶体管45的高压CMOS电路连接，CMOS电路的输入端与“与”门46连接。CMOS电路的高电位边与提供中间参考电压VHT的电平移位电路连接。
诸如图1B所示的MOS晶体管30构成的源跟随电路元件42最好用作电平移位电路。电平移位电路产生参考电压VHT，VHT要比由高电位边布线47供给的高参考电压VH低几伏至十几伏。
参考电压VHT经CMOS电路的PMOS晶体管44供给开关元件41的栅。
用诸如“与”门46的逻辑电路控制高压CMOS电路。这种逻辑电路也能用CMOS电路构成。由于“与”门46的驱动电压VDD比参考电压VHT还低，所以，可用低压CMOS电路构成逻辑电路。
参考电压VHT不是这样高的情况下，构成高压CMOS电路的晶体管可用普通MOS晶体管构成，其中，与图1A和1B所示晶体管不同，没设轻掺杂的漏区(场效应衰减漏区)。
图1B所示位移MOS晶体管至少可以用作高压CMOS电路中的NMOS晶体管45。图1A所示DMOS晶体管用作NMOS晶体管45更好。
诸如“与”门46的逻辑电路可不用图1A所示DMOS晶体管构成，而用图1B所示晶体管或与上述两种晶体管不同的，无轻掺杂漏区的普通MOS晶体管构成。
如上所述，DMOS晶体管用作开关元件，与DMOS晶体管的性能(阈值，击穿电压，衬底电流等参量中选出的至少一个参量)不同的非DMOS晶体管用在开关元件驱动电路的至少一部分中，因此，有可能提供包括绝缘栅晶体管的高性能半导体器件，它允许其中有大电流流动，能在高击穿电压高速驱动，节能和有高集成度。
而且，如果把低浓度漏区16设置成与阱区2的深度相同，就可能在相同的单一工艺中形成轻掺杂的漏区16和阱区2。
此外，参考电压VHT不那么高的情况下，形成与半导体衬底1中的阱区2有相同导电类型的N型阱区，之后，上述N型阱区中形成P型源和漏区，制成PMOS晶体管，可用该PMOS晶体管构成高压CMOS电路，它可以用无轻掺杂漏区的普通MOS晶体管构成。
本例中，以用DMOS作开关元件的高击穿电压喷液设备用的驱动电路为例进行描述。
为了解决关于开关元件的击穿电压问题，可考虑图20中所示DMOS晶体管20。
参见图20，152指元件衬底，在元件衬底上集成用作负载的电热转换器141，DMOS晶体管20和MOS晶体管(没画)。153是卸料口，154是布线电极，155是液体通道，156是叫做顶板等的元件。
如上所述，DMOS晶体管20的结构与普通MOS晶体管的结构不同，在漏中构成沟道，形成确定击穿电压会更高的漏的深度，并按低杂质浓度设置漏，结果能解决关于击穿电压的问题。
但是，尽管DMOS晶体管20作为上述的开关元件它的特性是高性能的，但是，作为模拟元件它很不方便。绝缘栅晶体管设计成，通过调节栅长度，即调节带光刻掩模的模拟元件的沟道长度，以获得任意的阈值电压。而且，模拟元件应能承受要给衬底加反向栅压的电路结构。
用基层与源层之间的横向扩散量之差确定DMOS晶体管20的沟道长度。为此，其沟道长度比常规绝缘栅晶体管的沟道长度短，而且，不能用掩模调节。
而且，参考电压VHT高的情况下，如果DMOS晶体管20用作开关元件，在电平移位电路中用常规的MIS晶体管，那么，驱动开关元件的电平移动元件的击穿电压不够。
更具体地说，图21所示电路结构的情况下，如果VDD设为5.0V至3.3V，VDD作为高电平信号从“与”门46穿过诸如源接地的CMOS反相器的CMOS电路52，之后，输入到开关元件41的栅。
此处特别重要的是加到CMOS电路52上的任意电压VHT。VHT设计成使开关元件41的导通电阻成为最小。其原因是，如果开关元件41的导通电阻成为最小，那么，构成开关元件的MOS晶体管的尺寸会成为最小。
当在集成电路中产生VHT时，必须改变来自集成电路中的电源电压VH的电压电平。
为此，要求源跟随晶体管设在电平移位电路中，以得到恒定电压。
图21中包括这种电平移位电路的情况下，能得到图2所示的上述电路结构。
该情况下，中间参考电压VHT设为12V时，假设，最高电源电压VH例如是30V，最低参考电压VGNDH是0V，-12V的背栅电压加到电平移位电路中用的源跟随晶体管，那么，漏与源之间要求的击穿电压成为18V或18V以上。
如上所述，用有优异转换特性的DMOS晶体管作开关元件时，需要具有以下特性的中间击穿电压元件，它的模拟特性能设定任意的阈值电压，能承受比逻辑电路的电源电压高的背栅电压。
这种情况下，有轻掺杂漏区的非DMOS型位移MOS晶体管最好用作构成电平移位电路的晶体管。
而且，参考电压VHT高的情况下，要求高击穿电压CMOS电路的NMOS晶体管45中的沟道与漏之间的击穿电压也设置成更高。为实现它，诸如图1B所示位移NMOS晶体管用作NMOS晶体管45，与图1B所示晶体管相同的DMOS晶体管用作NMOS晶体管更好。
因此，按本发明制成的喷液设备包括上述半导体器件，有负载功能的电热开关元件连接到上述半导体器件的开关元件，通过卸料口喷出诸如墨汁的液体。
(第1实施例)
以下将参见附图描述本发明的第1实施例。开关元件和驱动电路元件的结构剖视图与图1A和1B示出的相同。
1指第1导电类型的半导体衬底，2是第2导电类型的第1半导体区的阱区，3是栅绝缘膜，4是栅电极，5是基区，它是第1导电类型的第2半导体区，7是与栅极的左端部分对准的源区，8是图的右边与阱区和基区之间的PN结的端部隔开形成的高掺杂的漏区，漏区还与栅电极横向隔开。
图1A所示DMOS晶体管20形成阱区2中的基区5，阱区2已预先形成并有足够的深度。阱区2和基区5分别作为MIS场效应晶体管中的漏和沟道。
而且，根据基区5与源区7之间的横向扩散量之差确定DMOS晶体管20的有效沟道长度。由于根据物理系数确定横向扩散量，所以，有效沟道长度能设得更短，因此可减小导通电阻。
而且，由于基区5和源区7均是用栅电极4作掩横引入杂质离子按自对准方式形成的，由于对准，所以不会产生尺寸差别，因而可抑制DMOS晶体管阈值变化。
图1B示出图1A所示开关元件驱动电路中包括的位移MOS晶体管30，其中，1指第1导电类型的半导体衬底，13是栅绝缘膜，14是栅电极，16是轻掺杂的漏区，17是与栅极左端部分对准的源区，18是与栅电极横向隔开形成的高掺杂的漏区。
由于场弛豫漏区16位于漏区18一边，所以，形成高掺杂的漏区18，以与沟道和轻掺杂的漏之间的PN结的端部隔开，而且，还与栅电极隔开，这就有可能把源与漏之间的击穿电压设置得高。
而且，由于能将沟道长度自由设置直至光刻的最小机械尺寸，能任意设置阈值电压，因此承受背栅电压的模拟特性能允许自由设计。
可用诸如硅衬底的公共衬底作衬底1，把图1A和1B所示的两种性能不同的晶体管20和30集成在一起。结果，能制成如图2所示的与负载集成在一起的集成电路。
参见图2，43是诸如导通电阻为RH的电热转换器的负载，它的低电位一边的布线48与作为开关元件41的DMOS晶体管20连接。开关元件41的栅与CMOS反相器连接，CMOS反相器的输入端与“与”门46连接。给CMOS反相器的高电位一侧供给参考电压VHT的电平移位电路中用图1B所示的位移MOS晶体管30。用与图1A和1B所示晶体管不同的无轻掺杂的漏区的普通MOS晶体管可制成构成逻辑电路的晶体管。
可用无轻掺杂的漏区的普通MOS晶体管制成高压CMOS电路中的PMOS晶体管44。
图3是用作一个开关元件41的1个DMOS晶体管的更优选例的剖视图。
可用最好如图3所示的在公共衬底上交替设置源和漏的DMOS晶体管作为开关元件41。其原因是，上述结构与其中有多个并联连接的DMOS晶体管的结构相同，允许在作为无源元件的负载43中流动的电流增大。
图4示出能选择驱动多个负载的电路外形，并示出相当于3个单元的部分。这些单元中的每一个包括负载43，允许电流在负载43中流动的开关元件41，和驱动开关元件41的开关。
如参见图2所做的以上描述，当中间电平驱动电压VHT加到开关元件41的栅上时，开关元件41导通，电流在连接到开关元件41的负载43中流动。
结果，当多个单元按矩阵设置在半导体衬底上时，这些单元能用作利用热的记录设备。
以下将描述按本实施例的半导体器件的制造工艺。
图5A至5E分别示出本发明中用的半导体器件各个工艺步骤的剖视图。如图5A所示，P型半导体衬底1的表面上形成N型阱区2。用离子注入法等在P型半导体衬底1上选择形成N型阱区2。而且用外延生长法在P型半导体衬底1的整个表面上形成N型阱区2，由此可以选择形成N型阱区。
之后，如图5B所示，例如用氢燃烧氧化法，在N型阱区2上生长约50nm厚的栅氧化膜3，和用LPCVD(低压化学汽相淀积)法，在栅氧化膜3上淀积约300nm厚的多晶硅膜。可以在用LPCVD法淀积多晶硅膜的同时给多晶硅掺入例如杂质磷，或在淀积后用例如离子注入法或固相扩散法掺入杂质磷，由此得到要求的布线导通电阻。之后对多晶硅膜进行光刻腐蚀构图。结果，形成MIS场效应晶体管的栅电极4和14。这时，第1N型阱区2上形成第1栅电极4，在半导体衬底表面上形成第2栅电极14。
之后，如图5C所示，涂光刻胶(没画)，和进行光刻构图。用栅电极4作掩模，用例如硼的P型杂质进行离子注入，例如在电炉中在1100℃热处理60分钟，在阱区2中形成基区5。按阱区2的深度和杂质浓度和其中所含的杂质类型，以及基区5中含的杂质浓度和杂质类型，确定热处理的条件，因为，热处理确定DMOS晶体管20的沟道区。
随后，如图5D所示，涂光刻胶(没画)，进行光刻构图，用栅电极14作掩模，用例如磷的N型杂质进行选择离子注入，形成与栅电极14的右端部分对准的场弛豫漏区16。场弛豫漏区16是确定击穿电压和MOS晶体管30的导通电阻的主要元件。为此，为了获得到场弛豫漏区16的要求的浓度和深度，在例如电炉中，在1000℃进行热处理30分钟。
之后，如图5E所示，用例如砷进行离子注入，之后在电炉中在950℃进行热处理30分钟，形成第1源区7，第1漏区8，第2源区17和第2漏区18。这里，用栅电极作掩模，进行离子注入，形成第1源区7，所以，可以相对于栅电极按自对准方式形成第1源区7。
此后，尽管图中没画，用CVD法，淀积氧化膜，形成层间绝缘膜。打开接触孔，连接布线，制成集成电路。按要求，可用多层布线。而制备布线部分时一起形成用作负载的电热转换器。
现在更详细描述主要部分的制造方法。可允许MOS晶体管30有比DMOS晶体管20高的导通电阻，而不会出任何问题。其原因是，MOS晶体管30的情况下，不必允许大电流流动。为此，形成场弛豫漏区16所加的离子注入量是形成第2漏区18注入的离子量的1/10至1/10000，它的深度是基区5的深度的约2/3至1/10就足够了。
而且，形成的第2漏区18与栅电极14隔开d1的距离。由于要与DMOS晶体管20保持平衡，所以，距离d1不是恒定不变的，但合适的距离是约1.0至5.0μm。
这样制成的DMOS晶体管20的VDS-ID(漏电压-漏电流)特性，VG-ID(栅电压-漏电流)特性，和VG-ABSIW(栅电压-晶片电流绝对值)特性，如图6A和6B所示。同样，MOS晶体管30的VDS-ID特性，VG-ID和VG-ABSIW特性如图7A和7B所示。正如图所示，就用负载电阻R控制MIS场效应晶体管的工作范围，用ABSIW表示的衬底(晶片)电流值的工作范围内的最大值，确定它的工作击穿电压。
如上所述，与DMOS晶体管20相比，制成的MOS晶体管30的导通电阻相同或更大，工作击穿电压为DMOS晶体管20的击穿电压的2/3或2/3以下。而且，与DMOS晶体管20相比，MDS晶体管30的导通电阻相同或更大，MOS晶体管30的最大衬底电流是DMOS晶体管20的最大衬底电流值的10倍或10倍以上。
换句话说，DMOS晶体管20的导通电阻低，击穿电压高，和衬底电流小。DMOS晶体管20作开关元件最好。
(第2实施例)
本实施例对上述实施例中构成开关元件的DMOS晶体管的结构进行了改进。除此之外的结构与上述实施例相同。
图8是开关元件矩阵的局部剖视图。本实施例中用的DMOS晶体管21中，形成的基区5深，使其到达衬底的P型区，以达到阱区2的横向完全隔离。用该结构，各段的漏区能相互电隔离。
因此，由于图3所示结构中各相邻单元之间不要求设专门元件隔离区，所以占据的面积小，DMOS晶体管相互并联连接时，设计自由度也高。
图9A至9E是按本发明第2实施例的半导体器件制造的各(说明)工艺步骤的剖视图。
图9A和9B所示工艺步骤与第1实施例相同，因此，只描述图9B以后的工艺步骤。
涂光刻胶(没画)，和用光刻构图。而且，用栅电极4作掩模，用例如硼的P型杂质进行选择离子注入，和例如在电炉中在1100℃热处理180分钟，形成电隔离阱区2的基区5，见图9C。热处理中，重要的是设计基区5要比阱区2深，以隔离阱区2，和按阱区2的深度和浓度和其中所含杂质的类型，以及基区5所含杂质浓度和杂质类型，来确定热处理条件。基区5的最上表面中的杂质浓度从1×1015/cm3至1×1019/cm3范围内选择。
随后，涂光刻胶(没画)，进行光刻构图，用栅电极14作掩模，用例如磷的N型杂质进行选择离子注入，形成与栅电极14的右端部分对准的场弛豫漏区16，见图9D。场弛豫漏区16是确定MOS晶体管30的击穿电压和导通电阻的主要元件。为此，为使场弛豫漏区16有要求的杂质浓度和深度，在电炉中，例如在1000℃热处理30分钟。
之后，如图9E所示，用例如砷的杂质进行离子注入，之后，在电炉中在950℃热处理30分钟，形成第1源区7，第1漏区8，第2源区17和第2漏区18。用栅电极作掩模进行离子注入形成第1源区7和第2源区17时，相对于栅电极按自对准方式可形成第1源区7和第2源区17。按与上述距离d1相同的方式设计距离d2。
之后，尽管图中没画，用CVD法淀积氧化膜，形成层间绝缘膜，开接触孔和连接布线。按要求可用多层布线，由此制成集成电路。而准备布线部分时一起形成诸如电热转换器的负载。
按本实施例，由于结构中形成有深基区5，以隔离阱区2，各段的漏能相互电隔离。结果，甚至在按本发明的半导体器件按矩阵设置的情况下，也能用如图4所示的简单电路结构制成半导体器件，因而能降低成本。
如上所述，按本例的半导体器件及其制造方法中，由于开关元件的漏区的N型杂质浓度可设置成低于沟道的P型杂质浓度，所以可以使漏区形成得足够深，由于击穿电压高，所以能允许大电流流过，由于导通电阻低，所以能高速运行和允许大电流流过，因此能制成集成度更高和节能的半导体器件。而且，由于开关元件驱动电路有具有模拟特性的中间击穿电压的元件，所以，能任意设计半导体器件，制造成本不会明显增大的情况下得到高性能。
在如上所述制成的半导体器件的绝缘层(没画)上，形成有铝等制作的布线和氮化钽等制成的电阻加热层的加热电阻元件(电-热转换器)，与诸如模塑树脂或膜制成的顶板等的卸料口形成构件组合，形成卸料口和与卸料口连通的墨汁通道，见图20，由此制成按本发明的本实施例的喷液头。之后，装液槽连接和安装在设备主机上，电源电路给设备加电源电压，该设备作为诸如喷墨打印机的喷液设备而工作。
(第3实施例)
以下将参见附图描述本发明的另一实施例。图10A和10B分别是按本发明的开关元件和驱动电路元件的结构剖视图。图11A至11D是说明这些元件的制造工艺的示意图。
图10A示出本发明中用的开关元件的一个实例，它的结构与图1A所示元件结构相同。
图10B示出图10A所示开关元件驱动电路中包含的元件，其中，1指第1导电类型的半导体衬底，12是第2导电类型的第1半导体区的阱区，13是栅绝缘膜，14是栅电极，17是与栅电极的左端部分对准的源区，18是与栅电极横向隔开形成的高浓度漏区。
MOS晶体管31有在漏区18一边上作为轻掺杂的漏工作的阱区12，且它包括与沟道和轻掺杂的漏区之间的PN结隔开以及与栅电极隔开的高掺杂的漏区18。源与漏之间的击穿电压和漏与沟道之间的击穿电压可设置成高于相对于栅电极按自对准方式形成源区和漏区的普通MOS晶体管的相应击穿电压。而且，因为元件可形成为与DMOS晶体管20中的阱区2的元件有相同深度和相同杂质浓度，所以能与DMOS晶体管20的阱区2同时形成场弛豫漏区12。因此，即使形成阱区12，也不会增加掩模数和生产成本。
由于能任意设计沟道长度，能设置任意的阈值电压，并具有耐高压的模拟特性，所以有设计自由度。
之后，像图10A所示晶体管一样，用诸如硅衬底的公共衬底，可把图10B所示位移MOS晶体管31集成在一起。结果，能制成图2所示的简单电路结构。
按本例的位移MOS晶体管适于用作构成高压CMOS电路或电平移位电路的晶体管。
图11A至11D是按本发明第3实施例的半导体器件的制造工艺步骤的剖视图。如图11A所示，P型半导体衬底1的表面上形成第1N型阱区2和第2N型阱区12。N型阱区2和12选择形成在P型半导体衬底1上。而且，在P型半导体衬底1的整个表面上用外延生长法形成要成为N型阱区2和12的公共外延层，公共外延层中选择形成P型阱区，从而使N型阱区2和12相互隔离。
之后，如图11B所示，例如用氢燃烧氧化法允许在N型阱区2上生长约50nm厚的氧化硅栅绝缘膜3，例如用LPCVD(低压化学汽相淀积)法在栅氧化膜3上淀积约300nm厚的多晶硅膜。用LPCVD法淀积多晶硅膜的同时给多晶硅膜掺入例如杂质磷。或者，淀积多晶硅膜后，用例如离子注入法或固相扩散法，给多晶硅膜掺入杂质磷，由此获得所要求的布线导通电阻。此后，对多晶硅膜光刻腐蚀构图。结果，能形成DMOS晶体管20的第1栅极4和位移MOS晶体管31的栅极14。这时，必须在第1N型阱区2上形成第1栅电极4，在第2N型阱区12和半导体衬底1之间的PN结终止的表面上形成第2栅电极14。
之后，涂光刻胶(没画)，并用光刻构图。用栅电极4作掩模，用例如硼的P型杂质进行选择离子注入，例如在电炉中在1100℃热处理60分钟，在阱区2中形成基区5，见图11C。根据阱区2的深度，杂质浓度和所含杂质的类型，以及基区5的杂质浓度和所含杂质类型，确定热处理的温度和时间，因为热处理确定DMOS晶体管20的沟道区。
之后，如图11D所示，用例如砷进行离子注入，和例如在电炉中在950℃热处理30分钟，形成第1源区7，第1漏区8，第2源区17和第2漏区18。由于第1源区7和第2源区17都是用栅电极作掩模进行离子注入形成的，第1源区7和第2源区17可相对于栅电极按自对准方式形成。
此后，尽管图中没画，还要用CVD法淀积诸如氧化膜的绝缘材料层，形成层间绝缘膜，打开接触孔，形成布线，和给各个元件布线，由此制成集成电路。按要求可用多层布线。而制备布线部分时一起制备如电热转换器的负载。
按本例，由于图11所示位移MOS晶体管31的场弛豫漏区可用第2N型阱区12构成，因此，有中间击穿电压的模拟特性的元件可设在开关元件驱动电路中，而不会增加掩模。因此，能自由设计有高性能的半导体器件。
现在将更详细说明主要部分的制造方法。把晶体管31的导通电阻设置成高于DMOS晶体管20的导通电阻不会有问题。其原因是，在晶体管31中不必有大电流流动。而且，就保证有合适的工作击穿电压而言也没有问题。为此，形成阱区12的合适的杂质离子注入量是形成第2漏区18所引入的杂质离子量的约1/10至1/10000，这主要根据所要求的DMOS晶体管20的特性而定。
而且，形成的第2漏区18距离栅电极14的距离是d1。距离d1可适当设在约1.0至5.0μm。
制成的DMOS晶体管的VDS-ID(漏电压-漏电流)特性，VG-ID(栅电压-漏电流)特性，和VG-ABSIW(栅电压-晶片电流绝对值)特性与图6A个6B所示的这些特性相同。同样，MOS晶体管的VDS-ID特性，VG-ID和VG-ABSIW特性与图7A和7B所示的这些特性大致相同。
(第4实施例)
本实施例对构成上述几个实施例中的开关元件的DMOS晶体管的结构进行了改进。除该结构之外其它部分与第3实施例中的部分相同。
按本实施例的半导体器件中的开关元件矩阵的局部剖视图与图8所示剖视图相同。本实施例中用的DMOS晶体管21中，形成有深的基区5，以达到衬底的P型区，因此与阱区2能按横向完全隔开。由于有该结构，使各段的漏相互电隔离。
因此，像图3或图11所示结构一样，由于不要求设专门元件隔离区，所以占据面积小，在DMOS晶体管相互并联连接时，设计自由度也很大。
图12A至12D是说明按本发明第4实施例的半导体器件的制造工艺的剖视示意图。
如图12A所示，制备诸如P型单晶硅的半导体衬底1，半导体衬底1中引入诸如磷或砷的N型杂质，同时形成N型阱区2和12。或者，形成N型外延层后，P型杂质可引入阱区的外围，形成P型阱分隔区。
如图12B所示，衬底表面氧化形成栅绝缘膜3后，在同一工艺中形成栅电极4和14。
涂光刻胶(没画)，和用光刻构图。而且，用栅电极4作掩模，用诸如硼的P型杂质进行选择杂质离子注入，和在电炉中例如在1100℃热处理180分钟，形成基区5，使其与阱区2电隔离，见图12C。重要的是用热处理适用于使形成的基区5比阱区2深，以与阱区2隔离，根据阱区2的深度和杂质浓度和所含杂质类型，以及基区5的杂质浓度和所含杂质类型，确定热处理条件。
之后，如图12D所示，用例如砷进行杂质离子注入，和在电炉中在例如950℃热处理30分钟，同时形成第1源区7，第1漏区8，第2源区17和第2漏区18。用栅电极作掩模，进行离子注入，形成第1源区7和第2源区17，相对于栅电极按自对准方式形成第1源区7和第2源区17。按与上述距离d1相同的方式设计距离d2。
此后，尽管图中没画，用CVD法淀积氧化膜，形成层间绝缘膜，打开接触孔，连接布线。按要求也可用多层布线，制成集成电路。而制备布线时一起形成诸如电热转换器的负载。
按本例，由于其中形成深的基区5的结构，使其与阱区2隔开，因此，各段的漏能相互电隔离。结果，即使按本发明的半导体器件按矩阵设置和用作记录设备的情况下，也能实现诸如图4所示的简单电路结构。因此，能降低成本。
如上所述，按本实施例的半导体器件及其制造方法中，由于开关元件的漏的N型杂质浓度能设置成低于沟道的P型杂质浓度，能形成足够深的漏，由于有高击穿电压，因此，能允许大电流流动，和由于导通电阻小所以能高速运行和允许大电流流动，因此，能达到更高的集成度和节能。而且，由于开关元件驱动电路包括具有中间击穿电压和模拟特性的元件，所以能任意设计半导体器件，达到高性能，而不会明显提高生产成本。
(第5实施例)
本实施例改进了DMOS晶体管矩阵，它的平面结构示于图13中。本例中，只画出有许多单元的半导体器件中的两个单元。
本实施例中，其间没设专门元件隔离区的彼此相邻的多个DMOS晶体管中，3个相邻的漏相互共连，之后，连接到诸如一个电热转换器的负载43。
全部DMOS晶体管的源共连。
各个源经栅电极设在3个漏的两边上。源在提供DMOS晶体管的沟道的基区短路。而且，按DMOS晶体管的设置方向的DMOS晶体管的剖面，按图8所示的预定图形重复，而不考虑剖面取自该单元内或相邻单元中。
(第6实施例)
图14画出按本发明的半导体器件的电路结构。
参见图14，43指诸如电热转换器的负载，诸如图13所示的DMOS晶体管作为负载43与低电位边布线48之间的开关元件41连接，给它加低参考电压VGNDH。
本例中，作为开关元件41的驱动电路实例。采用的电路结构有电平移位电路49，CMOS电路52，和逻辑电路46，还有锁存电路54和移位寄存器55。
开关元件41的栅与有PMOS晶体管44和NMOS晶体管45的高压CMOS电路52连接，CMOS电路的输入端与“与”门形成的逻辑电路46连接。CMOS电路的较高电位边与供给中间参考电压VHT的电平移位电路49连接。
用诸如图中所示的MOS晶体管42的源跟随电路作电平移位电路49。电平移位电路49产生参考电压VHT，VHT比由较高电位边布线47供给的较高参考电压VHT低约几伏至十几伏。
参考电压VHT可经高压CMOS电路52的PMOS晶体管44加给开关元件41的栅。
用诸如“与”门46的逻辑电路控制高压CMOS电路52。该逻辑电路也能用CMOS电路构成。由于“与”门46的驱动电压VDD还低于参考电压VHT。所以可用低压CMOS构成逻辑电路。
本例中，用DMOS晶体管作为构成高电压CMOS电路52的多个晶体管中的NMOS晶体管45。此外，在NMOS晶体管45的情况下，最好也用DMOS晶体管构成晶体管50。
诸如“与”门46的逻辑电路中用的晶体管不用DMOS晶体管形成，而用源区和漏区与栅电极自对准的MOS晶体管形成。
此外，电平移位电路49中的源跟随晶体管42用有中间击穿电压的诸如图1B或10B所示的位移MOS晶体管构成。
如上所述，高击穿电压DMOS晶体管用作开关元件41，和给开关元件的栅供给电压的多个CMOS电路52之一中的晶体管45和50。开关元件41驱动电路中的晶体管用高电压DMOS晶体管构成，它是按用作开关元件41的DMOS晶体管的相同工艺制成的。
之后，有中间击穿电压的位移MOS晶体管用作电平移位电路49的源跟随元件42，低击穿电压MOS晶体管用作有低电源电压的逻辑电路。
结果，能制成价格不贵的能高速运行，有高负载驱动能力，即有逻辑电路又有模拟电路的高度可靠的半导体集成电路。
(第7实施例)
图15示出按本实施例的半导体器件的剖视结构。
本实施例中，DMOS晶体管用于开关元件41和高压CMOS电路中的NMOS晶体管45。
用其性能与上述DMOS晶体管的性能不同的MOS晶体管形成高电压CMOS电路中的PMOS晶体管44和低压CMOS逻辑电路46中的NMOS晶体管和PMOS晶体管。
以下将描述图15所示半导体器件的制造方法。
制备低浓度P型单晶硅等的半导体衬底1。
然后将诸如磷或砷的N型杂质引入半导体衬底1的预定部分。同时形成要形成DMOS晶体管的轻掺杂漏区2和要形成PMOS晶体管的N型阱区62的半导体区。
半导体衬底1的表面上形成较厚的氧化硅场绝缘膜64。场绝缘膜64有DMOS晶体管的漏边上的栅绝缘膜功能也有CMOS晶体管用的元件隔离区的功能等。
形成较薄的氧化硅栅绝缘膜63之后，淀积多晶硅电极材料，再对它构图，形成栅电极4，65和66。
用栅电极4作离子注入掩模，把诸如硼的P型杂质离子注入到要形成DMOS晶体管的源区的部分中，之后，进行热处理，形成P型基区5，按此方式，P型基区5渗透N型半导体区2。之后，用光刻胶掩模覆盖其上要形成PMOS晶体管的区域，用栅电极4和场绝缘膜64作离子注入掩模，用诸如磷或砷的N型杂质离子注入要成为NMOS晶体管的源和漏的部分，再进行热处理，由此形成高掺杂的N型半导体区7，8和60。
用光刻胶掩模覆盖预定区。用栅电极66作离子注入掩模。给要成为PMOS晶体管的源和漏的部分61和要成为DMOS晶体管的源区7的部分73离子注入诸如硼的P型杂质。这样，进行热处理，形成高掺杂的P型半导体区61和73。这时，DMOS晶体管部分中，这样形成P型半导体区73，以穿透源区7的PN结。用该设置，在随后的工艺中源和基区已短路。淀积掺有磷或硼的氧化硅绝缘膜67，和腐蚀绝缘膜67在源，漏和栅上面的各部分，在预定位置形成接触孔。
淀积诸如含铜的铝导体，再按预定的布线形状构图，以形成DMOS晶体管的源电极72和漏电极71，MOS晶体管的源电极71和漏电极68，
淀积氧化硅等的第1层间绝缘膜69，在预定位置设置通孔。
表面上淀积硼化铪，氮化硅钽，含钽的铝等，形成用作负载的电热转换器43的电阻加热层75，之后，其上淀积诸如含铜的铝导体。用干腐蚀法按预定布线形状给导体74和电阻加热层75构图后，用湿腐蚀法选择除去要成为加热部分的导体74部分。
淀积氮化硅等的保护层70。
按此方法，制成有图15所示剖面结构的半导体器件。
本实施例中，形成漏边的栅电极，以与半导体衬底按纵向隔开，用场绝缘膜形成按自对准方式形成的高掺杂的漏区的端部，以与基区5横向隔开。按该方法，能显著提高DMOS晶体管在漏一侧的击穿电压。
而且，按形成要成为DMOS晶体管的低浓度漏的半导体区2同样的工艺，形成要成为PMOS晶体管的N阱的半导体区62，由此能降低CMOS电路的生产成本。
尽管图15中没画，用图14所示电平移位电路的情况下，按要求，最好用图1B或图10B所示位移MOS晶体管。
不用说，可采用图8所示结构而不用场绝缘膜作DMOS晶体管，也能用图1A或10A所示结构。
按本发明的本实施例的喷墨头的制造方法是，上述任一实施例的半导体的绝缘层(没画)上，形成有铝布线的电阻加热件和氮化钽电阻加热层，之后，与诸如模塑树脂或膜制成的顶板的卸料口构件组合，以形成卸料口和与卸料口连通的墨汁通道。之后，墨汁槽连接和安装到打印机主机，由主机的电源电路供给电源电压，并由图像处理电路向记录头供给图像数据，由此，作为喷墨打印机对它进行操作。
图16是说明按本发明实施例的喷液头的图，图中画出了部分喷液头。
制造在图2或14所示电路上按行在元件衬底152上设置的多个电热转换器(加热器)141，这些电热转换器收到允许电流流动的电信号时发热，发热所产生的泡使墨汁从卸料口153喷出。每个电热转换器设有供给驱动各电热转换器的电信号的布线电路154。布线电路的一端电连接到开关元件41，这在以下将会描述。
相应于每个卸料口153设置供料通道155，其位置与每个电热转换器141的位置相对，为卸料口153提供墨汁。限定卸料口153和通道155的壁设在开槽件156上，开槽件156连接到上述的元件衬底152，由此限定通道155和给多个通道供给155供给墨汁的公用装液室157。
图17示出组装在本发明的元件衬底152中的喷墨记录头的结构，其中，元件衬底152装入机架158中。构成卸料口153和通道155的上述开槽件156连接到元件衬底。之后，设置从设备侧接收电信号的接触焊盘159，要成为各种驱动信号的电信号由设备主机的控制器经软印刷电路板160供给元件衬底152。
图18是说明使用按本发明的喷液头的喷液设备的实施例的图，图中示出了喷墨打印机IJRA的外形。
承载器HC与螺杆5005的螺纹槽5004啮合，螺杆5005经驱动力传输轮5011和5009与有定位杆(没画)的驱动马达5013的正/反转动联动，由此按箭头a和b所示方向往复移动。
5002指压纸板，它把纸对着作为记录介质传输装置的板5000按承载器移动范围加压。5007和5008指主位置检测装置，用于按用光耦合器确认承载器的操纵杆5006在该区内转换马达5013的转换方向等。5016是支承件，它支承顶盖件5022，顶盖件5022盖住记录头的前面，5015是抽吸装置，用于抽吸顶盖件5022的内部，使记录头经顶盖内口5023恢复抽吸。5017指清洁板，5019是能前后移动清洁板5017的移动件，它和板5017支承到主机支承板5018。不用说，清洁板5017不限于该形状，公知的清洁板可用于本例。而且，5012指控制杆，用于起动抽吸，以恢复抽吸和随与承载器啮合的凸轮5020的移动而移动，用诸如离合开关的已知的输送装置可移动地控制驱动马达供给的驱动力。
承载器进入主位置侧区时，由于螺杆5005的作用，在它们的相应位置进行所要求的处理，构成了覆盖，清洁和恢复抽吸的结构。但是，只要按已知的时刻能进行要求的操作，那么其它结构也可用于本例。上述结构无论是它本身或者是它的组合结构均是优异的发明，而且是本发明的优选结构例。
注意，该设备有控制器驱动信号供给装置(没画)，它由给元件衬底152供给电源电压，图像信号和驱动控制信号等的电路形成。
如上所述，按本发明，开关元件中用的MIS场效应晶体管的漏杂质浓度设定为低于沟道的杂质浓度，漏要形成得足够深。由于击穿电压高，因此允许大电流流动，而且，小导通电阻使得能够高速运行，因而能达到更高的集成度，而且节能。而且，在要求按矩阵设置的多个晶体管的半导体器件中，已经有了元件之间的隔离，因而不会增加成本。
此外，由于元件有中间击穿电压，有模拟特性，它能设置任意的阈值电压，能承受背栅电压，能形成在驱动开关元件的电路中，而不会增大成本，能任意设计半导体器件和实现有高性能的半导体器件。
对本发明优选实施所作的描述只是为了展示和说明本发明，而不是对发明的穷举或限制所公开的准确形式。对上述的技术还会有各种改进和变化，或从本发明的实践中进行各种改进和变化。选择和说明实施例是为了说明本发明的原理和发明的实际应用，本行业和技术人员以各种实施例的方式利用发明，并用各种改进以适合于实际应用。应注意，本发明范围由所附权利要求书及其等同限定。

Claims (44)

1.半导体器件，其中，在公共衬底上形成允许电流流到负载的开关元件和开关元件驱动电路，
其中，所述开关元件是第1绝缘栅晶体管，它包括：
位于第1导电类型的半导体衬底的一个主表面的第2导电类型的第1半导体区；
位于第1半导体区内的第1导电类型的第2半导体区；
介以绝缘膜，位于第2半导体区与第1半导体区之间的PN结终止的表面上的第1栅电极；
第2导电类型的第1源区，它位于所述第2半导体区中的所述第1栅电极的一个端部边上；和
第2导电类型的第1漏区，它位于所述第1半导体区内；和
其中，所述开关元件驱动电路包括特性与所述第1绝缘栅晶体管不同的第2绝缘栅晶体管。
2.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管构成电平移位电路，电平移位电路产生供给所述第1栅电极的驱动电压。
3.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管的漏区包括低杂质浓度区。
4.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管构成电平移位电路，电平移位电路产生供给所述第1栅的驱动电压，低杂质浓度区位于所述第2绝缘栅晶体管的漏区中。
5.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管是源跟随晶体管，它构成电平移位电路，电平移位电路产生经CMOS电路供给所述第1栅的驱动电压。
6.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管的阱电位与源电位和漏电位不同。
7.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管的漏区有低杂质浓度区，它将形成得比所述第1半导体区浅。
8.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管的漏区有低杂质浓度区，它的深度与所述第1半导体区的深度相同。
9.按权利要求1的半导体器件，其中形成的所述第2半导体区比所述第1半导体区深。
10.按权利要求9的半导体器件，其中，多个第1绝缘栅晶体管按矩阵设置，其间不设专门的元件隔离区。
11.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管是构成低压CMOS电路的第1导电类型的MOS晶体管。
12.按权利要求1的半导体器件，其中，所述开关元件驱动电路包括具有所述第2绝缘栅晶体管的低压CMOS电路和用所述低压CMOS电路控制的高压CMOS电路；和
其中，构成所述高压CMOS电路的第1导电类型的MOS晶体管是按与形成所述第1绝缘栅晶体管的工艺相同的工艺制成的DMOS晶体管。
13.按权利要求12的半导体器件，还包括电平移位电路，它产生经过所述高压CMOS电路供给所述第1栅电极的驱动电压。
14.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管包括在第2导电类型的所述阱区中形成的第1导电类型的源区和漏区。
15.按权利要求1的半导体器件，其中，用作所述负载的电-热转换器连接到所述开关元件的漏并被集成。
16.按权利要求1的半导体器件，其中，所述特性是选自阈值电压，击穿电压和衬底电流中的至少一种特性。
17.半导体器件，其中，在公共衬底上形成允许电流流到负载的开关元件和开关元件驱动电路，其中：
所述开关元件由DMOS晶体管构成；和
所述开关元件驱动电路包括MOS晶体管，它有与所述DMOS晶体管不同的特性。
18.按权利要求17的半导体器件，其中，所述MOS晶体管与所述DMOS晶体管的导电类型相同。
19.按权利要求17的半导体器件，其中，所述MOS晶体管的漏区包括低杂质浓度区。
20.按权利要求17的半导体器件，其中，所述MOS晶体管构成电平移位电路，电平移位电路产生供给所述DMOS晶体管的栅电极的驱动电压，低杂质浓度区位于漏区中。
21.按权利要求17的半导体器件，其中，所述MOS晶体管是构成电平移位电路的源跟随晶体管，电平移位电路产生经CMOS电路供给所述DMOS晶体管的栅电极的驱动电压。
22.按权利要求17的半导体器件，其中，所述MOS晶体管的阱电位与源电位和漏电位不同。
23.按权利要求17的半导体器件，其中，所述MOS晶体管的漏区有形成得比将成为所述DMOS晶体管沟道的基区浅的低杂质浓度区。
24.按权利要求17的半导体器件，其中，所述MOS晶体管的漏区有与将成为所述DMOS晶体管沟道的基区深度相同的低杂质浓度区。
25.按权利要求17的半导体器件，其中，将成为所述DMOS晶体管沟道的基区形成为比轻掺杂漏区深。
26.按权利要求17的半导体器件，其中，按矩阵设置多个所述DMOS晶体管，其间不设专门的元件隔离区。
27.按权利要求17的半导体器件，其中，所述MOS晶体管是构成低压CMOS电路的第1导电类型的MOS晶体管。
28.按权利要求17的半导体器件，其中，所述开关元件驱动电路包括具有所述MOS晶体管的低压CMOS电路和用所述低压CMOS电路控制的高压CMOS电路；和
其中，构成所述高压CMOS电路的第1导电类型的MOS晶体管，是按制造所述DMOS晶体管的相同工艺制成的DMOS晶体管。
29.按权利要求28的半导体器件，还包括电平移位电路，它产生经所述高压CMOS电路供给用作所述开关元件的所述DMOS晶体管的栅电极的驱动电压。
30.按权利要求17的半导体器件，其中，所述DMOS晶体管包括在第2导电类型的所述阱内形成的第1导电类型的源区和漏区。
31.按权利要求17的半导体器件，其中，用作所述负载的电热转换器连接到所述DMOS晶体管的漏，并集成在半导体器件中。
32.按权利要求17的半导体器件，其中，所述DMOS晶体管包括：
位于第1导电类型的半导体衬底的一个主表面的第2导电类型的第1半导体区；
位于第1半导体区内的第1导电类型的第2半导体区；
经绝缘膜位于第2半导体区与第1半导体区之间的PN结终止的表面上的第1栅电极；
第2导电类型的第1源区，它位于所述第2半导体区内的所述第1栅电极的一个端部侧上；和
位于所述第1半导体区内的第2导电类型的第1漏区。
33.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管的导通电阻等于或大于所述第1绝缘栅晶体管的导通电阻，第2绝缘栅晶体管的工作击穿电压是第1绝缘栅晶体管的工作击穿电压的2/3或2/3以下。
34.按权利要求1的半导体器件，其中，所述第2绝缘栅晶体管的导通电阻等于或大于所述第1绝缘栅晶体管的导通电阻，而第2绝缘栅晶体管工作范围中的最大衬底电流是第1绝缘栅晶体管工作范围中的最大衬底电流的10倍或10倍以上。
35.按权利要求17的半导体器件，其中，所述MOS晶体管的导通电阻等于或大于所述DMOS晶体管的导通电阻，而MOS晶体管的工作击穿电压是DMOS晶体管的工作击穿电压的2/3或2/3以下。
36.按权利要求17的半导体器件，其中，所述MOS晶体管的导通电阻等于或大于所述DMOS晶体管的导通电阻，MOS晶体管工作范围内的最大衬底电流是所述DMOS晶体管工作范围内的最大衬底电流的10倍或更大。
37.喷液设备，它用电热转换器产生的热喷液，所述设备包括：
按权利要求1的半导体器件；
与将成为负载的电热转换器对应设置的卸料口；
装液体的容器，该液体供给到电热转换器上；和
给所述半导体器件供给电源电压的电源电路。
38.喷液设备，它用电热转换器产生的热喷液，所述设备包括：
按权利要求17的半导体器件；
与将成为负载的电热转换器对应设置的卸料口；
装液体的容器，该液体供给到电热转换器上；和
给所述半导体器件供给电源电压的电源电路。
39.半导体器件的制造方法，其中，在公用衬底上形成开关元件和开关元件驱动电路，所述方法包括以下步骤：
在第1导电类型的半导体衬底表面上形成第2导电类型的第1半导体区；
在第1半导体区上形成栅绝缘膜；
经所述栅绝缘膜在所述第1半导体区的表面上形成第1栅电极，经所述栅绝缘膜在所述半导体衬底的表面上形成第2栅电极；
用所述第1栅电极作掩模，用第1导电类型杂质进行离子注入，在所述第1半导体区内，形成比第1半导体区的杂质浓度高的第1导电类型的第2半导体区；
用所述第2栅电极作掩模，用第2导电类型杂质进行离子注入，在所述半导体衬底中，形成第2导类类型的轻掺杂漏区；和
用所述第1栅电极作掩模，进行离子注入，在所述第2半导体区的表面侧上，形成第2导电类型的第1源区，在所述第1半导体区的表面侧上形成第2导电类型的第1漏区；用离子注入，在所述半导体衬底的表面侧上形成第2导电类型的第2源区，和形成第2导电类型的第2漏区，以与第2栅电极边上的所述轻掺杂的漏区的端部隔开。
40.按权利要求39的半导体器件的制造方法，其中，用所述第1栅电极作掩模，用第1导电类型杂质进行离子注入，并进行热处理，形成所述第2半导体区，使它的杂质浓度高于所述第1半导体区的杂质浓度，其深度比所述第1半导体区深，以与所述第1半导体区电隔离。
41.半导体器件的制造方法，其中，在公共衬底上形成开关元件和开关元件驱动电路，所述方法包括以下步骤：
在第1导电类型的半导体衬底表面上形成第2导电类型的多个第1半导体区；
在多个第1半导体区上形成栅绝缘膜；
经所述栅绝缘膜，在所述多个第1半导体区之一的表面上形成第1栅电极，在所述半导体衬底与所述多个第1半导体区中的另一个之间的PN结终止的表面上，经所述栅绝缘膜形成第2栅电极；
用所述第1栅电极作掩模，用第1导电类型杂质进行离子注入，在所述多个第1半导体区的一个内形成第1导电类型的第2半导体区；
用所述第2半导体区的表面侧上的所述第1栅电极作掩模，用第2导电类型杂质进行离子注入，形成第2导电类型的第1源区，在所述第1半导体区的表面侧上形成第2导电类型的第1漏区，在所述半导体衬底的表面侧上形成第2导电类型的第2源区，在所述第1半导体区的表面侧上形成第2导电类型的第2漏区，以与所述半导体衬底和所述第1半导体区之间的PN结隔开。
42.按权利要求41的半导体器件的制造方法，其中，形成所述第2半导体区，使其杂质浓度高于所述第1半导体区的杂质浓度，其深度比所述第1半导体区深，以与所述多个第1半导体区之一隔开。
43.喷液设备，它用电热转换器产生的热喷液，所述设备包括：
按权利要求1的半导体器件；和
与将成为负载的电热转换器对应设置的卸料口。
44.喷液设备，用电热转换器产生的热喷液，所述设备包括：
按权利要求17的半导体器件；和
与将成为负载的电热转换器对应设置的卸料口。
CNB021183589A 2001-02-16 2002-02-19 半导体器件及其制造方法和喷液设备 Expired - Fee Related CN1258819C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001040430 2001-02-16
JP040431/2001 2001-02-16
JP040430/2001 2001-02-16
JP2001040431 2001-02-16

Publications (2)

Publication Number Publication Date
CN1375879A true CN1375879A (zh) 2002-10-23
CN1258819C CN1258819C (zh) 2006-06-07

Family

ID=26609556

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021183589A Expired - Fee Related CN1258819C (zh) 2001-02-16 2002-02-19 半导体器件及其制造方法和喷液设备

Country Status (6)

Country Link
US (2) US6800902B2 (zh)
EP (1) EP1233452B1 (zh)
KR (1) KR100498997B1 (zh)
CN (1) CN1258819C (zh)
DE (1) DE60228780D1 (zh)
TW (1) TW533592B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102396071A (zh) * 2009-04-16 2012-03-28 飞兆半导体公司 具有自对准垂直ldd和背面漏极的ldmos
CN102481789A (zh) * 2009-07-10 2012-05-30 富士胶卷迪马蒂克斯股份有限公司 用于密集封装的微机电系统喷射结构
CN102684485A (zh) * 2011-03-09 2012-09-19 无锡维赛半导体有限公司 垂直互补场效应管
CN103050529A (zh) * 2012-01-13 2013-04-17 上海华虹Nec电子有限公司 一种低压本征nmos器件及其制造方法
CN105900246A (zh) * 2014-01-16 2016-08-24 密克罗奇普技术公司 高电压双扩散mos (dmos)装置及其制造方法
CN107146817A (zh) * 2017-07-12 2017-09-08 长沙方星腾电子科技有限公司 一种低压工艺中的高压nmos晶体管
CN107251193A (zh) * 2015-02-27 2017-10-13 佳能株式会社 纳米压印液体材料、纳米压印液体材料的制造方法、固化产物图案的制造方法、光学组件的制造方法和电路板的制造方法
CN113241375A (zh) * 2021-04-30 2021-08-10 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4125153B2 (ja) * 2002-02-20 2008-07-30 キヤノン株式会社 半導体装置及びそれを用いた液体吐出装置
US7074658B2 (en) * 2003-05-05 2006-07-11 Vanguard International Semiconductor Corporatio Structure for an LDMOS transistor and fabrication method for thereof
US7018012B2 (en) * 2003-11-14 2006-03-28 Lexmark International, Inc. Microfluid ejection device having efficient logic and driver circuitry
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
JP2006237564A (ja) * 2005-01-31 2006-09-07 Renesas Technology Corp 半導体装置及びその製造方法並びに半導体集積回路
US20070130468A1 (en) * 2005-12-07 2007-06-07 Microsoft Corporation Network connection identification
US7737476B2 (en) * 2007-02-15 2010-06-15 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having self-aligned structures
JP5046819B2 (ja) * 2007-09-13 2012-10-10 キヤノン株式会社 スルーホールの形成方法およびインクジェットヘッド
US8314462B2 (en) * 2009-07-28 2012-11-20 Cree, Inc. Semiconductor devices including electrodes with integrated resistances
JP5711624B2 (ja) 2011-07-07 2015-05-07 キヤノン株式会社 駆動回路、液体吐出用基板、及びインクジェット記録ヘッド
FR2986906B1 (fr) * 2012-02-15 2015-06-19 New Imaging Technologies Sas Structure de pixel actif a transfert de charge ameliore
US8796776B2 (en) * 2012-06-12 2014-08-05 Macronix International Co., Ltd. Protection component and electrostatic discharge protection device with the same
CN103515374B (zh) * 2012-06-15 2015-09-16 旺宏电子股份有限公司 保护元件以及具有此保护元件的静电放电保护装置
US8686504B2 (en) * 2012-07-22 2014-04-01 Richtek Technology Corporation, R.O.C. Double diffused drain metal oxide semiconductor device and manufacturing method thereof
JP5981815B2 (ja) * 2012-09-18 2016-08-31 キヤノン株式会社 記録ヘッド用基板及び記録装置
US9597893B2 (en) 2015-01-06 2017-03-21 Canon Kabushiki Kaisha Element substrate and liquid discharge head
JP6470570B2 (ja) * 2015-01-06 2019-02-13 キヤノン株式会社 素子基板、液体吐出ヘッド及び記録装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4829200A (en) * 1987-10-13 1989-05-09 Delco Electronics Corporation Logic circuits utilizing a composite junction transistor-MOSFET device
JP2708596B2 (ja) * 1990-01-31 1998-02-04 キヤノン株式会社 記録ヘッドおよびインクジェット記録装置
CA2075097C (en) 1991-08-02 2000-03-28 Hiroyuki Ishinaga Recording apparatus, recording head and substrate therefor
JP3305415B2 (ja) 1992-06-18 2002-07-22 キヤノン株式会社 半導体装置、インクジェットヘッド、および画像形成装置
JP3222593B2 (ja) 1992-12-28 2001-10-29 キヤノン株式会社 インクジェット記録ヘッドおよびインクジェット記録ヘッド用モノリシック集積回路
JP3813638B2 (ja) * 1993-01-14 2006-08-23 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US5366916A (en) * 1993-02-04 1994-11-22 Delco Electronics Corporation Method of making a high voltage implanted channel device for VLSI and ULSI processes
JPH0897410A (ja) 1994-07-01 1996-04-12 Texas Instr Inc <Ti> 自己整合した横型ｄｍｏｓトランジスタの製造法
US5850242A (en) 1995-03-07 1998-12-15 Canon Kabushiki Kaisha Recording head and recording apparatus and method of manufacturing same
EP0746033A3 (en) * 1995-06-02 1999-06-02 Texas Instruments Incorporated Improvements in or relating to semiconductor processing
EP0789401A3 (en) * 1995-08-25 1998-09-16 Matsushita Electric Industrial Co., Ltd. LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method
US5767556A (en) 1996-02-21 1998-06-16 Nec Corporation Field effect transistor
JPH09232563A (ja) 1996-02-21 1997-09-05 Nec Kansai Ltd 電界効果トランジスタ
US6302504B1 (en) 1996-06-26 2001-10-16 Canon Kabushiki Kaisha Recording head and recording apparatus using the same
JP3387782B2 (ja) 1997-07-14 2003-03-17 松下電器産業株式会社 半導体装置
JPH11138775A (ja) 1997-11-14 1999-05-25 Canon Inc 素子基体、インクジェット記録ヘッドおよびインクジェット記録装置
US5911104A (en) 1998-02-20 1999-06-08 Texas Instruments Incorporated Integrated circuit combining high frequency bipolar and high power CMOS transistors
US6825543B2 (en) 2000-12-28 2004-11-30 Canon Kabushiki Kaisha Semiconductor device, method for manufacturing the same, and liquid jet apparatus

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102396071B (zh) * 2009-04-16 2014-12-24 飞兆半导体公司 具有自对准垂直ldd和背面漏极的ldmos
CN102396071A (zh) * 2009-04-16 2012-03-28 飞兆半导体公司 具有自对准垂直ldd和背面漏极的ldmos
US9278368B2 (en) 2009-07-10 2016-03-08 Fujifilm Dimatix, Inc. MEMS jetting structure for dense packing
US10696047B2 (en) 2009-07-10 2020-06-30 Fujifilm Dimatix, Inc. MEMS jetting structure for dense packing
US8820895B2 (en) 2009-07-10 2014-09-02 Fujifilm Dimatix, Inc. MEMS jetting structure for dense packing
US11413869B2 (en) 2009-07-10 2022-08-16 Fujifilm Dimatix, Inc. MEMS jetting structure for dense packing
US9776408B2 (en) 2009-07-10 2017-10-03 Fujifilm Dimatix, Inc. MEMS jetting structure for dense packing
CN102481789B (zh) * 2009-07-10 2015-06-17 富士胶卷迪马蒂克斯股份有限公司 用于密集封装的微机电系统喷射结构
CN102481789A (zh) * 2009-07-10 2012-05-30 富士胶卷迪马蒂克斯股份有限公司 用于密集封装的微机电系统喷射结构
CN102684485B (zh) * 2011-03-09 2015-01-21 无锡维赛半导体有限公司 垂直互补场效应管
CN102684485A (zh) * 2011-03-09 2012-09-19 无锡维赛半导体有限公司 垂直互补场效应管
CN103050529B (zh) * 2012-01-13 2016-08-17 上海华虹宏力半导体制造有限公司 一种低压本征nmos器件及其制造方法
CN103050529A (zh) * 2012-01-13 2013-04-17 上海华虹Nec电子有限公司 一种低压本征nmos器件及其制造方法
CN105900246A (zh) * 2014-01-16 2016-08-24 密克罗奇普技术公司 高电压双扩散mos (dmos)装置及其制造方法
CN105900246B (zh) * 2014-01-16 2020-02-21 密克罗奇普技术公司 高电压双扩散mos(dmos)装置及其制造方法
CN107251193A (zh) * 2015-02-27 2017-10-13 佳能株式会社 纳米压印液体材料、纳米压印液体材料的制造方法、固化产物图案的制造方法、光学组件的制造方法和电路板的制造方法
CN107146817A (zh) * 2017-07-12 2017-09-08 长沙方星腾电子科技有限公司 一种低压工艺中的高压nmos晶体管
CN113241375A (zh) * 2021-04-30 2021-08-10 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
US11869935B2 (en) 2021-04-30 2024-01-09 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
EP1233452B1 (en) 2008-09-10
DE60228780D1 (de) 2008-10-23
EP1233452A3 (en) 2006-01-11
US20050051849A1 (en) 2005-03-10
US6800902B2 (en) 2004-10-05
EP1233452A2 (en) 2002-08-21
KR20020067650A (ko) 2002-08-23
TW533592B (en) 2003-05-21
US20020125511A1 (en) 2002-09-12
CN1258819C (zh) 2006-06-07
KR100498997B1 (ko) 2005-07-01
US7122859B2 (en) 2006-10-17

Similar Documents

Publication Publication Date Title
CN1375879A (zh) 半导体器件及其制造方法和喷液设备
CN1371134A (zh) 半导体器件及其制造方法和喷液设备
CN1306586C (zh) 半导体器件及其制造方法和半导体器件制造工艺评价方法
CN1220270C (zh) 半导体器件及其制造方法
CN1199281C (zh) 半导体装置
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1262016C (zh) 半导体器件
CN1052342C (zh) 半导体器件及其制造方法
CN100336228C (zh) 半导体器件
CN1249816C (zh) 半导体装置及其制造方法
CN1142586C (zh) 半导体集成电路器件和制造半导体集成电路器件的方法
CN1416178A (zh) 半导体器件
CN1666325A (zh) 纵向结型场效应晶体管及其制造方法
CN1445838A (zh) 半导体器件及其制造方法
CN1510758A (zh) 功率半导体装置及功率半导体装置的制造方法
CN1665028A (zh) 半导体器件
CN1192051A (zh) 半导体器件及其制造方法
CN1201405C (zh) 互补双极晶体管及其制造方法
CN1649160A (zh) 半导体装置及其制造方法
CN1508846A (zh) 半导体器件及其制作方法
CN1402356A (zh) 纵向结构的半导体器件
CN1153301C (zh) 半导体器件及其制造方法
CN1783495A (zh) 半导体装置
CN101069279A (zh) 半导体器件及其制造方法
CN1115120A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060607

Termination date: 20150219

EXPY Termination of patent right or utility model