CN1225697C - 半导体存储器 - Google Patents

Abstract

一更新控制电路在一预设周期内产生一更新请求。第一脉冲串控制电路根据一存取命令输出一预设数量的选通信号。通过一存取命令执行一脉冲串存取操作。一数据输入/输出电路同步于该选通信号连续输入要传输到一存储单元阵列中的数据或连续输出由存储单元阵列提供的数据。当更新请求和存取命令相互冲突时，一判定器决定首先执行一更新操作或一脉冲串存取操作中的哪一个。因此，更新操作和脉冲串存取操作能够被连续执行而不发生重叠。结果，读数据能够以高速度输出，而写数据能够以高速度输入。也就是说，能够提高数据传输速率。

Description

半导体存储器

技术领域

本发明涉及半导体存储器，它具有各自都有一电容器的易失存储器单元并且具有如SRAM的界面。

背景技术

最近，例如便携式电话等的移动设备已经升级了服务功能，而且其中操作的数据总量已经增加了。因此，对合并在这样的移动设备里的工作存储器的更大的容量的需求增长了。

通常，具有简单体系结构的SRAM作为这种移动设备的工作存储器而使用。然而，在提供大容量方面SRAM是不利的，因为它们比DRAM需要更多的元件来组成每一个存储单元。因此，发展了称作伪SRAM的半导体存储器，它既具有与DRAM一样的大容量，又具有与SRAM一样的高可用性。

随着第三代便携式电话或移动终端的发展，移动设备有望具有更高级的服务功能。随着移动设备功能的进步，请求合并在这样的移动设备里的工作存储器具有更高的速度性能和更大的容量。

通常的伪SRAM具有一个功能，称作页模式，用以通过连续地提供列地址执行读操作。页模式中的读操作通过连续地提供列地址而执行。通常，地址需要大量的位并且不仅提供给存储器而且给系统中的其它芯片，所以斜移(skew)有可能大。因此，存取周期越短，地址斜移与存取周期的比率有可能越大。地址斜移越大，与时间信号相关的地址的安装和保持时间必须被设置得越长。因此，存在着一个问题，即地址斜移对存取周期的缩短是一个妨碍，并且因此数据传输率不能提高。

发明内容

本发明的一个目的是提高同时具有与DRAM一样的大容量和与SRAM一样的高可用性的半导体存储器的数据传输率。

本发明的另一个目的是确保该系统能容易地控制合并在其中的半导体存储器，简化系统结构。

根据本发明的半导体存储器的一个方面，一存储器单元阵列由各自都具有一电容器的易失性存储器组成。一更新控制电路以一预设周期产生一更新请求用来更新存储单元。当收到一存取请求时，半导体存储器执行一脉冲串存取操作，它连续地激活存储单元阵列。第一脉冲串控制电路输出一预设数量的相应于存取请求的选通信号。同步于每一个选通信号，一数据输入/输出电路连续地输入/输出将传输到存储单元阵列/从存储单元阵列传输来的信号。

当更新请求和存取命令相互冲突时，一判定器决定首先执行一更新操作或一脉冲串存取操作中的哪一个。例如，在存取命令被赋予优先权的情况下，更新操作在脉冲串存取操作之后执行。在更新操作被赋予优先权的情况下，脉冲串存取操作在更新操作之后执行。因此，在自动执行更新操作的半导体存储器中，更新和脉冲串存取操作能够循序地执行而不重叠。

此外，脉冲串存取操作能够得到执行而不与自动执行更新操作的半导体存储器中的更新操作相冲突，因此读数据能够以高的速度输出，而写数据能够以高的速度输入。也就是说，数据传输速率能够提高。

根据本发明的半导体存储器的另一方面，判定器具有一更新保持部分，用于在脉冲串存取操作中保持一更新请求。因此，当脉冲串存取操作优先于更新操作而执行时，能够防止更新请求丢失。

根据本发明的半导体存储器的另一方面，第二脉冲串控制电路输出相应于预设数量的选通信号被输出的一段时间的一脉冲串信号。响应脉冲串信号输出的完成，保持一更新请求的更新保持部分输出一更新开始信号用于启动更新操作。因此，当脉冲串存取信号优先更新操作执行时，从脉冲串存取操作到更新操作开始的时间间隔能够缩短。这使得能够更早地提供下一个存取请求，提高了数据传输率。

根据本发明的半导体存储器的另一方面，在存储单元阵列的运行之后，保持一更新请求的更新保持部分输出一更新开始信号用于启动更新操作，而不必等待从数据输入/输出电路传输来的数据的输出的完成。在更新操作中，没有数据从半导体存储器的外部输入和输出到半导体存储器的外部。也就是说，从脉冲串存取操作到更新操作开始的时间间隔能够进一步缩短。这实现了更早地提供下一存取请求，并因此数据传输速率能够进一步提高。

根据本发明的半导体存储器的另一方面，多个字线每一个都与一预设数量的存储单元连接。半导体存储器具有一完整脉冲串功能用来根据一存取命令连续地选择多个字线以连续地存取存储单元。当转换字线的选择/非选择的时候，在一完整脉冲串操作中保持一更新请求的更新保持部分输出一更新开始信号，用来开始更新操作。在完整脉冲串操作中，字线选择的转换总是必须的，并且存储单元阵列在转换期间被暂时去激励。在转换字线的时候执行更新操作能将与外部存取干涉的更新操作的效果减到最小。即使当更新操作被插入到完整脉冲串操作中时，这也防止了数据传输率的下降。

根据本发明的半导体存储器的另一方面，判定器具有一存取保持部分，用来当首先执行更新操作时，保持存取命令。因此，当更新操作优先于脉冲串存取操作执行时，能够防止存取请求丢失。

根据本发明的半导体存储器的另一方面，一地址计数器收到相应于存取命令而提供的一外部地址，并接着外部地址连续地产生内部地址。因此，仅有一个外部命令的接收允许执行脉冲串存取操作，并且能够减少由于外部地址的斜移造成的影响。这能够缩短独立于地址斜移的操作周期。结果，数据传输率能够进一步提高。

根据本发明的半导体存储器的另一方面，在读数据被传输到一数据寄存器之后，存储单元阵列被去激励。在脉冲串读操作期间存储单元阵列的迅速去激励允许更早地启动响应一更新请求或下一存取请求的运行。结果，数据传输速率能够提高。

根据本发明的半导体存储器的另一方面，脉冲串控制电路同步于外部时钟信号输出选通信号。也就是说，甚至是在其中自动执行更新的时钟同步半导体存储器，数据传输率也能够提高。

根据本发明的半导体存储器的另一方面，在从一存取请求的接收到读数据的输出期间，从一等待终端输出一指示数据传输终端无效的等待信号。因此，安装了半导体存储器的系统能够根据等待信号以一最适宜的定时存取半导体存储器。例如，在等待信号输出的期间，管理系统的CPU等等能够存取另一不同的设备。结果，系统总线的使用效率能够提高。

根据本发明的半导体存储器的另一方面，通过多个数据输入/输出终端而输入/输出数据。多个数据终端群每个都由一预设数量的数据输入/输出终端组成。提供给相应于数据终端群的数据有效终端的数据有效信号指出了传输给各自数据终端群的数据是有效的还是无效的。因此，即使当数据的位宽度是很大的时，合并在半导体存储器里的系统也能够有效执行数据写和读操作。

根据本发明的半导体存储器的另一方面，列开关连接存储单元和数据输入/输出电路。每个列开关群，它们相应于数据终端群，都由一预设数量的列开关组成。在数据有效信号的无效期间，一控制电路关掉相应于无效的数据有效信号的列开关群的列开关。在写操作期间，列开关以一相对迟的定时运行。因此，使用列开关屏蔽写数据使得容易执行写数据的屏蔽控制。

根据本发明的半导体存储器的另一方面，在预设逻辑值的信号被多次连续地提供给外部输入终端后，一模式设置控制电路接收提供给至少一个外部输入终端的信号，作为用来设置运行模式的一设置信号。由于运行模式能够通过使用这样一个正常情况下不能发生的地址和命令信号的结合而被设置，就没有必要提供任何专用终端用来设置运行模式。例如，等待时间，即从一存取命令的接收到读数据的输出开始之间的脉冲串时钟的数目，设置为运行模式。同时，脉冲串长度，即数据被连续输入或输出的次数，设置为运行模式。

根据本发明的半导体存储器的另一方面，第一脉冲串控制电路输出一预设数量的相应于一存取命令的选通信号，用来连续脉冲串存取存储单元阵列。此时，第一脉冲串控制电路的一电平探测电路发现作为存取命令提供的一命令信号变成它的有效电平。命令信号是，例如，一芯片启动信号，一输出启动信号，一写启动信号等等。测量了从电平探测电路的探测算起的一预设时间之后，第一脉冲串控制电路的输出控制电路开始输出选通信号。同步于每个选通信号，一数据输入/输出电路连续地输入/输出将传输到存储单元阵列/从存储单元阵列传输来的信号。

在一预设命令信号的电平改变之后，读数据的输出或者写数据的输入启动了预设时间，因此合并在半导体存储器内的系统能够容易地控制半导体存储器。也就是说，系统结构能够简化。半导体存储器通过把命令信号的电平改变作为触发使用，开始了数据输入/输出操作。因此，本发明能够应用于时钟同步半导体存储器和时钟异步半导体存储器。

根据本发明的半导体存储器的另一方面，第一脉冲串控制电路根据在一模式寄存器中设置的值测量预设时间。

根据本发明的半导体存储器的另一方面，根据形成于半导体衬底上的一导电图形的连接目标的电压值，根据在半导体存储器的制造过程中使用的光掩模的图形形状，预设时间被修改。预设时间能够依照输出半导体存储器的产品规格(运行频率等等)而被设定。在通过根据运行频率改变光掩模，从而把通过同样的制造步骤制造并在运行频率上具有足够边际的半导体存储器作为不同产品发货的情况下，这是特别有利的。

根据本发明的半导体存储器的另一方面，根据熔丝编程修改预设时间。因此，例如，根据一探测器测试中估计的最高运行频率编程熔丝能够使预设时间设置得与所制造的半导体存储器的实际性能相适应。当根据其运行频率把通过使用同样的光掩模和制造步骤制造的半导体存储器分类成用来发货的不同产品时，这是特别有利的。

本发明提供一种半导体存储器，包括：存储器单元阵列，包括易失性存储器单元，每一个易失性存储器单元都具有一电容器；更新控制电路，用来在一预设周期内为了更新所述存储单元而产生一更新请求；第一脉冲串控制电路，用来产生并输出一预设数量的相应于一存取命令的选通信号，该选通信号是用于数据输入/输出的定时信号，该存取命令是用来根据一个外部地址信号连续脉冲串存取所述存储单元阵列的命令；数据输入/输出电路，用来同步于每一个选通信号，连续地将要传输的数据向/从所述存储单元阵列输入/输出；和判定器，当所述更新请求和所述存取命令彼此冲突时，用来决定更新操作和脉冲串存取操作中哪个首先被执行。

根据本发明的上述半导体存储器，其中所述判定器包括一更新保持部分，当所述脉冲串存取操作首先执行时，用来在所述脉冲串存取操作期间保持所述更新请求。

根据本发明的上述半导体存储器，进一步包括第二脉冲串控制电路，用来输出相应于所述预设数量的选通信号被输出的一段时间的一脉冲串信号，该脉冲串信号指示脉冲串存取操作的执行，其中保持所述更新请求的所述更新保持部分响应所述脉冲串信号的输出的完成，输出一更新开始信号，用来开始所述更新操作。

根据本发明的上述半导体存储器，其中在所述存储器单元阵列的操作之后，保持所述更新请求的所述更新保持部分不必等待从所述数据输入/输出电路输出数据的完成，输出一更新开始信号，用来开始所述更新操作。

根据本发明的上述半导体存储器，进一步包括多个字线，它们每一个都和所述存储器单元的一预设数量的存储器单元相连；并具有一完整脉冲串功能，用来根据所述存取命令，根据一个地址信号连续选择所述多个字线以存取所述存储器单元，其中转换所述字线的选择时，在一完整脉冲串期间保持所述更新请求的所述更新保持部分输出一更新开始信号，用来开始所述更新操作。

根据本发明的上述半导体存储器，其中：所述数据输入/输出电路包括用来把从所述存储器单元阵列传输来的并行读数据转换成串行数据的一数据寄存器；在所述数据寄存器完成所述串行数据的输出之前，保持所述更新请求的所述更新保持部分输出用来开始所述更新操作的一更新开始信号。

根据本发明的上述半导体存储器，其中所述判定器包括一存取保持部分，当所述更新操作首先执行时，用来在所述更新操作期间保持所述存取命令。

根据本发明的上述半导体存储器，进一步包括地址计数器，用来接收相应于所述存取命令提供的一外部地址，并用来进而产生接着所述外部地址、并用于脉冲串存取操作的内部地址。

根据本发明的上述半导体存储器，其中所述数据输入/输出电路包括用来保持从所述外部和内部地址指定的存储器单元输出的读数据并用来进而同步于所述选通信号把保持的读数据输出到一公共数据总线的一数据寄存器。

根据本发明的上述半导体存储器，其中在所述读数据被传输到所述数据寄存器之后，所述存储器单元阵列被去激励。

根据本发明的上述半导体存储器，其中所述数据输入/输出电路包括连接地用来同步于所述选通信号，保持要被传输到所述外部和内部地址指定的存储器单元的写数据，并用来把保持的写数据输出到所述存储器单元阵列的一数据寄存器。

根据本发明的上述半导体存储器，其中所述脉冲串控制电路同步于外部时钟信号输出所述选通信号。

根据本发明的上述半导体存储器，进一步包括用于接收用来激活内部电路的芯片启动信号的芯片启动终端；和用于接收指示外部地址的有效性的一地址状况信号的一地址状况终端，其中当所述芯片启动信号和所述地址状况信号中的至少一个被输入时，所述判定器探测到所述存取命令的提供。

根据本发明的上述半导体存储器，进一步包括：在从接收所述存取命令到输出读数据的周期期间，用来输出指示数据输出终端无效性的一等待信号的一等待终端。

根据本发明的上述半导体存储器，进一步包括：用于接收指示所述外部地址的有效性的一地址状况信号的一地址状况终端。

根据本发明的上述半导体存储器，进一步包括：多个用于输入/输出数据的数据输入/输出终端；多个数据终端群，每一个都由所述数据输入/输出终端中的一预设数量的数据输入/输出终端组成；以及多个用于接收指示分别传输到所述各数据终端群的数据的有效性的数据有效信号的数据有效终端。

根据本发明的上述半导体存储器，其中所述数据输入/输出电路包括输出缓冲器，在所述数据有效信号的无效期间，它们每一个都用于禁止从所述存储单元阵列传输来的读数据的输出，所述输出缓冲器对应于所述数据终端群。

根据本发明的上述半导体存储器，进一步包括：多个用来连接所述存储器单元和所述数据输入/输出电路的列开关；多个列开关群，每一个都由所述列开关中的一预设数量的列开关组成，并且对应于所述数据终端群；以及一个控制电路，当所述数据有效信号中的一个无效时，用来关闭对应于无效的数据有效信号的所述列开关群中的一个的列开关。

根据本发明的上述半导体存储器，进一步包括：一脉冲串前置终端，它接收用来暂时挂起所述脉冲串存取操作以保持读数据的输出的一脉冲串前置信号。

根据本发明的上述半导体存储器，进一步包括：一模式设置控制电路，在所述外部输入终端多次连续地接收预设逻辑值的信号后，用于接收提供给至少一个外部输入终端的一信号，作为用来改变运行模式的一设置信号。

根据本发明的上述半导体存储器，其中所述模式设置控制电路包括用来改变等待时间的一模式寄存器，等待时间即从所述存取命令的接收到读数据输出的开始之间的时钟的数目。

根据本发明的上述半导体存储器，其中所述模式设置控制电路包括用来改变脉冲串长度的一模式寄存器，脉冲串长度即数据被连续输入或输出的次数。

根据本发明的上述半导体存储器，其中所述第一脉冲串控制电路包括：当所述存取命令变为它的有效电平时，用来探测被提供的一个命令信号的一电平探测电路；和一输出控制电路，用于从所述电平探测电路的探测算起测量了一段预设时间后，开始输出所述选通信号。

附图说明

当结合附图读下面的详细描述时，本发明的特性，原理和用途将变得更加明显，附图中同样的部件用相同的参数指示，其中：

图1是显示本发明的第一实施方式的简图；

图2是显示图1中的判定器的细节的简图；

图3是显示图2中的判定器的一运行的定时图；

图4是显示图2中的判定器的另一运行的定时图；

图5是显示图2中的判定器的另一运行的定时图；

图6是显示图1中的脉冲串控制电路的细节的简图；

图7是显示图6中的脉冲串控制电路的一运行的定时图；

图8是显示图1中的模式寄存器的一种设置方法的说明图；

图9是显示第一实施方式中的一脉冲串读操作的定时图；

图10是显示第一实施方式中的一脉冲串写操作的定时图；

图11是显示/ADV信号的功能的定时图；

图12是显示脉冲串读操作中的/LB和/UB信号的功能的定时图；

图13是显示脉冲串写操作中的/LB和/UB信号的功能的定时图；

图14是显示本发明的第二实施方式的简图；

图15是显示第二实施方式中的一脉冲串读操作的定时图；

图16是显示本发明的第三实施方式的简图；

图17是显示图16中的脉冲串控制电路的基本部分的简图；

图18是显示图16中的脉冲串控制电路的其它基本部分的简图；

图19是显示图16中的模式寄存器的一种设置方法的说明图；

图20是显示第三实施方式中的一脉冲串读操作的定时图；

图21是显示第三实施方式中的一脉冲串写操作的定时图；

图22是显示本发明的第四实施方式的简图；

图23是图22中的脉冲串控制电路的基本部分的简图；

图24是显示图22中的脉冲串控制电路的其它基本部分的简图；

图25是显示图22中的模式设置控制电路的基本部分的简图；

图26是显示第四实施方式中的一脉冲串读操作的定时图；

图27是显示第四实施方式中的一脉冲串写操作的定时图；

图28是显示本发明的第五实施方式的简图；

图29是显示图28中的模式设置控制电路的基本部分的简图；以及

图30是显示模式寄存器的另一例子的说明图。

具体实施方式

下面将参照附图描述本发明的实施方式。

图1显示了根据本发明的半导体存储器的第一实施方式。图中，用粗线表示的信号线每个都由多个位组成。在图的左边显示的双环指示外部输入终端。用带前缀“/”的标号标记的信号表示负逻辑，而用带后缀“Z”的标号标记的信号表示正逻辑。在接下来的描述中，可以通过使用它们各自的缩写提到信号；例如，“外部时钟信号CLK”可以称为“CLK信号”，而“芯片启动信号/CE”可以称为“/CE信号”。

形成的半导体存储器作为一伪SRAM，具有如DRAM的一存储单元，也具有如SRAM的界面。该伪SRAM具有一更新控制电路10，一判定器12，一命令解码器14，一脉冲串控制电路16，一模式设定控制电路18，一脉冲串地址计数器20，一定时控制电路22，一地址锁存器24，一地址解码器26，一存储单元阵列28，一读/写放大器30，一脉冲串传输寄存器32，一数据输出控制电路34，和一数据输入控制电路36。

更新控制电路10，包括一定时器，以一预设周期输出一更新请求信号REFZ，用来更新存储单元阵列28的存储单元MC。

判定器12判断更新请求信号REFZ或一存取命令中哪个首先到达，并根据首先到达的信号输出一控制信号。当存储单元阵列28是连续存取(脉冲串存取)并且一读或写操作是连续执行时，该存取命令从外部提供给伪SRAM。当一芯片启动信号/CE和一地址状态信号/ADS都显示低电平时，该存取命令被辨认出来。在一脉冲串存取中，在一个存取命令(一个脉冲串存取操作)里输入或输出多个数据。

当判定更新请求信号REFZ第一个到达时，判定器12输出一更新开始信号REFS1和一有效信号ACTZ。当判定存取命令第一个到达时，判定器12输出一有效信号ACTZ。分别通过一芯片启动终端和一地址状态终端提供芯片启动信号/CE和地址状态信号/ADS。当地址状态信号/ADS显示低电平时，伪SRAM使提供到它那里的地址信号ADD生效。相反地，当地址状态信号/ADS显示高电平时，伪SRAM使提供到它那里的地址信号ADD无效。应该知道，由于伪SRAM具有SRAM界面，地址信号ADD的行和列地址是同时提供。

当地址状态信号/ADS显示低电平时，命令解码器14解码芯片启动信号/CE，输出启动信号/OE和一写启动信号/WE(它们中的每一个一般也将被称作“命令信号CMD”)，并向定时控制电路22，数据输出控制电路34，数据输入控制电路36等等输出根据解码结果的控制信号。分别通过一输出启动终端和一写启动终端提供输出启动信号/OE和写启动信号/WE。芯片启动，输出启动和写启动终端每一个一般也将被称作“命令终端”。

脉冲串控制电路16接收外部时钟信号CLK，芯片启动信号/CE，一脉冲串地址前置信号/ADV，从模式设定控制电路18提供的一等待信号LTC，并输出一脉冲串信号BSTZ，脉冲串时钟信号BCLK(一选通信号)，提供给定时控制电路22的一定时信号和一等待信号WAIT。外部时钟信号CLK和脉冲串地址前置信号/ADV分别通过一外部时钟终端和一脉冲串地址前置终端提供。等待信号WAIT通过一等待终端输出到伪SRAM的外部。脉冲串控制电路16作为第一脉冲串控制电路运行以输出脉冲串时钟信号BCLK，并作为第二脉冲串控制电路运行以输出脉冲串信号BSTZ。

模式设定控制电路18接收芯片启动信号/CE，输出启动信号/OE，写启动信号/WE，一高字节信号/UB(第一数据有效信号)，一低字节信号/LB(第二数据有效信号)，和地址信号ADD，并且输出等待信号LTC和一脉冲串长度信号BL。/UB和/LB信号各自通过一高字节终端(第一数据有效终端)和一低字节终端(第二数据有效终端)提供。/UB和/LB信号是用来屏蔽读和写数据的一部分的信号。

模式设定控制电路18是用来设定伪SRAM的运行模式的电路并具有一个能够从外部设定的模式寄存器。等待时间LTC和脉冲串长度BL能够设置为运行模式。事先被设置好的等待时间LTC和脉冲串长度BL分别作为等待信号LTC和脉冲串长度信号BL输出。等待时间LTC是从一存取命令(一读命令)被提供的时刻到第一个数据被输出的时刻之间的时钟的数目。脉冲串长度BL是数据被输入或输入的次数，它相应于一存取命令。

脉冲串地址计数器20同步于来自定时控制电路22的一定时信号产生接着地址信号ADD的内部地址信号IADD。脉冲串地址计数器20多次产生比用脉冲串长度信号BL表示的脉冲串长度少一的内部地址信号IADD。脉冲串地址计数器20，当收到脉冲串地址前置信号/ADV的高电平时，停止计数运行。地址信号ADD通过地址终端提供。

定时控制电路22收到来自判定器12，命令解码器14，脉冲串控制电路16等等的控制信号，并输出定时信号以控制脉冲串地址计数器20，地址锁存器24，地址解码器26，读/写放大器30等等的运行。

地址锁存器24同步于地址锁存信号ELAT锁存地址信号ADD，也同步于地址锁存信号ILAT锁存内部地址信号IADD，并且把锁存信号输出到地址解码器26。

地址解码器26解码被地址锁存器24锁存的地址信号，并输出信号以选择存储单元阵列28中的存储单元MC。特别地，地址解码器26根据地址信号输出字线信号，用来选择一字线WL，它将在下面描述，和列线路信号，用来开启列开关SW，它也将在下面描述。

存储单元阵列28有多个排列在一个矩阵中的可变存储单元MC；多个和存储单元MC连接的字线WL；多个也和存储单元MC连接的位线BL；多个和位线BL连接的读出放大器SA；多个连接位线BL和读/写放大器30的列开关SW。存储单元MC，与一典型DRAM的存储单元相同，每一个都具有一用来把数据作为电荷保持的电容器并具有一分布在电容器和一相关联位线BL之间的传输晶体管。每个传输晶体管的栅与一相关联字线WL连接。

列开关SW分类成相应于/UB信号的第一列开关群和相应于/LB信号的第二列开关群。在一脉冲串写操作期间，仅当/UB信号显示低电平时，第一群列开关响应地址信号而打开。在该脉冲串写操作中，仅当/LB信号显示低电平时，第二群列开关响应地址信号而打开。也就是说，写数据通过控制列开关SW屏蔽。

实际上，响应/UB和/LB信号，定时控制电路22激活地址解码器26，它输出列选择信号CL，因此控制第一和第二列开关群的运行。在数据输入/输出终端DQ收到的写数据传输到列开关SW之前能够执行写数据屏蔽控制。因此，写数据屏蔽控制能够容易地执行。

同步于一读放大器启动信号RAEN，读/写放大器30把来自存储单元阵列28的并行读数据输出到数据总线DB。同步于一写放大器启动信号WAEN，读/写放大器30把脉冲串传输寄存器32提供的并行写数据输出到存储单元阵列28。

脉冲串传输寄存器32具有多个数据寄存器(DT0，DT1以及其它)用来保存数据。脉冲串传输寄存器32使来自读/写放大器30的并行读数据转变成串行数据，并同步于脉冲串时钟信号BCLK，把串行数据输出到一公共数据总线CDB。脉冲串传输寄存器32也把来自公共数据总线CDB的串行写数据转变成并行数据，并同步于脉冲串时钟信号BCLK把并行数据输出到读/写放大器30。

数据输出控制电路34，在一读操作中被激活，通过输出缓冲器把公共数据总线CDB上的读数据输出到数据输入/输出终端DQ。数据输入/输出终端DQ由十六位组成。当高字节信号/UB显示低电平时，数据输出控制电路34输出该十六位读数据的高八位。当低字节信号/UB显示低电平时，数据输出控制电路34输出该十六位读数据的低八位。数据输入/输出终端DQ由相应于/UB信号的八位的第一数据终端群UDQ和相应于/LB信号的八位的第二数据终端群LDQ组成。

数据输入控制电路36，在一写操作中被激活，通过数据输入/输出终端DQ接收写数据，并把接收到的数据输出到公共数据总线CDB。脉冲串传输寄存器32，数据输出控制电路34和数据输入控制电路36作为一数据输入/输出电路运行，用来连续输入或输出多个数据。

图2显示了图1中所示的判定器12的细节。

判定器12具有一更新判断部分12a，一更新保持部分12b，一命令产生部分12c，和一存取保持部分12d。

具有一RS触发器的更新判定部分12a，在有效信号ACTZ的低电平期间运行，并且判断更新请求信号REFZ或一存取信号ACSZ中的哪个第一个到达。存取信号ACSZ是一个指示/CE和/ADS信号的OR逻辑(负逻辑)的信号。也就是说，当/CE或/ADS信号改变到低电平时，存取命令的提供被发现并且ACSZ信号被输出。更新判断部分12a，当判定REFZ信号第一个到达时，导致一更新启动信号REFENZ改变为高电平。更新判断部分12a，当判定ACSZ信号第一个到达时，保持更新启动信号REFENZ为低电平。

当更新启动信号REFENZ显示低电平或者脉冲串信号BSTZ显示高电平时，更新保持部分12b保持更新请求信号REFZ。同步于脉冲串信号BSTZ的一下降边，保持更新请求信号REFZ作为更新开始信号REFS1和作为一更新开始信号REFS2输出。当更新启动信号REFENZ显示高电平时并且进一步当脉冲串信号BSTZ显示低电平时，响应更新请求信号REFZ，更新保持部分12b输出更新开始信号REFS1和REFS2。同步于在更新操作结束时输出的一更新停止信号RSTPZ，更新保持部分12b停止输出更新启动信号REFS1。

脉冲串信号BSTZ是在一脉冲串存取操作期间(一脉冲串读或写操作期间)输出的一信号。也就是说，根据本发明，在一脉冲串操作中，更新请求没有丢失而是被保存了，并且在存储单元阵列28的脉冲串操作之后(在伪SRAM的脉冲串运行的完成前)执行相应于保持更新请求的更新操作。因此，能够缩短从脉冲串操作到更新操作开始之间的时间，因此能够提高数据传输速率。

响应更新开始信号REFS2或一存取开始信号ACSS，命令产生部分12c输出有效信号ACTZ。有效信号ACTZ的输出允许脉冲串存取操作或更新操作得到执行。

当有效信号ACTZ显示一低电平时，响应存取信号ACSZ，存取保持部分12d输出存取开始信号ACSS。当有效信号ACTZ的高电平期间存取保持部分12d接收存取信号ACSZ的情况下，它没有丢失而是保持存取信号ACSZ，并且同步于有效信号ACTZ的下降边，它把保持存取信号ACSZ作为存取启动信号ACSS输出。通常，在脉冲串存取操作期间，当存储单元阵列28运行时，没有新的存取命令引起用来存取存储单元阵列28的请求被提供。因此，当有效信号ACTZ联系于更新操作被输出时，执行存取信号ACSZ的保持。

图3显示了图2中所示的判定器12的一种操作。图3显示了更新请求紧接着收到一存取命令而发生的一种情况。就是说，在一脉冲串读操作后执行一更新操作。在该例子中，读等待时间设置为“4”，而脉冲串长度设置为“4”。

首先，同步于零CLK信号的上升边，提供地址信号ADD(A0)和/ADS，/CE和/OE信号(图3(a))。就是说，提供一读命令。响应/ADS和/CE信号，判定器12输出一存取信号ACSZ(图3(b))。

在存取信号ACSZ被输出之后，输出一更新请求信号REFZ(图3(c))。更新判断部分12a判定ACSZ信号第一个到达，并保持更新启动信号REFENZ在低电平。更新保持部分12b接收REFENZ信号的低电平，并在更新操作的开始之前一直保持更新请求信号REFZ，如图中的虚线所示(图3(d))。

存取保持部分12d接收ACSZ信号并输出存取开始信号ACSS。命令产生部分12c接收ACSS信号并输出一有效信号ACTZ(图3(e))。ACTZ信号变为高电平导致存储单元阵列28从一备用态STBY变为一有效态ACTV。

图1中显示的脉冲串控制电路16收到一存取命令并输出一脉冲串信号BSTZ(图3(f))和一等待信号WAIT(图3(g))。该系统包括伪SRAM，接收等待信号WAIT以检测没有读数据从伪SRAM中输出，该系统例如可以存取另一器件。因此，提高了该系统总线的利用率。

然后，启动脉冲串读操作，并且第一读数据D0和D1被输出到数据总线DB(图3(h))。然后，完成了存储单元阵列28的读操作，并输出读数据D2和D3。脉冲串控制电路16导致脉冲串信号BSTZ改变为低电平(图3(i))。

读数据D2和D3被输出之后，存储单元阵列28被去激励。同步于脉冲串信号BSTZ的下降边，判定器12的更新保持部分12b输出更新启动信号REFS1和REFS2，用来启动更新操作(图3(j))。因此，在存储单元阵列28的运行之后，不用等待来自脉冲串传输寄存器32的读数据D2和D3的输出完成，更新开始信号REFS1和REFS2被输出。起初，在读数据的输出完成之前，不使用数据总线DB的更新操作能够提高数据总线DB的使用率。特别地，能够以一更早的时间接收下一个存取命令。

响应更新启动信号REFS2，有效信号ACTZ再次改变为高电平，这导致执行更新操作(图3(k))。就是说，当读数据D2和D3正被传输到数据输入/输出终端DQ时，存储单元阵列28的状态变为更新态REF。

同步于更新操作的完成，输出一更新停止信号RSTPZ，并且更新启动信号REFS1和有效信号ACTZ变为它们各自的低电平(图3(l)，(m))。然后，存储单元阵列28的状态变为备用态STBY。然后，/CE和/OE信号被导致显示它们各自的高电平，导致脉冲串读操作的完成(图3(n))。

图4是显示判定器12的另一操作的定时图。省略了相应于图3的相同操作的操作详细描述。图4显示了一更新请求发生在紧靠接收到存取信号之前的一种情况。也就是说，先于一脉冲串读操作执行一更新操作。在该例子中，读等待时间设置为“4”，而脉冲串长度设置为“4”。

首先，输出一更新请求信号REFZ(图4(a))。更新判断部分12a判定更新请求信号REFZ第一个到达，并导致更新启动信号REFENZ变为高电平(图4(b))。此时，因为存储单元阵列28处在一备用态STBY，一脉冲串信号BSTZ没有被输出。因此，更新保持部分12b接收REFENZ信号并输出更新启动信号REFS1和REFS2(图4(c))。

此后，同步于第零CLK信号的上升边，提供地址信号ADD(A0)和/ADS，/CE和/OE信号，并且一存取信号ACSZ变为高电平(图4(d))。响应更新启动信号REFS2，命令产生部分12c输出一有效信号ACTZ(图4(e))。然后，执行更新操作。在更新操作期间和有效期间的开始时，一等待信号WAIT变为高电平(图4(f))。将在下面参照图6进行等待信号WAIT的详细描述。

存取保持部分12d收到ACTZ信号的高电平并保持ACSZ信号(图4(g))。同步于ACTZ信号的下降边，存取保持部分12d输出相应于更新操作的完成的ACTZ信号(图4(h))。ACTZ信号改变为高电平导致存储单元阵列28从更新态REF直接变为有效态ACTV而不经历备用态STBY。因此，脉冲串读操作能够更早地开始。

此后，类似于图3，执行脉冲串读操作，并输出读数据D0-D3(图4(i))。

图5是显示判定器12的另一操作的定时图。省略了相应于图3的同样操作的操作的详细描述。图5显示了当已经把一完整脉冲串模式确定为操作模式时，一更新请求紧接着接收到一存取信号而发生的一种情况。这里“完整脉冲串模式(完整模式功能)”是这样一种运行模式，其中在/CE信号的低电平期间，响应一存取命令，数据被连续输出(或输入)。

在该完整脉冲串模式中，图1所示的脉冲串地址计数器20在/CE信号的低电平期间连续地产生内部地址信号IADD。特别地，在相应于选择的字线WL的内部地址信号IADD连续产生之后，连续地产生相应于相邻字线WL的内部地址信号IADD。就是说，在完整脉冲串运行期间，字线WL的选择被转换。

图中，相应于读数据Dn-3，Dn-2，Dn-1和Dn的字线WL与相应于读数据D0，D1，D2和D3的字线WL是不同的。也就是说，在第八时钟周期期间，字线WL的选择被转换。当字线WL被转换时，执行一更新操作。在图5中用参考标号(a)到(m)指示的操作与图3中用相同参考标号指示的操作是相同的，并且因此省略了它们的详细描述。

在由于字线WL的转换不能输出读数据期间，输出一等待信号WAIT(图5(n))。

为了转换字线WL，在图1中显示的判定器12和脉冲串控制电路16重新激活曾经被去激励的脉冲串信号BSTZ和有效信号ACTZ(图5(o))。然后，执行与重新选择的字线WL连接的存储单元MC的脉冲串读操作。

图6显示了图1中所示的脉冲串控制电路16的细节。

脉冲串控制电路16具有一七位移位寄存器16a；用来多次输出根据脉冲串长度BL的脉冲串时钟信号BCLK的一组合电路16b；用来在输出脉冲串时钟信号BCLK之前持续输出一等待信号WAIT1的一触发器电路16c；和一等待控制电路16d。图6中的标号“DLY”和“PLS”分别代表一延迟电路，另一延迟电路和一脉冲串发生器。

当在脉冲串存取操作期间没有数据输入到或从数据输入/输出终端DQ输出时，等待控制电路16d输出一等待信号WAIT2。例如，当在完整脉冲串运行期间字线WL的选择被转换时，等待信号WAIT2被输出。输出到等待终端的等待信号WAIT是等待信号WAIT1和WAIT2的OR逻辑。

图7显示了图6中所示的脉冲串控制电路16的一种运行。在本例中，以下将描述图1中所示的模式设定控制电路18的模式寄存器中的等待时间设置为“4”的情况。现在，在这种情况下，参照图6，在接收一LTC信号的NAND门外面，仅仅接收计数信号BCNT3的NAND门作为一反相电路运行，而其它NAND门输出高电平。

首先，提供一存取命令(在本例中，因为/OE信号的低电平导致的读命令)，并且图1中所示的脉冲串控制电路16导致脉冲串信号BSTZ变为一高电平(图7(a))。脉冲串信号BSTZ的高电平取消了移位寄存器16a的重置。同步于外部时钟信号CLK，移位寄存器16a导致计数信号BCNT1-4结果变为高电平(图7(b))。

同步于计数信号BCNT1的上升边，设置了触发器电路16c，并且等待信号WAIT1变为高电平(图7(c))。

同步于计数信号BCNT3的上升边(图7(d))，一启动信号BCNTEN变为一高电平。启动信号BCNTEN的高电平重置触发器电路16c，而等待信号WAIT1变为一低电平(图7(e))。

启动信号BCNTEN的高电平导致脉冲串时钟信号BCLK同步于外部时钟信号CLK输出(图7(f))。脉冲串时钟信号BCLK(选通信号)被输出相应于模式寄存器中设置的脉冲串长度BL的次数。然后，读数据同步于脉冲串时钟信号BCLK被输出到数据输入/输出终端DQ。

同步于第六外部时钟信号CLK，脉冲串控制电路16导致脉冲串信号BSTZ变为低电平(图7(g))。也就是说，根据输出脉冲串时钟信号BCLK的时间间隔，输出脉冲串信号BSTZ。脉冲串信号BSTZ的低电平重置移位寄存器16a，导致计数信号BCNT1-4变为低电平(图7(h))。

计数信号BCNT3的低电平导致启动信号BCNTEN变为低电平，这导致脉冲串时钟信号BCLK的输出停止(图7(i))。因此，根据在模式寄存器中设置的等待时间LTC，开始读数据的输出，并且读数据被输出相应于脉冲串长度BL的次数(图7(j))。

图8显示了图1中所示的模式设定控制电路18的模式寄存器的一种设置方法。

模式寄存器的设置是通过连续地四次往那里提供一预设命令CMD(CMD1，CMD2，CMD3，CMD4)和一预设地址ADD(CODE1，CODE2，CODE3，CODE4)并且然后向地址终端提供预设代码CODE5和CODE6而进行。根据代码CODE5设置脉冲串长度BL，并且根据代码CODE6设置等待时间LTC。也就是说，模式寄存器接收代码CODE5和CODE6作为设置模式，用来设置运行模式。例如，当代码CODE5是十六进制0时运行模式设置为一八字脉冲串模式；而当代码CODE5时十六进制3时它设置为一完整脉冲串模式。

图9显示了在以上描述的伪SRAM中的完整脉冲串模式期间的一读操作。

首先，同步于第零CLK信号的上升边，提供地址信号ADD(An)和/ADS，/CE和/OE信号(图9(a))。图1中所示的定时控制电路22输出一地址锁存信号ELAT，用来锁存从外部提供的地址信号ADD(图9(b))。同步于地址锁存信号ELAT，地址锁存器24锁存地址信号ADD(An)(图9(c))。

接着，定时控制电路22输出一读放大器启动信号RAEN(图9(d))。读放大器启动信号RAEN激活读/写放大器30，导致并行读数据D0和D1输出到数据总线DB0和DB1(图9(e))。同步于脉冲串时钟信号BCLK，并行读数据D0和D1被脉冲串传输寄存器32的数据寄存器转换成串行数据，并且连续地输出到公共数据总线CDB。然后，同步于时钟信号CLK，读数据D0和D1从数据输入/输出终端DQ输出(图9(f))。

接着，定时控制电路22输出一地址锁存信号ILAT(图9(g))。同步于地址锁存信号ILAT，地址锁存器24锁存内部地址信号IADD(An+1)(图9(h))。然后，以和上面相似的方式，输出相应于内部时钟信号IADD的读数据D2和D3(图9(i))。

此后，定时控制电路22连续输出地址锁存信号ILAT(图9(j))，并且根据脉冲串地址计数器20产生的内部地址信号IADD，连续输出读数据(图9(k))。

图10显示了在以上描述的伪SRAM中的完整脉冲串模式期间的一写操作。

首先，同步于第零CLK信号的上升边，提供地址信号ADD(An)和/ADS，/CE和/WE信号(图10(a))。图1中所示的定时控制电路22输出一地址锁存信号ELAT，用来锁存从外部提供的地址信号ADD(图10(b))。同步于地址闩锁信号ELAT，地址锁存器24锁存地址信号ADD(An)(图10(c))。

在写操作中，同步于各CLK信号各自的上升边，以这样的方式连续提供写数据：同步于CLK信号的上升边开始写数据的连续的提供，此时，接收到存取命令(图10(d))。同步于脉冲串时钟信号BCLK，脉冲串传输寄存器32的数据寄存器连续地保持来自公共数据总线CDB的写数据，并把保持的数据传输到数据总线DB0和DB1。也就是说，公共数据总线CDB上的串行写数据被转换成并行写数据(图10(e))。

同步于一写放大器启动信号WAEN，读/写放大器30把来自数据总线DB0和DB1的写数据写进存储单元阵列28(图10(f))。

然后，类似于图9，同步于地址锁存信号ILAT，锁存内部地址信号IADD(图10(g))。然后，写数据D3，D4，D5和其它被相继写进相应于内部地址信号IADD的存储单元MC中(图10(h))。

图11显示了脉冲串地址前置信号/ADV的功能。

提供/ADV信号使得暂时停止一脉冲串存取操作并保持读数据的输出。例如，如果/ADV信号的一高电平同步于第四时钟信号CLK的上升边被提供，脉冲串存取操作被暂时停止，并且同步于下一个时钟周期而输出的读数据D1不仅在第四时钟周期而且在第五时钟周期被保持。也就是说，/ADV信号的提供导致伪SRAM的内部运行在一个时钟周期后转变。

图12显示了在一脉冲串读操作期间低字节信号/LB和高字节信号/UB的功能。图中，为了更好地了解，公共数据总线CDB被描述成分离的总线：相应于/LB信号的LCDB和相应于/UB信号的UCDB。

/LB信号是这样一个信号它被提供以使数据的低八位有效，而/UB信号是这样一个信号它被提供以使数据的高八位有效。根据该实施方式，在读操作中，如果/LB信号(或/UB信号)的一高电平同步于一时钟信号CLK的上升边被提供，将同步于下一时钟周期输出的读数据被禁止输出。也就是说，图1中所示的数据输出控制电路34中的输出缓冲被去激励，因此导致数据输入/输出终端DQ进入一高阻抗态。

图13显示了在一脉冲串写操作期间低字节信号/LB和高字节信号/UB的功能。同样，在该图中，为了更好地理解，公共数据总线CDB被描述成分离的总线：相应于/LB信号的LCDB和相应于/UB信号的UCDB。同样，为了更好地理解，数据总线DB0被描述成分离的总线：相应于/LB信号的LDB0和相应于/UB信号的UDB0。同样，数据总线DB1被描述成分离的总线：相应于/LB信号的LDB1和相应于/UB信号的UDB1。

根据该实施方式，在写操作中，如果/LB信号(或/UB信号)的一高电平同步于一时钟信号CLK的上升边被提供，同步于该时钟信号CLK输出的写数据被去激励。特别地，当/LB信号(或/UB信号)显示一高电平时，相应的列选择信号CL(LCL0，UCL0，LCL1，UCL1)不输出，以致列开关SW不开启。因此，相应于/LB信号(或/UB信号)的高电平的写数据不被写进存储单元MC。

例如，/UB信号同步于第零时钟信号CLK显示一高电平(B1)。/LB信号同步于第一时钟信号CLK显示一高电平(C1)。因此，相应的列选择信号UCL0和LCL1不输出，而传输到数据总线LDB1和UDB0的写数据不写进存储单元MC。

在以上描述的第一实施方式中，当更新请求信号REFZ和一存取请求的提供互相冲突时，判定器12决定更新操作或脉冲串存取操作中的哪一个首先执行。因此，在伪SRAM中，更新和脉冲串存取操作能够被连续执行而不重叠。由于脉冲串存取操作能够执行而不与更新操作冲突，读数据能够以一高的速度输出，并且写数据能够以一高的速度输入。也就是说，能够提高数据传输速率。

在判定器12中形成的是更新保持部分12b用来在脉冲串存取操作期间保持更新请求信号REFZ。因此，当脉冲串存取操作先于更新操作执行时，能够防止更新请求信号REFZ丢失。同样在判定器12中形成的是存取保持部分12d用来在脉冲串存取操作期间保持一存取命令。因此，当更新操作先于脉冲串存取操作执行时，能够防止存取请求丢失。

更新保持部分12b响应脉冲串信号BSTZ的输出的完成而输出更新开始信号REFS1和REFS2。因此，当脉冲串存取操作首先执行时，能够缩短从脉冲串存取操作到更新操作开始的时间。结果，下一存取命令能够更早地提供，并且因此能够提高数据传输速率。

更新保持部分12b也输出更新开始信号REFS1和REFS2，而不必等待来自脉冲串传输寄存器32的读数据的输出的完成。因此，脉冲串运行期间更新操作能够启动，并且因此能够进一步提高数据传输速率。

在完整脉冲串运行中，当字线WL的选择转换时，更新保持部分12b输出更新开始信号REFS1和REFS2。当脉冲串运行中断时(在转换字线WL时)执行更新操作能够使与外部存取相干涉的更新操作的效果最小。结果，甚至当更新操作被插入完整脉冲串运行中时，能够防止数据传输速率降低。

响应根据存取命令提供的地址信号ADD，脉冲串地址计数器20连续产生对于脉冲串运行必需的内部地址信号IADD。在伪SRAM内部产生对于脉冲串运行必需的地址信号能够减小地址信号的斜移的效果。因此，运行周期能够独立于地址斜移而被缩短，并且因此能够进一步提高数据传输速率。

形成等待终端以输出表示数据输入/输出终端DQ无效的等待信号WAIT。因此，包括伪SRAM的系统能够以一最适宜的定时依照等待信号WAIT存取伪SRAM。例如，用来管理系统的CPU等等在等待信号WAIT的输出期间能够存取一不同的设备。结果，能够提高系统总线的使用率。

根据/UB和/LB信号写数据的输入和读数据的输出被屏蔽。因此，甚至当数据信号DQ的位宽度很大时，包括伪SRAM的系统能够有效写和读取数据信号DQ。

在写操作中，通过关掉在一相对迟的时间运行的列开关，屏蔽了写数据。因此，能够容易地执行写数据的屏蔽控制。

模式设置控制电路18在地址和命令终端连续四次接收预设逻辑值的信号，然后接收提供给地址终端的信号CODE5和CODE6，作为设置信号用来设置读等待时间LTC和脉冲串长度BL。这排除了提供任何专用终端用来设置运行模式的必要。

脉冲串运行期间，读数据被传输到脉冲串传输寄存器32的数据寄存器之后，存储单元阵列28被去激励。脉冲串读操作期间存储单元阵列28的快速去激励允许响应一更新请求或下一存取请求的操作更早地开始。结果，能够提高数据传输速率。

图14显示了根据本发明的半导体存储器的第二实施方式。在该实施方式中，相应于第一实施方式中相同元件的元件用同样的参考标号表示，而它们详细的描述省略了。

根据本实施方式，形成一定时控制电路38，一读/写放大器40和一脉冲串传输寄存器42分别代替第一实施方式的定时控制电路22，读/写放大器30和脉冲串传输寄存器32。连接读/写放大器40和脉冲串传输寄存器42的一数据总线DB具有和公共数据总线CDB相同的位宽度。本实施方式的其它结构与第一实施方式的那些相同。

在一脉冲串操作期间，同步于各时钟信号CLK各自的上升边，定时控制电路38输出读放大器启动信号RAEN或写放大器启动信号WAEN。脉冲串传输寄存器42通过公共数据总线CDB直接把由读/写放大器40提供的读数据传输到数据输出控制电路34。也就是说，读数据不经过并行-串行转换。脉冲串传输寄存器42通过数据总线DB直接把由数据输入控制电路36提供的写数据输出到读/写放大器40。也就是说，写数据不经受串行-并行转变。

图15显示了图14中所示的伪SRAM的一完整脉冲串读操作。相应于第一实施方式(图5)的同样操作的操作的详细描述省略了。

在图15中，紧接着接收到一存取命令，产生一更新请求。也就是说，在一读操作后执行一更新操作。在该例中，读等待时间LTC设置为“4”。

首先，同步于第零CLK信号的上升边，提供一读命令，并且图2中显示的判定器12输出存取信号ACSZ(图15(a))。判定器12的更新判断部分12a在读命令被提供后接收到一更新请求信号REFZ。因此，更新启动信号REFENZ被保持在低电平(图15(b))。命令产生部分12c响应存取信号ACSZ输出有效信号ACTZ。(图15(c))。有效信号ACTZ变为高电平导致存储单元阵列28从备用态STBY变为有效态ACTV。

接着，一脉冲串信号BSTZ变为一高电平，并且在一预设时间内等待信号WAIT显示一高电平。定时控制电路38同步于第三到第六时钟信号CLK各自的上升边输出读放大器启动信号RAEN(图15(d))。脉冲串控制电路16同步于第三到第六时钟信号CLK各自的上升边输出脉冲串时钟信号BCLK(图15(e))。然后，执行读操作，并且读数据Dn-3，Dn-2，Dn-1和Dn相继输出到数据总线DB(图15(f))。

在本实施方式中，读/写放大器40根据各自的时钟信号CLK输出读数据Dn-3，Dn-2，Dn-1和Dn。因此，在第四读数据Dn被传输到读/写放大器40之前，存储单元阵列28必须运行。因此，有效态ACTV的周期的长度比第一实施方式(图5)中长一个时钟周期(图15(g))。

在读操作的完成后，执行更新操作(图15(h))。比在第一实施方式(图5)中晚一个时钟周期执行更新操作。因此，完整脉冲串运行中的下一个读操作也晚一个时钟周期开始。因此，数据传输率比在第一实施方式中低(图5)。

然而，当在伪SRAM中启动脉冲串操作时执行脉冲串操作中读操作之间的更新操作能够提供一个高于现有技术的数据传输率。

本实施方式能够提供与前述第一实施方式相同的效果。

图16显示了根据本发明的半导体存储器的第三实施方式。在该实施方式中，相应于第一实施方式中相同元件的元件用同样的参考标号表示，而它们的详细描述省略了。

根据本实施方式，形成一命令解码器44，一脉冲串控制电路46(第一脉冲串控制电路)，一模式设置控制电路48和一脉冲串传输寄存器50分别代替第一实施方式的命令解码器14，脉冲串控制电路16，模式设置控制电路18和脉冲串传输寄存器32。本实施方式的其它结构与第一实施方式的那些相同。

当通过命令终端接收到一读或写命令时，命令解码器44分别输出一读控制信号RDZ或一写控制信号WRZ。一读操作期间，脉冲串控制电路46接收到读控制信号RDZ，根据等待时间信号RLTC以一定次数计算时钟，并且然后根据脉冲串长度BL以一定次数输出一读脉冲串时钟信号RBCLK。在一写操作中，脉冲串控制电路46接收写控制信号WRZ，根据写等待时间信号WLTC以一定次数计算时钟，并且然后根据脉冲串长度BL以一定次数输出一写脉冲串时钟信号WBCLK。

模式设置控制电路48具有可以从外部设置的一模式寄存器。脉冲串长度BL，读等待时间RLTC和写等待时间WLTC设置在模式寄存器中。设置在该模式寄存器中的值作为一脉冲串长度信号BL，一读等待时间信号RLTC和一写等待时间信号WLTC输出到脉冲串控制电路46和脉冲串地址计数器20中。读等待时间RLTC是从一读命令被提供的时刻到第一数据被输出的时刻之间的时钟的数目。更具体地说，读等待时间RLTC代表读操作期间从一芯片启动信号/CE的上升边到第一数据输出之间的时钟的数目。

写等待时间WLTC是从一写命令被提供的时刻到第一数据被输入的时刻之间的时钟的数目。更具体地说，写等待时间WLTC代表写操作期间从一芯片启动信号/CE的上升边到第一数据输入之间的时钟的数目。因此，本实施方式特征在于读和写操作的等待时间能够相互独立地设置。

脉冲串传输寄存器50具有多个用来保存数据的数据寄存器(DT0，DT1等等)。脉冲串传输寄存器50把由读/写放大器30提供的并行读数据转变成串行数据，并且同步于读脉冲串时钟信号RBCLK，把转变的串行数据输出到公共数据总线CDB。同时，脉冲串传输寄存器50把由公共数据总线CDB提供的串行写数据转变成并行数据，并且同步于写脉冲串时钟信号WBCLK，把转变的并行数据输出到读/写放大器30。

图17和18显示了图16中所示的脉冲串控制电路46的细节。图17显示了脉冲串控制电路46的一电路部分，它用来在读操作期间产生读脉冲串时钟信号RBCLK和等待信号WAIT，而图18显示了脉冲串控制电路46的一电路部分，它用来在写操作期间产生写脉冲串时钟信号WBCLK。

图17中，脉冲串控制电路46具有一时钟产生电路46a；一七位移位寄存器46b；一用来输出读脉冲串信号RBCLK的组合电路46c；一用来输出等待信号WAIT1的触发器电路16c；一等待控制电路16d；延迟电路DLY；和一脉冲串产生电路PLS。时钟产生电路46a在芯片启动信号/CE的低电平期间运行，并把时钟信号CLK作为内部时钟信号RCLK1输出。时钟产生电路46a作为一电平探测电路运行，用来探测被作为一存取命令提供的芯片启动信号/CE(命令信号)改变到它的有效电平(低电平)。

移位寄存器46b和组合电路46c和第一实施方式的移位寄存器16a和组合电路16b(图6)近似相同。因此，移位寄存器46b和组合电路46c的基本操作和第一实施方式(图7)的相应电路的那些操作相同。组合电路46c的一反相器和双输入NAND门的记号中表示的数字对应于读等待时间RLTC的值。例如，当读等待时间RLTC设置为“4”时，仅仅编号为“4”的NAND门被激活。

当一输出启动信号/OE显示一低电平时(也就是说，当一RDZ信号显示一高电平时)，组合电路46c输出读脉冲串时钟信号RBCLK，比一芯片启动信号/CE的提供晚相应于一读等待时间RLTC的时钟的数目，次数的数目与一脉冲串长度BL一致。也就是说，移位寄存器46b和组合电路46c一起作为一输出控制电路运行，它在测量了从芯片启动信号/CE和输出启动信号/OE改变到它们的有效电平开始算起的一预设时间后，启动读脉冲串时钟信号RBCLK的输出。

用来产生等待信号WAIT的电路与第一实施方式中的相同，并且因此省略了它的描述。

在图18中，脉冲串控制电路具有一时钟产生电路46d，一七位移位寄存器46e，和用来输出写脉冲串时钟信号的一组合电路46f。当一芯片启动信号/CE显示低电平时，时钟产生电路46d运行以把时钟信号CLK作为内部时钟信号WCLK1输出。时钟产生电路46d作为一电平探测电路运行，用来探测被作为一存取命令提供的芯片启动信号/CE(命令信号)改变到它的有效电平。

移位寄存器46e和组合电路46f与图17中所示的移位寄存器46b和组合电路46c相同。组合电路46f的一反相器和双输入NAND门的记号表示的数字与写等待时间WLTC的值符合。例如，当写等待时间WLTC设置为“4”时，仅仅编号为“4”的NAND门被激活。

当一写启动信号/WE显示一低电平时(也就是说，当一WRZ信号显示一高电平)，组合电路46f输出写脉冲串时钟信号WBCLK，比一芯片启动信号/CE的提供晚相应于写等待时间WLTC的时钟的数目，次数的数目与一脉冲串长度BL一致。也就是说，移位寄存器46e和组合电路46f一起作为一输出控制电路运行，它在测量了从芯片启动信号/CE改变到它们的有效电平开始算起的一预设时间后，启动写脉冲串时钟信号WBCLK的输出。移位寄存器46e和组合电路46f与第一实施方式中相应电路的那些(图7)相同。

图18的延迟电路DLY1和DLY2的延迟时间与图17的延迟电路DLY1和DLY2的那些不同。也就是说，以上描述的预设次数就长度上在读和写操作之间是不同的。然而，应该可以理解，图18的延迟电路DLY1和DLY2的延迟时间可以设置的与图17的延迟电路DLY1和DLY2的那些相同，以致以上描述的读和写操作中的预设时间的长度可以一样。

图19显示了图16中所示的模式设置控制电路48中的模式寄存器的设置方法。

模式寄存器的设置是通过连续地四次往那里提供一预设命令CMD(CMD1，CMD2，CMD3，CMD4)和一预设地址ADD(CODE1，CODE2，CODE3，CODE4)并且然后向地址终端提供预设代码CODE5。也就是说，模式寄存器接收代码CODE5作为用来设置运行模式的设置信号。用来设置模式寄存器的时钟周期的数目比在第一实施方式中少一个。

在本实施方式中，在作为编码CODE5提供的地址A7-A0的一个字节外，低的两位用来设置脉冲串长度BL，接着的三位用来设置读等待时间RLTC，而高三位用来设置写等待时间WLTC。读等待时间RLTC可以设置为八个可能值：“1”到“8”中的任何一个。写等待时间WLTC也可以设置为八个可能值：“0”到“7”中的任何一个。因此，读和写操作的等待时间能够彼此独立设置。换句话，读和写操作期间，图16中所示的脉冲串控制电路46能够产生相互独立定时的脉冲串时钟信号RBCLK和WBCLK。结果，合并了伪SRAM的系统的可用性可以提高。

图20显示了第三实施方式的伪SRAM中的一脉冲串模式期间的读操作。读操作的基本定时与第一实施方式中的相同(图7到9)，并且因此省略了相应于第一实施方式中相同的操作的描述。在该例中，读等待时间RLTC设置为“4”。

首先，图17中所示的时钟产生电路46a被一芯片启动信号/CE的低电平激活，以启动内部时钟信号RCLK1的输出(图20(a))。芯片启动信号/CE的低电平和一输出启动信号/OE的低电平导致一读控制信号RDZ被输出(图20(b))。同步于第二时钟信号CLK，该移位寄存器46b导致一计数信号BCNT3变为一高电平(图20(c))。

组合电路46c被读控制信号RDZ和计数信号BCNT3的高电平激活，以把时钟信号CLK作为读脉冲串时钟信号RBCLK输出(图20(d))。也就是说，读脉冲串时钟信号RBCLK的输出的开始同步于第三时钟信号CLK。

然后，类似于第一实施方式，同步于读脉冲串时钟信号RBCLK连续输出读数据。合并了伪SRAM的系统同步于第四时钟信号CLK的上升边接收第一读数据(图20(e))。

图16中所示的脉冲串地址计数器20通过同步于读脉冲串时钟信号RBCLK的输出的启动由定时控制电路22接收由脉冲串控制电路46输出的一控制信号而把它们加起来，并且然后把计数值作为一内部地址信号IADD输出(图20(f))。

虽然没有显示，应该可以理解到当读等待时间RLTC设置为“1”时，组合电路46c总是被激活的。因此，第一读脉冲串时钟信号RBCLK同步于零时钟信号CLK输出。然后，在一个允许读数据同步于第一时钟信号CLK被系统接收的时间，输出读数据。

图21显示了第三实施方式的伪SRAM中的一脉冲串模式期间的写操作。省略了相应于第一实施方式中相同的操作(图10)的描述。在该例中，写等待时间WLTC设置为“4”。

首先，图18中所示的时钟产生电路46d被一芯片启动信号/CE的低电平激活，以启动内部时钟信号WCLK1的输出(图21(a))。芯片启动信号/CE的低电平和一写启动信号/WE的低电平导致一写控制信号WRZ被输出(图21(b))。同步于第三时钟信号CLK，该移位寄存器46e导致一计数信号BCNT4变为一高电平(图21(c))。

组合电路46f被写控制信号WRZ和计数信号BCNT4的高电平激活，以把时钟信号CLK作为写脉冲串时钟信号WBCLK输出(图21(d))。也就是说，写脉冲串时钟信号WBCLK的输出的开始同步于第四时钟信号CLK。

合并了伪SRAM的系统同步于，例如，第四时钟信号CLK的上升边，把第一写数据输出到伪SRAM中(图21(e))。伪SRAM同步于第四时钟信号CLK的上升边接收该写数据，并把该写数据传输到公共数据总线CDB(图21(f))。公共数据总线CDB上的写数据同步于写脉冲串时钟信号WBCLK被传输到一数据总线DB(DB0或DB1)。

图16中所示的脉冲串地址计数器20通过同步于写脉冲串时钟信号WBCLK的输出的启动由定时控制电路22接收由脉冲串控制电路46输出的一控制信号而进行计数，并且然后产生该计数值作为一内部地址信号IADD(图21(g))。然后，同步于写脉冲串时钟信号WBCLK，相继被提供的写数据被传输到数据总线DB中，并且然后被写进存储单元MC中。

虽然没有显示，应该可以理解到当写等待时间WLTC设置为“0”时，组合电路46f总是被激活的。因此，第一写脉冲串时钟信号WBCLK同步于零时钟信号CLK输出。此时，在一个允许写数据同步于零时钟信号CLK被伪SRAM接收的时间，合并了伪SRAM的系统输出写数据。

以上描述的该实施方式能够提供于前述第一实施方式类似的效果。此外，由于读数据的输入或写数据的输出的启动比芯片启动信号/CE的电平改变晚一预设等待时间RLTC或WLTC，合并了伪SRAM的系统能够容易地控制伪SRAM。也就是说，该系统结构能够简化。应该理解到伪SRAM引发芯片启动信号/CE的电平改变从而启动数据输入/输出操作。因此，本发明不仅能够应用在时钟同步伪SRAM也能应用于时钟异步伪SRAM。

可以根据能够从外部设置而且保持在模式寄存器中的等待时间RLTC和WLTC设置启动读数据的输出的定时和启动写数据的输入的定时。因此，能够根据系统性能设置最佳的等待时间RLTC和WLTC。

模式寄存器能够彼此独立地设置读等待时间RLTC和写等待时间WLTC。因此，能够依照系统特性灵活地设置等待时间RLTC和WLTC，以致系统性能能够提高。

图22显示了根据本发明的半导体存储器的第四实施方式。在该实施方式中，相应于第一和第三实施方式中相同元件的元件用同样的参考标号表示，而它们详细的描述省略了。

根据本实施方式，形成一命令解码器44，一脉冲串控制电路52，一模式设置控制电路54和一脉冲串传输寄存器50以分别代替第一实施方式的命令解码器14，脉冲串控制电路16，模式设置控制电路18和脉冲串传输寄存器32。本实施方式的其它结构与第一实施方式的那些相同。命令解码器44和脉冲串传输寄存器50与第二实施方式的相应电路相同。

读操作期间，响应一读控制信号RDZ和一输出启动信号/OE，脉冲串控制电路52产生读脉冲串时钟信号RBCLK。同时，写操作期间，响应一写控制信号WRZ和一写启动信号/WE，脉冲串控制电路52产生写脉冲串时钟信号WBCLK。

模式设置控制电路54输出一预设读等待信号RLTC和一预设写等待信号WLTC。

图23和24显示了图22中所示的脉冲串控制电路52的细节。图23显示了用来在读操作期间产生读脉冲串时钟信号RBCLK和一等待信号WAIT的脉冲串控制电路52的一电路部分，而图24显示了用来在写操作期间产生写脉冲串时钟信号WBCLK的脉冲串控制电路52的一电路部分。

除了输出启动信号/OE代替芯片启动信号/CE被提供给时钟产生电路46a外，图23中所示的脉冲串控制电路52与第三实施方式的相应电路(图17)相同。脉冲串控制电路52的移位寄存器46b和组合电路46c一起作为一输出控制电路运行，它在测量了从输出启动信号/OE改变到它们的有效电平开始算起的一预设时间后，启动读脉冲串时钟信号RBCLK的输出。

除了写启动信号/WE代替芯片启动信号/CE被提供给时钟产生电路46d外，图24中所示的脉冲串控制电路52与第三实施方式的相应电路(图18)相同。脉冲串控制电路52的移位寄存器46e和组合电路46f一起作为一输出控制电路运行，它在测量了从写启动信号/WE改变到它们的有效电平开始算起的一预设时间后，启动写脉冲串时钟信号WBCLK的输出。

图25显示了图22中的模式设置控制电路54的细节。

模式设置电路54具有一模式寄存器54a和与模式寄存器54a的各个八位输出A0-A7相连接的转换电路54b。模式寄存器54a，与第三实施方式的模式寄存器相同，能够根据前述参照图19描述的方法设置脉冲串长度BL，读等待时间RLTC和写等待时间WLTC。

转换电路54b的每一个都具有和一电源电压VDD连接的一开关SW1；和一地压VSS连接的一开关SW2；和模式寄存器54a的单独一个输出连接的开关SW3。在伪SRAM的制造过程(布线过程)中，开关SW1，SW2和SW3中的一个使其导通。

特别地，预先制备好将在布线过程中使用的两个光掩模。在两个光掩模中的一个中，形成一个布线图形，它使得转换电路54b的每一个的开关SW3导电，而在另一个光掩模中，形成一个布线图形，它使得转换电路54b的每一个的开关SW1和SW2导电。然后，选择性地使用光掩模以制造这样的产品，其中脉冲串长度BL和等待时间RLTC和WLTC能够依照模式寄存器54a的值而修改，以及这样的产品，其中脉冲串长度BL和等待时间RLTC和WLTC确定为一预设值。

模式设置控制电路54根据依照在制造过程中选择性地使用的一个光掩模的布线图形在伪SRAM的衬底上形成的开关(SW1，SW2和SW3)，输出脉冲串长度BL和等待时间RLTC和WLTC。脉冲串控制电路52以根据脉冲串长度BL和从模式设置控制电路54输出的等待时间RLTC和WLTC确定的时间输出脉冲串时钟信号RBCLK(或WBCLK)。换句话说，脉冲串控制电路52测量相应于等待信号RLTC(或WLTC)的时间，它是根据与和转换电路54b的导电图形连接的那些的电压值，并且在测量后，开始脉冲串时钟信号RBCLK(或WBCLK)的输出。

图26显示了在第四实施方式的伪SRAM中的一脉冲串模式期间的读操作。在该例中，读等待时间RLTC设置为“2”。读等待时间RLTC是从输出启动信号/OE被激活到第一读数据被输出之间的时钟的数目。

脉冲串控制电路52响应读操作期间输出启动信号/OE的激活，启动内部时钟信号RCLK1的输出(图26(a))。脉冲串读操作期间接下来的操作的基本定时与第三实施方式(图20)中的相同，并且因此省略了它们的描述。

图27显示了在第四实施方式的伪SRAM中的一脉冲串模式期间的写操作。在该例中，写等待时间WLTC设置为“2”。写等待时间WLTC是从写启动信号/WE被激活到第一读数据被输入之间的时钟的数目。

脉冲串控制电路52响应写操作期间写启动信号/WE的激活，启动内部时钟信号WCLK1的输出(图27(a))。脉冲串写操作期间接下来的操作的基本定时与第三实施方式(图21)中的相同，并且因此省略了它们的描述。

以上描述的本发明的实施方式能够提供与前述第一和第三实施方式类似的效果。此外，由于能够通过选择性地使用光掩模而设置等待时间RLTC和WLTC，它们能够根据将发货的半导体存储器的产品规格(运行频率等等)而设置。在根据光掩模的选择性使用，使通过相同的制造步骤并且在运行频率上具有足够边际的伪SRAM被作为具有不同运行频率的不同产品发货的情况下，该实施方式是尤其有利的。

图28显示了根据本发明的半导体存储器的第五实施方式。在该实施方式中，相应于第一和第三实施方式中相同元件的元件用同样的参考标号表示，而它们详细的描述省略了。

根据本实施方式，形成一命令解码器44，一脉冲串控制电路46，一模式设置控制电路56和一脉冲串传输寄存器50分别代替第一实施方式的命令解码器14，脉冲串控制电路16，模式设置控制电路18和脉冲串传输寄存器32。本实施方式的其它结构与第一实施方式的那些相同。命令解码器44，脉冲串控制电路46和脉冲串传输寄存器50与第二实施方式的相应电路相同。

图29显示了模式设置控制电路56的细节。

模式设置电路56具有一模式寄存器56a和用来接收模式寄存器56a的各个八位输出A0-A7的转换电路56b。模式寄存器56a，与第三实施方式的模式寄存器相同，能够根据前述的方法参照图19设置脉冲串长度BL，读等待时间RLTC和写等待时间WLTC。

转换电路56b的每一个都具有两个熔丝电路56c，它们每一个中都设计了一位的数据。熔丝电路56c，它被一在伪SRAM的开电时暂时显示一高电平的起动器信号STTZ(一开电重置信号)初始化，根据熔丝FS1和FS2的程序条件输出逻辑值。当熔丝FS1已经被编程时(在一切断条件下)，信号V1和/V1分别改变到低和高电平。当熔丝FS1还没有被编程时(在一未断条件下)，信号V1和/V1分别改变到高和低电平。类似地，当熔丝FS2已经被编程时(在一切割条件下)，信号V2和/V2分别改变到低和高电平。当熔丝FS2还没有被编程时(在一未断条件下)，信号V2和/V2分别改变到高和低电平。

根据本实施方式，在制造这样的产品，其中的脉冲串长度BL，读等待信号RLTC和写等待信号WLTC能够根据设置在模式寄存器56a中的值被修改的情况下，模式设置电路56b的每一个的熔丝FS1和FS2被置于测试过程中的未断状态。此时，在每一个模式设置电路56b中，一NAND门，它是图29所示的两个NAND门的较低的一个，输出一低电平，它开启一CMOS传输门。然后，设置在模式寄存器56a中的值作为脉冲串长度BL，读等待时间RLTC和写等待时间WLTC输出。

在把脉冲串长度BL，读等待时间RLTC和写等待时间WLTC的值固定在预设值的情况下，制造过程中每一个模式设置电路56b的熔丝FS1或FS2都是断的。此时，CMOS传输门关闭，因此模式寄存器56a的输出被屏蔽。如果熔丝FS1断而熔丝FS2不断，输出一地压VSS。相反地，如果熔丝FS2断而熔丝FS1不断，输出一电源电压VDD。也就是说，每个模式设置电路56b根据熔丝FS1和FS2的编程条件输出一高或低压。这样，制造了其中脉冲串长度BL，读等待时间RLTC和写等待时间WLTC都固定在预设值的产品。

因此，模式设置控制电路56根据熔丝FS1和FS2的编程条件把脉冲串长度BL，读等待时间RLTC和写等待时间WLTC输出到脉冲串地址计数器20和脉冲串控制电路46。换句话说，脉冲串控制电路46根据熔丝FS1和FS2的编程条件测量相应于等待时间RLTC(或WLTC)的时间，并且在测量后启动脉冲串时钟信号RBCLK(或WBCLK)的输出。

本实施方式中脉冲串读和写运行与第一实施方式中的那些相同，并且因此省略了它们的描述。

以上描述的本发明的实施方式能够提供与前述第一和第三实施方式类似的效果。此外，能够通过编程熔丝FS1和FS2而设置等待时间RLTC和WLTC。因此，根据如探测测试中估计的最高运行频率设计熔丝FS1和FS2能够设置与制造的伪SRAM的实际性能一致的前述预设时间。在根据它们各自在运行频率上的实际性能，使通过相同的光掩模和相同的制造步骤制造的伪SRAM被作为不同产品分类并且发货的情况下，该实施方式是尤其有利的。

前述第一和第二实施方式被描述成这样的例子，其中脉冲串读运行期间的等待时间TC设置为“4”。然而，本发明不限于这些实施方式。等待时间LTC可以根据时钟周期设置为一最优值。

本发明被描述成这样的例子，其中在地址终端接收用来设置模式寄存器中的脉冲串长度BL和等待时间LTC的模式CODE5和CODE6。然而，本发明不限于这些实施方式。例如，可以代替使用命令或数据终端以接收模式CODE5和CODE6。

前述第三，第四和第五实施方式被描述成这样的例子，其中读和写等待时间RLTC和WLTC相互独立设置。然而，本发明不限于这些实施方式。例如，如图30中所示，模式寄存器的位A4-A2可以与读和写等待时间RLTC和WLTC相同。或者，写等待时间WLTC可以设置得总是比读等待时间RLTC小“1”。在这样一情况下，模式寄存器的位的数目可以减小。

本发明不限于以上实施方式，并且不离开本发明的精神和范围，可以进行各种修改。在部分或所有的部件上，可以进行任何改进。

Claims (23)

1.一种半导体存储器，包括：

存储器单元阵列，包括易失性存储器单元，每一个易失性存储器单元都具有一电容器；

更新控制电路，用来按预设周期产生用于更新所述存储单元的更新请求；

第一脉冲串控制电路，用来产生并输出一预设数量的相应于一存取命令的选通信号，该选通信号是用于数据输入/输出的定时信号，该存取命令是用来根据一个外部地址信号连续脉冲串存取所述存储单元阵列的命令；

数据输入/输出电路，用来同步于每一个选通信号，连续地将要传输的数据向/从所述存储单元阵列输入/输出；和

判定器，当所述更新请求和所述存取命令彼此冲突时，用来决定更新操作和脉冲串存取操作中哪个首先被执行。

2.根据权利请求1的半导体存储器，其中

所述判定器包括一更新保持部分，当所述脉冲串存取操作首先执行时，用来在所述脉冲串存取操作期间保持所述更新请求。

3.根据权利请求2的半导体存储器，进一步包括

第二脉冲串控制电路，用来输出相应于所述预设数量的选通信号被输出的一段时间的一脉冲串信号，该脉冲串信号指示脉冲串存取操作的执行，其中

保持所述更新请求的所述更新保持部分响应所述脉冲串信号的输出的完成，输出一更新开始信号，用来开始所述更新操作。

4.根据权利请求2的半导体存储器，其中

在所述存储器单元阵列的操作之后，保持所述更新请求的所述更新保持部分不必等待从所述数据输入/输出电路输出数据的完成，输出一更新开始信号，用来开始所述更新操作。

5.根据权利请求2的半导体存储器，进一步包括多个字线，它们每一个都和所述存储器单元的一预设数量的存储器单元相连；并具有一完整脉冲串功能，用来根据所述存取命令，根据一个地址信号连续选择所述多个字线以存取所述存储器单元，其中

当转换所述字线的选择时，在一完整脉冲串期间保持所述更新请求的所述更新保持部分输出一更新开始信号，用来开始所述更新操作。

6.根据权利请求2的半导体存储器，其中：

所述数据输入/输出电路包括用来把从所述存储器单元阵列传输来的并行读数据转换成串行数据的一数据寄存器；

在所述数据寄存器完成所述串行数据的输出之前，保持所述更新请求的所述更新保持部分输出用来开始所述更新操作的一更新开始信号。

7.根据权利请求1的半导体存储器，其中

所述判定器包括一存取保持部分，当所述更新操作首先执行时，用来在所述更新操作期间保持所述存取命令。

8.根据权利请求1的半导体存储器，进一步包括

地址计数器，用来接收相应于所述存取命令提供的一外部地址，并用来顺序产生接着所述外部地址、并用于脉冲串存取操作的内部地址。

9.根据权利请求8的半导体存储器，其中

所述数据输入/输出电路包括用来保持从所述外部和内部地址指定的存储器单元输出的读数据并用来同步于所述选通信号把保持的读数据顺序输出到一公共数据总线的一数据寄存器。

10.根据权利请求9的半导体存储器，其中

在所述读数据被传输到所述数据寄存器之后，所述存储器单元阵列被去激励。

11.根据权利请求8的半导体存储器，其中

所述数据输入/输出电路包括用来同步于所述选通信号，顺序保持要被传输到所述外部和内部地址指定的存储器单元的写数据，并用来把保持的写数据输出到所述存储器单元阵列的一数据寄存器。

12.根据权利请求1的半导体存储器，其中

所述脉冲串控制电路同步于外部时钟信号输出所述选通信号。

13.根据权利请求1的半导体存储器，进一步包括

用于接收用来激活内部电路的芯片启动信号的芯片启动终端；和

用于接收指示外部地址的有效性的一地址状况信号的一地址状况终端，其中

当所述芯片启动信号和所述地址状况信号中的至少一个被输入时，所述判定器探测到所述存取命令的提供。

14.根据权利请求1的半导体存储器，进一步包括：

在从接收所述存取命令到输出读数据的周期期间，用来输出指示数据输出终端无效性的一等待信号的一等待终端。

15.根据权利请求8的半导体存储器，进一步包括：

用于接收指示所述外部地址的有效性的一地址状况信号的一地址状况终端。

16.根据权利请求1的半导体存储器，进一步包括：

多个用于输入/输出数据的数据输入/输出终端；

多个数据终端群，每一个都由所述数据输入/输出终端中的一预设数量的数据输入/输出终端组成；以及

多个用于接收指示分别传输到所述各数据终端群的数据的有效性的数据有效信号的数据有效终端。

17.根据权利请求16的半导体存储器，其中

所述数据输入/输出电路包括输出缓冲器，在所述数据有效信号的无效期间，它们每一个都用于禁止从所述存储单元阵列传输来的读数据的输出，所述输出缓冲器对应于所述数据终端群。

18.根据权利请求16的半导体存储器，进一步包括：

多个用来连接所述存储器单元和所述数据输入/输出电路的列开关；

多个列开关群，每一个都由所述列开关中的一预设数量的列开关组成，并且对应于所述数据终端群；以及

一个控制电路，当所述数据有效信号中的一个无效时，用来关闭对应于无效的数据有效信号的所述列开关群中的一个的列开关。

19.根据权利请求1的半导体存储器，进一步包括：

一脉冲串前置终端，它接收用来暂时挂起所述脉冲串存取操作以保持读数据的输出的一脉冲串前置信号。

20.根据权利请求1的半导体存储器，进一步包括：

一模式设置控制电路，在所述外部输入终端多次连续地接收预设逻辑值的信号后，用于接收提供给至少一个外部输入终端的一信号，作为用来改变运行模式的一设置信号。

21.根据权利请求20的半导体存储器，其中

所述模式设置控制电路包括用来改变等待时间的一模式寄存器，等待时间即从所述存取命令的接收到读数据输出的开始之间的时钟的数目。

22.根据权利请求20的半导体存储器，其中

所述模式设置控制电路包括用来改变脉冲串长度的一模式寄存器，脉冲串长度即数据被连续输入或输出的次数。

23.根据权利请求1的半导体存储器，其中所述第一脉冲串控制电路包括：

当所述存取命令变为它的有效电平时，用来探测被提供的命令信号中的一个的一电平探测电路；和

一输出控制电路，用于从所述电平探测电路的探测算起测量了一段预设时间后，开始输出所述选通信号。

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