CN1221022C - 一种快速存储器的浮置栅制造方法及其结构 - Google Patents
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Abstract
一种快速存储器的浮置栅具有高电容耦合率且可自动对准扩散的制造方法及结构。首先，提供一基底，该基底中具有第一沟槽，以形成一第一绝缘物在该第一沟槽内，且该第一绝缘物突出该基底表面，并在该基底上形成一第二沟槽。其次，于该基底表面形成一第二绝缘层，以及在该第一绝缘物及该第二绝缘层表面，顺应性地形成一第一导体层。接下来，形成侧壁间隔物于该第二沟槽两侧之该第一导体层上，形成一第二导体层在该侧壁间隔物及该第一导体层表面上。最后，同时去除部分该第二导体层及部分该第一导体层，以形成插塞导体层在该侧壁间隔物之间及衬垫导体层在该第二沟槽表面。
Description
技术领域
本发明涉及一种快速存储器的浮置栅制造方法及其结构，特别是一种可增加耦合效率的浮置栅的制造方法及其结构。
背景技术
在快速存储器中，耦合效率是影响快速存储器表现的重要因素之一。在快速存储器的操作期间，此耦合因素会强烈影向自控制栅所获得的浮置栅的电压。而耦合效率越大，则浮置栅电压越大，因而快速存储器的表现会越好。通常耦合效率定义为耦合自控制栅电压的浮置栅电压量。以电容器来说，耦合效率可定义为浮置栅及控制栅间的电容量与存储单元的电容量的比值。由此可知，浮置栅及控制栅间需要有较大的重叠面积，以便可获得较大的耦合效率。
参考图1，其显示出用来描述传统快速存储器的浮置栅的结构的剖面图。
如图1所示，标号20表示一基底，标号25’表示遂穿绝缘层，标号29表示内层绝缘层，标号31及32分别表示浮置栅及控制栅。上述传统快速存储器中，其浮置栅31与控制栅32的重叠面积仅有两侧与上表面，如图中斜线所示，无法提供高耦合效率，导致快速存储器的程序化与存取速度不佳。而减少内层绝缘层29厚度以提高耦合效率，会有数据保留(data retention)限制。而增加浮置栅氧化层厚度以提高耦合效率，会降低福勒诺海遂穿(Fowler-Nordhein tunneling，F-Ntunneling)效率。如此一来，随着存储装置尺寸缩小化，浮置栅的表面积也会随之缩小而降低浮置栅31与控制栅32之间的有效电容，导致耦合效率大幅地下降。电容耦合效率低表示其程序化与存取效率不佳。
为了提高快速存储器的程序化与存取效率，可依藉增加控制栅32与浮置栅31之间的电容而使耦合效率增加。因此，是快速存储器制造工艺流程上的一项重要课题。
发明内容
有鉴于此，本发明的主要目的在于提供一种可增加耦合效率的快速存储器的浮置栅制造方法。
本发明的另一目的在于提供一种具有自对准浮置栅之快速存储器的制造方法。
为实现上述目的，本发明的上述快速存储器的浮置栅制造方法包括以下步骤：首先，提供一基底，该基底中具有第一沟槽；形成一第一绝缘物在该第一沟槽内，且该第一绝缘物突出该基底表面，从而在该第一绝缘物旁且在该基底上形成一第二沟槽；其次，于该基底表面依序形成一第二绝缘层、一第一导体层及牺牲绝缘层；接下来，去除部分牺牲绝缘层，以形成一侧壁间隔物，该侧壁间隔物位于该第二沟槽两侧且位于该第一导体层上；形成一第二导体层，以填入在该侧壁间隔物之间及该第一导体层表面上的空间；最后，同时去除部分该第二导体层及部分该第一导体层，以形成插塞导体层在该侧壁间隔物之间及衬垫导体层在该第二沟槽表面。
其中，由于上述结合衬垫导体层及插塞导体层的过程，因未使用到微影制造工艺流程，而组成本发明的快速存储器装置制造方法中浮置栅结构，故本发明的浮置栅的形成具有自动对准(self-align)的特点。
进一步，在所说的形成插塞导体层及该衬垫导体层之后，还包括以下步骤：
去除该侧壁间隔物及部分该第一绝缘物；
依序形成一内层绝缘层及一第三导体层在该插塞导体层及该衬垫导体层上；以及
蚀刻定义该第三导体层、该内层绝缘层、该插塞导体层及该衬垫导体层，使该第三导体层转为字符线控制栅，且该插塞导体层及该衬垫导体层转为浮置栅； 所说的基底为一硅基底；所形成该第一绝缘物、第二绝缘层及牺牲绝缘层均为氧化层；该第一导体层、第二导体层及第三导体层是多晶硅层；该插塞导体层与该衬垫导体层是多晶硅层；该内层绝缘层系氧化物/氮化物/氧化物层；
本发明还提供一种浮置栅结构，该结构包括：
一基底；
多个第一绝缘物，位于该基底中且突出该基底表面；
一第二绝缘层，位于该基底表面；以及
一浮置栅部分，其位于该第二绝缘层上，且位于两个相邻的第一绝缘物之间，其中该浮置栅部分包括：
一衬垫导体层，其位于该第二绝缘层上，且沿所述两个相邻的第一绝缘物的相对侧向上延伸；以及
一插塞导体层，位于该衬垫导体层上，且与该衬垫导体层的向上延伸的部分相隔一距离。
所说的第一绝缘物及该第二绝缘层系氧化物；所说的衬垫导体及该插塞导体层系多晶硅层。
与传统的快速存储器之浮置栅制造方法比较，依据上述本发明的快速存储器的的浮置栅制造方法具有下列优点：
由于本发明的浮置栅的额外边墙面积与控制栅重叠，故比传统的浮置栅与控制栅的重叠面积增加了4倍，进而可达到增加耦合效率。
本发明的浮置栅因有高耦合效率，故能减少施加电压在控制栅上，来进行快速存储器的可程序与可抹除的功能。
附图说明
图1显示出一传统浮置栅的结构图；
图2-1至图9-1为俯视图，图2-2至图9-2为图2-1至图9-1的XX’剖面图，图2-3至图9-3为图2-1至图9-1的YY’剖面图，它们显示出本发明的实施例的浮置栅的制造方法。
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图，作详细说明如下：
实施例：
请同时参考图9-1、9-2、9-3，其分别表示本发明的快速存储器装置的浮置栅的结构的上视图、XX’剖面图及YY’剖面图。本发明的浮置栅结构，包括：一基底20，该基底20中具有一第一沟槽22；一第一绝缘物21位于该第一沟槽22内且突出该基底20表面；一第二沟槽24位于该基底20上之该第一绝缘物21中；一第二绝缘层25位于该基底20表面；一衬垫导体层26’顺应性地位于该第二沟槽24侧壁和底部，且位于该第二沟槽24侧壁之该衬垫导体层26’向上延伸；以及一插塞导体层28’，位于该第二沟槽24中，与该第二沟槽24底部的该衬垫导体层26’相连，且与该第二沟槽24侧壁的该衬垫导体层26’相隔一距离。
请参考图2至图9，图2至图9显示了本发明一实施例中具有本发明的快速存储器装置的浮置栅制造方法。其中，图2-1至图9-1俯视图，而图2-2至图9-2、图2-3至图9-3分别为图2-1至图9-1中沿XX’及YY’的剖面图。
如图2-1、2-2、及2-3所示，它们显示了本发明的起始步骤，如图所示，首先提供基底20，其为一半导体材料(例如具有N型井的P型硅基底)。其次，以浅沟隔离制造工艺流程(shallow trench isolation，STI)，隔离出主动区23，且形成一第一绝缘物(例如：氧化层)21在第一沟槽22内，而第一绝缘物21突出基底20表面，并于在该基底20上形成第二沟槽24。
如图3-1、3-2、及3-3所示，在基底20表面形成一厚度约为50埃~105埃之第二绝缘层25。之后，在第一绝缘物21及第二绝缘层25表面，顺应性形成一第一导体层26，其厚度约为200埃~400埃。接着，顺应性形成一厚度约为100埃~500埃的牺牲绝缘层27在第一导体层26上。
其中第二绝缘层25作为后续栅极氧化层(gate oxide)的材料，因此通常在高温如900℃的环境下以热氧化制造工艺流程如干式氧化法来形成。第一导电层26可为一复晶硅层，例如以硅甲烷(SiH4)为主反应物，并藉低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)制造工艺流程产生。而牺牲绝缘层27可以(tetra-ethyl-ortho-silicate，TEOS)为主反应物，并藉低压化学气相沉积(LPCVD)制造工艺流程产生。
如图4-1、4-2、及4-3所示，对牺牲绝缘层27以异方向性蚀刻方式进行回蚀刻，其控制蚀刻深度停止在第一导体层26上，以形成侧壁间隔物27’在第二沟槽24侧壁的该第一导体层26上。
如图5-1、5-2、及5-3所示，形成一厚度约为1000埃~2000埃之第二导体层28在第一导体层26及侧壁间隔物27’表面上，与第一导体层26连接。其中第二导电层28可为一多晶硅层，例如以硅甲烷(SiH4)为主反应物，并以低压化学气相沉积(LPCVD)制造工艺流程产生。
如图6-1、6-2、及6-3所示，以回蚀(etch back)或化学机械研磨(chemical mechanical polishing，CMP)方法，同时去除部分第二导体层28及部分第一导体层26，以形成插塞导体层28’在侧壁间隔物27’之间，以及形成衬垫导体层26’在第二沟槽24表面。
其中，由于上述过程未使用到微影制作工艺，而结合衬垫导体层26’及插塞导体层28’，以组成本发明的快速存储器装置制造方法中浮置栅结构，故本发明的浮置栅的形成具有自动对准(self-align)的特点。
如图7-1、7-2、及7-3所示，以氢氟酸(HF)或(buffer oxide etchant，BOE)蚀刻液，去除侧壁间隔物及部分的第一绝缘物21，使插塞导体层28’与衬垫导体层26’露出。其中，位于第二沟槽24侧壁的衬垫导体层26’向上延伸，而插塞导体层28’位于第二沟槽24中与第二沟槽24底部的衬垫导体层26’相连，且与第二沟槽24侧壁的衬垫导体层26’相隔一距离。
如图8-1、8-2、及8-3所示，内层绝缘层29及第三导体层30依序顺应性地形成在插塞导体层28’与衬垫导体层26’表面上。其中内层绝缘层29亦可为氧化硅/氮化硅/氧化硅层(其厚度约为~60埃/~60埃/~60埃)，而第三导体层30可以硅甲烷(SiH4)为主反应物，以低压化学气相沉积(LPCVD)制造工艺流程形成多晶硅层。
如图9-1、9-2、及9-3所示，以微影蚀刻制作工艺定义第三导体层30、内层绝缘层29、插塞导体层28’及衬垫导体层26’，使第三导体层30转为字符线控制栅图案，且插塞导体层28’及衬垫导体层26’转为浮置栅31。
虽然本发明已以较佳实施例公开如上，但是它并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应当根据本发明的权利要求范围所界定的为准。
Claims (10)
1.一种快速存储器的浮置栅制造方法，包括以下步骤：
提供一基底，该基底中具有第一沟槽；
形成一第一绝缘物在该第一沟槽内，且该第一绝缘物突出该基底表面，从而在该第一绝缘物旁且在该基底上形成第二沟槽；
在该基底表面依序形成一第二绝缘层、一第一导体层及牺牲绝缘层；
去除部分牺牲绝缘层，以形成一侧壁间隔物，该侧壁间隔物位于该第二沟槽两侧且位于该第一导体层上；
形成一第二导体层，以填入该侧壁间隔物之间及该第一导体层表面上的空间；以及
同时去除部分该第二导体层及部分该第一导体层，以形成插塞导体层在该侧壁间隔物之间，及衬垫导体层在该第二沟槽表面。
2.如权利要求1所述的快速存储器的浮置栅制造方法，其特征在于，形成该插塞导体层及该衬垫导体层之后，还包括以下步骤：
去除该侧壁间隔物及部分该第一绝缘物；
依序形成一内层绝缘层及一第三导体层在该插塞导体层及该衬垫导体层上；以及
蚀刻定义该第三导体层、该内层绝缘层、该插塞导体层及该衬垫导体层，使该第三导体层转为字符线控制栅，且该插塞导体层及该衬垫导体层转为浮置栅。
3.如权利要求1所述的快速存储器的浮置栅制造方法，其特征在于，所述的基底是一硅基底。
4.如权利要求1所述的快速存储器的浮置栅制造方法，其特征在于，所形成的第一绝缘物、第二绝缘层及牺牲绝缘层为氧化层。
5.如权利要求1所述的快速存储器的浮置栅制造方法，其特征在于，所述的第一导体层、第二导体层及第三导体层是多晶硅层。
6.如权利要求1所述的快速存储器的浮置栅制造方法，其特征在于，所述的插塞导体层与该衬垫导体层是多晶硅层。
7.如权利要求1所述的快速存储器的浮置栅制造方法，其特征在于，所述的内层绝缘层为氧化物/氮化物/氧化物层。
8.一种快速存储器的浮置栅结构，包括：
一基底；
多个第一绝缘物，位于该基底中且突出该基底表面；
一第二绝缘层，位于该基底表面；以及
一浮置栅部分，其位于该第二绝缘层上，且位于两个相邻的第一绝缘物之间，其中该浮置栅部分包括：
一衬垫导体层，其位于该第二绝缘层上，且沿所述两个相邻的第一绝缘物的相对侧向上延伸；以及
一插塞导体层，位于该衬垫导体层上，且与该衬垫导体层的向上延伸的部分相隔一距离。
9.如权利要求8所述的快速存储器的浮置栅结构，其特征在于，所述的第一绝缘物及第二绝缘层为氧化物。
10.如权利要求8所述的快速存储器的浮置栅结构，其特征在于，所述的衬垫导体及插塞导体层为多晶硅层。
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