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CN1210800C - 数据总线性能改善的存储器模块 - Google Patents

数据总线性能改善的存储器模块 Download PDF

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CN1210800C
CN1210800C CNB011177217A CN01117721A CN1210800C CN 1210800 C CN1210800 C CN 1210800C CN B011177217 A CNB011177217 A CN B011177217A CN 01117721 A CN01117721 A CN 01117721A CN 1210800 C CN1210800 C CN 1210800C
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memory
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朴勉周
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Abstract

一种存储器模块，能够构成其中可减小整个通道长度的短环路贯穿型存储器总线系统，其中安装有多个存储器器件，包括：多个接片，位于存储器模块的前面一侧和后面一侧，与系统板上的连接器接口；多个通路，连接存储器模块的两个不同信号层；和多个数据总线，从存储器模块前侧上的接片通过每个通路延伸到存储器模块后侧的接片。至少一个存储器器件连接到每个数据总线。每个数据总线与其上形成有接片的存储器模块一侧垂直形成。

Description

数据总线性能改善的存储器模块
技术领域
本发明涉及存储器模块，尤其涉及一种其数据总线性能改善的存储器模块。
背景技术
存储器设备持续发展，侧重于高密度和基于高密度的大容量。同时，计算机系统的中央处理器(CPU)也得到了发展，其侧重于高速。结果，在计算机系统中，CPU和存储器设备之间运行速度差别通常较大，该速度差别大到在目前的系统中，存储器设备的运行速度通常是限制系统整体性能的主要因素。
为了改善系统运行速度，目前正发展高速存储器系统和高性能存储器系统。在高性能存储器系统中，其目的是在给定的单位时间内处理输入/输出数据。对于这种高速存储器系统，首先，必须发展高速存储器设备，其次，能够使得用于互联存储器设备与存储器设备外设的输入/输出接口高速的模块和总线结构也是极其重要的。
通常，传统的存储器系统总线结构一般被分类为短线型(stub-form)和环路贯穿(loop-through)型。图1是表示传统短线型存储器总线结构的示意图，图2是表示传统环路贯穿型存储器总线结构的示意图。
参照图1，传统短线型存储器总线结构中，在系统板上设置总线11，与系统板连接的存储器模块13上的每个存储器器件15经模块13上的短线17连接到总线11。短线17经模块插座19分叉。
参照图2，在传统环路贯穿型存储器总线结构中，存储器模块23上的每个存储器器件25顺序地直接连接到模块23上的总线而不采用短线。模块23上的总线27经模块插座29连接到位于系统板上的总线21。
在图1和图2中，总线11和21被连接到存储器控制器10和20。
在图1的传统短线型总线结构中，由于通道的总长度，即总线11的总长度相对较短，因此，经通道的信号传输延迟时间同样短，从而电波干扰小。但是，由于短线结构，通道上出现不连续和阻抗失配，因此产生反射波噪声。其结果是，在高速操作期间，由于反射波噪声的影响，在通道上的信号波形中出现严重的失真。亦即，在短线型总线结构中，由于通道上的反射波噪声，信号完整性变差。
因此，在短线型总线结构中，为了改善信号完整性，在总线上设置短线电阻。增大电阻的结果是，存储器控制器10中驱动器的驱动电压和存储器器件15中驱动器的驱动电压也增大，因此，增大了功耗。
与此同时，在图2的传统环路贯穿型总线结构中，由于包括位于系统板上的总线21和模块23上的总线27的整个通道具有均匀的阻抗，因此，与短线型相比，降低了阻抗失配，并因此大大降低了反射波噪声。另外，由于在上述结构中不需要短线和短线电阻，因此存储器控制器20中驱动器的驱动电压和存储器器件25中驱动器的驱动电压相对较小，并因此降低了功耗。
从环路贯穿型总线结构中的上述优点可看出，与图1的短线型总线结构相比较，很明显，图2的环路贯穿型总线结构更适合于高速操作。但是，从图2可知，与图1的传统短线型总线结构相比，环路贯穿型总线结构中，整个通道的长度很长。其结果是，通道上的信号传输延迟时间长，并且电波干扰大，因此，高速性能受到限制。另外，与图1的短线型相比，在图2的环路贯穿型中，在通道上安装了相对来讲更多的存储器器件。因此，容载增大，而通道的阻抗减小。通道的低阻抗是对诸如印刷电路板(PCB)和模块连接器的系统的制造成本提高有影响的因素。
发明内容
为了解决上述局限性，本发明的目的是提供一种存储器模块，它能够构成其中可减小整个通道长度的短环路贯穿型存储器总线系统，该系统适于高速操作，并且能够降低诸如印刷电路板(PCB)和模块连接器的系统的制造成本。
因此，为了实现上述目的，提供了一种其中安装有多个存储器器件的存储器模块。该存储器模块包括：多个接片，位于所述存储器模块的前面一侧和后面一后侧，用于以系统板上的连接器互接；多个通路，用于连接所述存储器模块的两个不同信号层；多个数据总线，通过每个通路从所述存储器模块的前侧上的接片延伸到所述存储器模块后侧上的接片，其中，至少一个存储器器件连接到每个数据总线。
每个数据总线垂直于其上形成有接片的存储器模块一侧形成。
根据本发明第一优选实施例，所述存储器模块还包括：控制/地址总线，从所述存储器模块的前侧上的接片通过一个通路延伸到所述存储器模块后侧上的接片；和控制/地址短线，从所述控制/地址总线一点分叉，并且共同连接到存储器器件。
在第一实施例中，存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动所述控制/地址短线。另外，在第一实施例中，最好，控制/地址短线平行于其上形成有接片的存储器模块一侧形成，并且，控制/地址总线垂直于其上形成有接片的存储器模块一侧形成。
根据本发明第二优选实施例，存储器模块还包括：控制/地址总线，从所述存储器模块前侧的接片通过一个通路延伸到所述存储器模块后侧的接片；第一控制/地址短线，从所述控制/地址总线的一点分叉，并且共同连接到安装在所述存储器模块前侧上的存储器器件；第二控制/地址短线，从所述控制/地址总线一点分叉，并且共同连接到安装在所述存储器模块后侧上的存储器器件。
在第二实施例中，存储器模块还包括用于在所述分叉点驱动第一所述控制/地址短线的缓冲器或寄存器和用于在所述分叉点驱动第二所述控制/地址短线的缓冲器或寄存器。另外，在第二实施例中，最好，第一和第二控制/地址短线平行于其上形成有所述接片的存储器模块一侧形成，所述控制/地址总线垂直于其上形成有所述接片的存储器模块一侧形成。
根据本发明第三优选实施例，所述存储器模块还包括：控制/地址总线，从所述存储器模块前侧的接片通过一通路延伸到所述存储器模块后侧的接片；和控制/地址短线，从所述控制/地址总线的一点分叉，其中，安装在所述存储器模块前侧上的所述存储器器件和安装在所述存储器模块后侧上的存储器器件共同连接到所述控制/地址短线。
在第三实施例中，存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动控制/地址短线。另外，在第三实施例中，最好，控制/地址短线平行于其上形成有所述接片的存储器模块一侧形成，控制/地址总线垂直于其上形成有所述接片的存储器模块一侧形成。
根据本发明第四优选实施例，存储器模块还包括控制/地址总线，其以环路贯穿形式形成，并且从所述接片的一个管脚延伸到所述接片的另一管脚，并且共同连接到所述存储器器件。
在第四实施例中，最好，控制/地址总线平行于其上形成有所述接片的存储器模块一侧形成。
根据本发明第五优选实施例，存储器模块还包括控制/地址总线，其以环路贯穿形式形成，经通路通过存储器模块前、后侧，并且从所述接片的一个管脚延伸到所述接片的另一管脚，并且，安装在所述存储器模块前侧上的存储器器件和安装在所述存储器模块后侧上的存储器器件共同连接到所述控制/地址总线。
在第五实施例中，最好，控制/地址总线平行于其上形成有所述接片的存储器模块一侧形成。
在另一实施例中，多个数据总线和控制/地址总线中的一个以短环路贯穿配置构成，而另一个以短线配置形成。
附图说明
通过结合附图对优选实施例进行详细描述，本发明的上述目的和优点将会变得更加清楚，其中：
图1是表示传统短线型存储器总线结构的示意图；
图2是表示传统环路贯穿型存储器总线结构的示意图；
图3是表示本发明存储器模块的示意图；
图4是表示采用图3的本发明存储器模块的短环路贯穿型存储器总线结构的示意图；
图5是表示图3的本发明存储器模块的第一实施例的示意图；
图6A是表示图3的本发明存储器模块的第二实施例的示意图；
图6B是表示图6A的本发明第二实施例的存储器模块的轮廓；
图7A是表示图3的本发明存储器模块的第三实施例的示意图；
图7B是表示图6A的本发明第三实施例的存储器模块的轮廓；
图8是表示图3的本发明存储器模块的第四实施例的示意图；
图9是表示图3的本发明存储器模块的第五实施例的示意图；
图10是表示图3的本发明存储器模块的第六实施例的示意图；
图11A是表示其中以短线配置设置数据总线，以及其中以环路贯穿配置设置控制/地址总线的存储器模块配置的示意图；和
图11B是表示其中以环路贯穿配置设置数据总线，以及其中以短线配置设置控制/地址总线的存储器模块配置的示意图。
具体实施方式
参照图3，存储器模块33包括多个存储器器件35、多个通路36、多个数据总线37和接片(tab)38。图3中，数据总线37构成4个通道。
通路36连接存储器模块33的两个不同信号层，例如从模块的前部延伸到模块的后部。接片38连接系统板上的连接器，即模块插座，并且位于存储器模块33的前部一侧和后部一侧。换言之，接片38位于图3的模块33的前部和后部的水平下侧，并且包括输入管脚和输出管脚。
具体地讲，数据总线37具有短环路贯穿结构，并且每个数据总线37从模块33前部的接片38经每个通路36延伸到模块33后部的接片38，并且至少一个存储器器件连接到每个数据总线37。图3中，一个存储器器件连接到每个数据总线37。亦即，每个数据总线37从模块33前部的接片38延伸到每个存储器器件35，并且从存储器器件35经每个通路36延伸到模块33后部的接片38。模块33前部的接片38包括每个数据总线的输入管脚，模块33后部的接片38包括每个数据总线的输出管脚。
最好使每个数据总线37被形成为与其上形成有接片38的模块一侧垂直，即，在垂直方向上形成。
参照图4，在采用本发明存储器模块33的环路贯穿型存储器总线结构中，模块33上的每个数据总线37通过与接片(图3的38)接触的模块插座49，并且连接到系统板上的每个数据总线41。系统板上的每个数据总线41连接到存储器控制器40。
如上所述，图3的本发明存储器模块采用环路贯穿型，其中存储器器件35直接连接到数据总线37而不采用短线。但是，由于存储器模块具有其中数据总线37被排列在模块33的垂直方向上的短环路贯穿型数据总线结构，因此，与图2的传统环路贯穿型相比，大大减小了整个通道的长度。
参照图5，本发明第一实施例的存储器模块53包括多个存储器器件55、多个通路56和56a、多个数据总线57、控制/地址总线52、控制/地址短线54、接片58、和短线终端电阻R1和R2。图5中，数据总线57是以短环路贯穿型构成的，并且控制/地址总线52是以其上添加了短线的短环路贯穿型构成的，并且在存储器模块53的前部安装了4个存储器器件。
存储器器件55、通路56、数据总线57和接片58与图3所示的相同，因此，省略对其的详细描述。
控制/地址总线52具有短环路贯穿结构，并且通过一个通路56a从模块53前部的接片58延伸到模块53后部的接片58。控制/地址短线54也从控制/地址总线52的点x分叉。每个数据总线57连接到一个存储器器件，而所有存储器器件55被共同连接到控制/地址短线54。
最好控制/地址短线54在其上形成有接片58的模块53一侧的方向上形成，即在水平方向上形成，并且使采用短环路贯穿型的数据总线57和控制/地址总线52垂直于模块53一侧形成，即在垂直方向上形成。
每个短线终端电阻R1和R2被连接在控制/地址短线54两端和终端电压Vterm之间。为了改善高速操作特性，可在分叉点x包括用于驱动控制/地址短线54的缓冲器或寄存器。
参照图6A和6B，本发明第二实施例的存储器模块63包括安装在模块63前部的多个存储器器件65、安装在模块63后部的多个存储器器件65a、用于连接模块63的两个不同信号层的多个通路66和66a、多个数据总线67、控制/地址总线62、控制/地址短线64和64a、接片58、和短线终端电阻R1和R2。图6A中，数据总线67以短环路贯穿型构成，控制/地址总线62以其上添加了短线的短环路贯穿型构成，并且在存储器模块63的前部和后部分布安装有4个存储器器件。
每个数据总线67经每个通路66从模块63前部的接片68延伸到模块63后部的接片68，并且两个存储器器件连接到每个数据总线67。一个存储器器件被连接到模块63前部的数据总线67，而另一存储器器件被连接到模块63后部的数据总线67。
亦即，每个数据总线67从模块63前部的接片68延伸到安装在模块63前部的每个存储器器件65，并且经每个通路66从安装在模块63前部的每个存储器器件65延伸到安装在模块63后部的存储器器件65a。另外，每个数据总线67从安装在模块63后部的每个存储器器件65a延伸到模块63后部的接片68。
控制/地址总线62经通路66a从模块63前部的接片68延伸到模块63后部的接片68。第一控制/地址短线64从模块63前部上的控制/地址总线62的点x分叉，并且共同连接到安装在模块63前部的存储器器件65。第二控制/地址短线64a从模块63后部上的控制/地址总线62的点y分叉，并且共同连接到安装在模块63后部的存储器器件65a。
每个短线终端电阻R1和R2被连接在控制/地址短线64的两端和终端电压Vterm之间。另外，尽管未示出，在控制/地址短线64a的两端和终端电压Vterm之间连接有短线电阻。
与此同时，为了改善高速操作特性，可在分叉点x包括用于驱动控制/地址短线64的缓冲器或寄存器，可在分叉点y包括用于驱动控制/地址短线64a的缓冲器或寄存器。最好控制/地址短线64和64a在其上形成有接片68的模块63一侧的方向上形成，即在水平方向上形成，并且使采用短环路贯穿型的数据总线67和控制/地址总线62垂直于模块63一侧形成，即在垂直方向上形成。
参照图7A和7B，本发明第三实施例的存储器模块73包括与图6A的第二实施例的存储器模块63相同地安装在模块73前部的多个存储器器件75、安装在模块73后部的多个存储器器件75a、用于连接模块73的两个不同信号层的多个通路76和76a、多个数据总线77、控制/地址总线72、和接片78。
但是，与具有两个控制/地址短线的第二实施例的存储器模块63相比，第三实施例的存储器模块73仅包括一个控制/地址短线74，并且每个存储器芯片(75，75a)由控制/地址短线74共连。控制/地址短线74从控制/地址总线72的点x分叉，并且经连接线79共同连接到安装模块73前部和后部的所有存储器器件75和75a。短线终端电阻R1和R2被分别连接在控制/地址短线74的两端和终端电压Vterm之间。
由于其他部件与第二实施例的存储器模块63中的相同，因此省略对其的详细描述。
第一至第三实施例的前述存储器模块，即，其中数据总线以短环路贯穿型构成、控制/地址总线以其上添加了短线的短环路贯穿型构成的存储器模块，适用于控制/地址总线以相对较低频率运行的情况。换言之，在最近的高速系统中，控制/地址总线的运行速度远低于数据总线，因而第一至第三实施例的存储器模块可用于采用低时钟频率的系统中。
但是，在高时钟频率情况下，或者如果模块上的存储器器件数目增大，则控制/地址短线的负载大，并因此信号失真大，信号传输被延迟。因此，在这种情况下，可在控制/地址短线从控制/地址总线分叉的点采用具有用于驱动控制/地址短线的缓冲器或寄存器的存储器模块。在这些模块中，类似于数据总线，能够以高频运行控制/地址总线。
参照图8，本发明第四实施例的存储器模块83包括：安装在模块83前部的多个存储器器件85；多个通路86、86a1和86a2，用于连接模块83的两个不同信号层；多个数据总线87；控制/地址总线82；和接片88。图8中，数据总线87是采用短环路贯穿型构成的，并且控制/地址总线82是在模块83的水平方向上以短环路贯穿型构成的，存储器器件85的数量为4。
存储器器件85、通路86、数据总线87和接片88与图3所示的相同。因此，将省略对其的详细描述。
这里，假设控制/地址总线82在模块83前部的接片88中间具有输入/输出管脚，并且数据总线87以控制/地址总线82为中心对称地排列在控制/地址总线82的两端，存储器器件85仅安装在模块83前部。
控制/地址总线82从接片88的中间一点延伸，并且顺序连接到存储器器件85，这些存储器器件85以控制/地址总线82为中心，并安装在模块83左侧。另外，控制/地址总线82经通路86a1通过该板，并且从模块83后部的左侧连接到右侧。此后，控制/地址总线82经通路86a2穿回来，并且顺序连接到以控制/地址总线82为中心安装在模块83右侧的存储器器件85，然后延伸到接片88中间另一点。
最好，控制/地址总线82形成在其上形成有接片88的模块83一侧方向上，即在水平方向上，并且使数据总线87垂直于其中形成有接片88的方向，即在垂直方向上形成。
参照图9，本发明第五实施例的存储器模块93包括：安装在模块93前部的多个存储器器件95；安装在模块93后部的多个存储器器件95a；多个通路96、96a1和96a2，用于连接模块93的两个不同信号层；多个数据总线97；控制/地址总线92；和接片98。图9中，数据总线97是采用短环路贯穿型构成的，并且控制/地址总线92是在模块93的水平方向上以短环路贯穿型构成的，存储器器件95的数量为8。
与图6A的第二实施例一样，每个数据总线97经每个通路96从模块93前部的接片98延伸到模块93后部的接片98，并且两个存储器器件连接到每个数据总线97。一个存储器器件被连接到模块93前部的数据总线97，而另一存储器器件被连接到模块93后部的数据总线97。
亦即，每个数据总线97从模块93前部的接片98延伸到安装在模块93前部的每个存储器器件95，并且经每个通路96从安装在模块93前部的每个存储器器件95延伸到安装在模块93后部的存储器器件95a。另外，每个数据总线97从安装在模块93后部的每个存储器器件95a延伸到模块93后部的接片98。
控制/地址总线92从接片98的中间一点延伸，并且顺序连接到存储器器件95，这些存储器器件95以控制/地址总线92为中心，并安装在模块93左侧。另外，控制/地址总线92通过通路96a1，并且顺序连接到安装在模块93后部的的存储器器件95a。此后，控制/地址总线92通过通路96a2，并且并且顺序连接到存储器器件95，这些存储器器件95以控制/地址总线92为中心，并安装在模块93右侧，然后延伸到接片88中间另一点。
最好，控制/地址总线92形成在其上形成有接片98的模块一侧方向上，即在水平方向上，并且使数据总线97垂直于其中形成有接片98的方向，即在垂直方向上形成。
参照图10，本发明第六实施例的存储器模块103包括：安装在模块103前部的多个存储器器件105-1和105-2；安装在模块103后部的多个存储器器件105-1a和105-2a；多个通路106、106a1和106a2，用于连接模块103的两个不同信号层；多个数据总线107；控制/地址总线102；和接片108。图10中，数据总线107是采用短环路贯穿型构成的，并且控制/地址总线102是在模块103的水平方向上以短环路贯穿型构成的，存储器器件105-1、105-2、105-1a和105-2a的数量为16。
每个数据总线107经每个通路106从模块103前部的接片108延伸到模块103后部的接片108，并且四个存储器器件连接到每个数据总线107。两个存储器器件被连接到模块103前部的数据总线107，而另两个存储器器件被连接到模块103后部的数据总线107。
亦即，每个数据总线107从模块103前部的接片108延伸到安装在模块103前部的第一存储器器件105-1，并且从第一存储器器件105-1延伸到相邻的第二存储器器件105-2。另外，每个数据总线107从安装在模块103前部的第二存储器器件105-2经每个通路106延伸到安装在模块103后部的第三存储器器件105a-1。此外，每个数据总线107从第三存储器器件105a-1延伸到相邻的第四存储器器件105a-1，并且从第四存储器器件105a-1延伸到安装在模块103后部的接片108。图10中，尽管有4个存储器器件被连接到每个数据总线107，但很明显，可将更多的存储器器件连接到数据总线107。
控制/地址总线102从接片108的中间一点延伸，并且顺序连接到存储器器件105-1和105-2，这些存储器器件105-1和105-2以控制/地址总线102为中心，并安装在模块103左侧。另外，控制/地址总线102通过通路106a1，并且顺序连接到安装在模块103后部的的存储器器件105a-1和105a-2。此后，控制/地址总线102通过通路106a2，并且并且顺序连接到存储器器件105-1和105-2，这些存储器器件105-1和105-2以控制/地址总线102为中心，并安装在模块103右侧，然后延伸到接片108中间另一点。
最好，控制/地址总线102形成在其上形成有接片108的模块一侧方向上，即在水平方向上，并且使数据总线107垂直于其中形成有接片108的方向，即在垂直方向上形成。
前述本发明第四至第六实施例的存储器模块，即其中以短环路贯穿型方式形成的控制/地址总线以及数据总线，能够高速高频运行，而不需要诸如缓冲器或缓冲器等其他器件。
如上所述，图3的本发明存储器模块可以不同地应用于图5至10的优选实施例中。与此同时，如上所述，存储器模块采用环路贯穿型，其中，将存储器器件直接连接到数据总线而无需短线。但是，与图2的传统环路贯穿型相比，在本发明存储器模块中，数据总线被排列在模块垂直方向上，从而显著减小了整个通道的长度。
因此，本发明的存储器模块在保持了传统环路贯穿型的优点之外还减小了整个通道的长度，其结果是，缩短了通道上的信号传输延迟时间，降低了电波干扰。由此改善了高速特性。
另外，由于在通道上安装了较少的存储器器件，与传统环路贯穿型相比，降低了容载，保持或减小了通道阻抗，从而相对地降低了诸如PCB和模块连接器的系统的制造成本。此外，由于总线通过模块一侧输入/输出，总线的输入管脚位于模块前部的接片上，而总线的输出管脚位于模块后部的接片上，因此易于构成系统。另外，由于存储器模块增大了模块上存储器器件的数目，因此易于扩展容量。
再者，如图5至10的优选实施例中所述，最好，控制/地址总线形成在其上形成有接片的模块一侧方向上，即在水平方向上，并且使数据总线垂直于模块一侧，即在垂直方向上形成。在上述互连结构中，由于互连自由度提高，因此，与将两个总线排列在相同方向上的情况相比，可以采用简单的设计布局，并且，由于两个分别的控制和数据总线垂直排列，因此，可以使由于两个总线设计的互扰引起的噪声最小。
因此，由于存储器模块减小了整个通道的长度，所以存储器模块适于高速运行。此外，存储器模块降低了诸如PCB和模块连接器的系统的制造成本，并且能够构建可简化系统配置的短环路贯穿型存储器总线结构。
尽管已参照其优选实施例具体示出和描述了本发明，但是，本领域内的普通技术人员应理解的是，可在有所附权利要求书限定的本发明宗旨和范围内对本发明进行各种形式上的和细节上的改变。
例如，在一替换实施例中，可以以短环路贯穿配置来设置控制/地址总线，同时在同一模块上，以短线配置来设置数据总线。参照图11A，在存储器模块53的第一面上设置多个存储器器件。多个数据总线57A将数据发送到存储器器件，如上所述。数据总线57A采用短线配置，如上所述。控制/地址总线52采用任选缓冲器x以环路贯穿配置设置，如参照图5-7所述。该配置可应用于存储器器件位于模块前面和后面的情况。
类似地，也可提供这样一配置，其中，可以短线配置设置控制/地址总线，同时在同一模块上，以短环路贯穿配置来设置数据总线。参照图11B，在存储器模块53的第一面上设置多个存储器器件。多个数据总线57将数据发送到存储器器件，如上所述。数据总线57采用短环路贯穿配置，如上所述。控制/地址总线52A采用任选缓冲器x以短线配置设置。该配置也可应用于存储器器件位于模块前面和后面的情况。

Claims (29)

1、一种存储器模块，其中安装有多个存储器器件，包括：
两个接片，分别位于所述存储器模块的前侧和后侧，用于与系统板上的连接器接口；和
多个数据总线，其数目与所述多个存储器器件相同，其中每个数据总线以短环路贯穿配置从所述存储器模块的前侧上的接片延伸，并且通过所述模块的对应一个存储器器件，直至所述存储器模块后侧的接片。
2、如权利要求1所述的存储器模块，其中，每个数据总线延伸的方向垂直于所述接片延伸的方向。
3、如权利要求1所述的存储器模块，其中，所述存储器模块前侧上的接片包括每个所述数据总线的输入管脚，其中，所述存储器模块后侧上的接片包括每个所述数据总线的输出管脚。
4、如权利要求1所述的存储器模块，其中，所述存储器模块还包括：
控制/地址总线，以短环路贯穿配置从所述存储器模块的前侧上的接片延伸，通过所述存储器模块，直至所述存储器模块后侧上的接片；和
控制/地址短线，从所述控制/地址总线分叉，并且共同连接到所述存储器器件。
5、如权利要求4所述的存储器模块，其中，所述存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动所述控制/地址短线。
6、如权利要求4所述的存储器模块，其中，所述控制/地址总线延伸的方向垂直于所述控制/地址短线在存储器模块上延伸的方向。
7、如权利要求1所述的存储器模块，其中，所述存储器模块还包括：
控制/地址总线，以短环路贯穿配置从所述存储器模块前侧的接片延伸，通过所述存储器模块，直至所述存储器模块后侧的接片；
第一控制/地址短线，从所述控制/地址总线分叉，并且共同连接到安装在所述存储器模块前侧上的存储器器件；
第二控制/地址短线，从所述控制/地址总线分叉，并且共同连接到安装在所述存储器模块后侧上的存储器器件。
8、如权利要求7所述的存储器模块，其中，所述存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动第一所述控制/地址短线。
9、如权利要求7所述的存储器模块，其中，所述存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动所述第二控制/地址短线。
10、如权利要求7所述的存储器模块，其中，所述第一和第二控制/地址短线在平行于其上形成有所述接片的存储器模块一侧的方向上形成，并且其中，所述控制/地址总线在与形成所述第一和第二控制/地址短线的方向垂直的方向上形成。
11、如权利要求1所述的存储器模块，其中，所述存储器模块还包括：
控制/地址总线，以短环路贯穿配置从所述存储器模块前侧的接片延伸，通过所述存储器模块，直至所述存储器模块后侧的接片；
控制/地址短线，从所述控制/地址总线分叉，
其中，安装在所述存储器模块前侧上的所述存储器器件和安装在所述存储器模块后侧上的存储器器件共同连接到所述控制/地址短线。
12、如权利要求11所述的存储器模块，其中，所述存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动第一所述控制/地址短线。
13、如权利要求11所述的存储器模块，其中，所述控制/地址短线在平行于其上形成有所述接片的存储器模块一侧的方向上形成，并且其中，所述控制/地址总线在与形成所述控制/地址短线的方向垂直的方向上形成。
14、如权利要求1所述的存储器模块，其中所述接片之一包括输入管脚和输出管脚，并且所述存储器模块还包括控制/地址总线，其以环路贯穿配置形成，并且从所述接片的输入管脚延伸到所述接片的输出管脚，并且共同连接到所述存储器器件。
15、如权利要求14所述的存储器模块，其中，所述控制/地址总线平行于其上形成有所述接片的存储器模块一侧形成。
16、如权利要求1所述的存储器模块，其中，所述接片之一包括输入管脚和输出管脚，并且所述存储器模块还包括控制/地址总线，其在所述存储器模块前、后两侧上以环路贯穿配置形成，并且从所述接片的输入管脚延伸到所述接片的输出管脚，并且其中，安装在所述存储器模块前侧上的存储器器件和安装在所述存储器模块后侧上的存储器器件共同连接到所述控制/地址总线。
17、如权利要求16所述的存储器模块，其中，所述控制/地址总线平行于其上形成有所述接片的存储器模块一侧形成。
18、一种存储器模块，具有多个存储器器件，包括：
所述存储器模块前面的接片和所述存储器模块后面的接片，用于将所述模块导电地连接到连接插座；
多个数据总线，连接到所述多个存储器器件；和
至少一个控制/地址总线，连接到所述多个存储器器件，
其中，所述至少一个控制/地址总线和所述多个数据总线中的一种以短环路贯穿配置从所述存储器模块前面的接片延伸，通过所述模块，直至所述存储器模块后面的接片，并且所述至少一个控制/地址总线和所述多个数据总线中的另一种以短线配置从所述存储器模块前面和后面的接片的至少之一延伸到所述存储器器件。
19、如权利要求18所述的存储器模块，其中，所述多个数据总线是以短环路贯穿配置构成的，并且其中所述至少一个控制/地址总线是以短线配置构成的。
20、如权利要求18所述的存储器模块，其中，所述多个数据总线是以短线配置构成的，并且其中所述至少一个控制/地址总线是以短环路贯穿配置构成的。
21、其中安装有多个存储器器件的多个存储器模块，包括：
第一存储器模块；
第二存储器模块；
第一存储器器件，安装在所述第一存储器模块中；
第二存储器器件，安装在所述第二存储器模块中；
分别位于所述第一存储器模块前侧和后侧的两个接片，用于与系统板上的连接器接口；
分别位于所述第二存储器模块前侧和后侧的两个接片，用于与系统板上的连接器接口；和
多个数据总线，以短环路贯穿配置，从所述第一存储器模块的前侧上的接片延伸，并且通过所述第一存储器模块，直至所述第一存储器模块后侧的接片，
其中，所述第一存储器模块的第一存储器器件电连接到所述第二存储器模块的第二存储器器件，
其中，所述多个存储器器件连接到每个对应的数据总线。
22、如权利要求21所述的存储器模块，其中，所述存储器模块还包括：
控制/地址总线，以短环路贯穿配置从所述存储器模块前侧的接片延伸，通过所述存储器模块，直至所述存储器模块后侧的接片；
控制/地址短线，从所述控制/地址总线分叉，
其中，安装在所述存储器模块前侧上的所述存储器器件和安装在所述存储器模块后侧上的存储器器件共同连接到所述控制/地址短线。
23、如权利要求21所述的存储器模块，其中，所述存储器模块还包括缓冲器或寄存器，用于在所述分叉点驱动第一所述控制/地址短线。
24、如权利要求21所述的存储器模块，其中，所述存储器模块是寄存的双列直插式存储器模块。
25、如权利要求21所述的存储器模块，其中，所述存储器模块是未缓冲的双列直插式存储器模块。
26、一种双列直插式存储器模块，其中安装有多个存储器器件，包括：
两个接片，位于所述存储器模块的前侧和后侧，用于与系统板上的连接器接口；
多个通路，用于连接所述存储器模块的不同信号层；和
多个数据总线，其数目与所述多个存储器器件相同，其中每个数据总线以短环路贯穿配置从所述存储器模块前侧上的接片延伸，通过所述模块的对应一个存储器器件，并且通过对应一个通路延伸到所述存储器模块后侧上的接片。
27、如权利要求26所述的双列直插式存储器模块，其中，所述多个通路连接所述存储器模块的两个不同信号层。
28、如权利要求26或27所述的双列直插式存储器模块，其中，所述存储器模块还包括：
控制/地址总线，以短环路贯穿配置从所述存储器模块前侧的接片延伸，通过所述存储器模块，直至所述存储器模块后侧的接片；
控制/地址短线，从所述控制/地址总线分叉，
其中，安装在所述存储器模块前侧上的所述存储器器件和安装在所述存储器模块后侧上的存储器器件共同连接到所述控制/地址短线。
29、其中安装有多个存储器器件的多个存储器模块，包括：
第一存储器模块，具有前侧和后侧；
第二存储器模块，具有前侧和后侧；
分别位于所述第一存储器模块前侧和后侧的两个接片，用于与系统板上的连接器接口；
分别位于所述第二存储器模块前侧和后侧的两个接片，用于与系统板上的连接器接口；
其中，在所述第一存储器模块中前侧接片连接到后侧接片，并且在所述第二存储器模块中前侧接片连接到后侧接片，
其中，所述第一模块中的后侧接片通过系统板连接到所述第二模块中的前侧接片。
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