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CN121001361A - 一种电容器、功率结构和开关电源电压调节器电路电路 - Google Patents

一种电容器、功率结构和开关电源电压调节器电路电路

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Publication number
CN121001361A
CN121001361A CN202511118874.1A CN202511118874A CN121001361A CN 121001361 A CN121001361 A CN 121001361A CN 202511118874 A CN202511118874 A CN 202511118874A CN 121001361 A CN121001361 A CN 121001361A
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CN
China
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gate
region
capacitor
trench gate
conductivity type
Prior art date
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Pending
Application number
CN202511118874.1A
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English (en)
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许曙明
吴健
陈劲甫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Bright Power Semiconductor Co Ltd
Original Assignee
Shanghai Bright Power Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Bright Power Semiconductor Co Ltd filed Critical Shanghai Bright Power Semiconductor Co Ltd
Priority to CN202511118874.1A priority Critical patent/CN121001361A/zh
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Abstract

本发明提供一种电容器、功率结构和开关电源电压调节器电路，所述电容器包括半导体衬底、外延区域和沟槽栅，半导体衬底和外延区域均为第一导电类型，外延区域设置于衬底的上表面的至少一部分，外延区域构成电容器的第一极板；沟槽栅形成于至少部分的外延区域中并靠近外延区域的上表面，并被第一介电层围绕。本发明的电容器至少有益地增加了电容器的电容，便于与半导体器件及其他电路组成结构集成。

Description

一种电容器、功率结构和开关电源电压调节器电路电路
技术领域
本发明一般涉及电气、电子和计算机技术，更具体地涉及一种电容器、功率结构和开关电源电压调节器电路。本发明为申请日为2021年12月16日、申请号为“CN202111547635.X”、名称为“具有增强的高频性能的金属氧化物半导体场效应晶体管”的分案申请。
背景技术
功率晶体管，例如功率金属氧化物半导体场效应晶体管(MOSFETs)，通常被设计成能够在导通状态下维持高的源漏电流密度(source-to-drain current density)，并且在关断状态下维持漏源之间的高阻断电压。有许多晶体管器件类型，例如横向和垂直器件、平面栅和沟槽栅、单极和双极晶体管，每一种都是为特定的应用而设计的。许多设计参数是互斥的，以致一个参数的改进会导致另一个参数的退化。因此，在不同的晶体管设计中，存在特定的性能取舍。
晶体管的设计和性能标准可以用几个属性来衡量，包括漏源击穿电压(BVds)、特征导通电阻(Rsp)、栅极电容(Cg)和栅漏电容(Cgd)。这些性能特性在很大程度上取决于晶体管的设计、结构和材料的选择等因素。此外，这些晶体管性能特性通常在关键设计参数上遵循相反的趋势，例如栅极长度、沟道和漂移区掺杂浓度、漂移区长度、总的栅极宽度等等，从而使得晶体管器件的设计具有挑战性。例如，增加晶体管中的漂移区掺杂浓度会降低特征导通电阻，同时也会降低击穿电压，这可能使晶体管器件无法满足特定应用下的击穿电压额定值。类似地，大的栅极宽度可以降低晶体管器件的总导通电阻，但同时也会增加寄生栅极电容，从而增加晶体管的开关损耗。因此，晶体管设计在实践中往往涉及到某些关键设计参数的取舍，以便在各性能特性之间达成妥协。
决定晶体管器件效率和可靠性的一个重要性能参数是密勒电容，或称栅漏电容。随着人们对更高效率的需求不断增加，功率MOSFET的设计趋向于更小的栅极尺寸，相应的更低的栅极电荷(Qg)和更低的阈值电压(Vt)，其由于密勒电容耦合效应而使器件更容易受到漏极电压峰值的影响。与此同时，较高的晶体管开关频率，以及增加的寄生电感，导致漏极振铃电压的增加。这些效应的综合影响使得现今的功率晶体管器件容易产生漏极电压引起假导通，从而损坏器件。另外一个极富挑战性的事实是密勒电容尤其难以降低，并且作为一种设计妥协，常常导致器件的导通电阻增加。降低寄生栅漏电容的常用方法不可避免地会导致更高的器件导通电阻，因此降低功率晶体管器件中的密勒电容可能是最难实现的设计目标之一，也是产品性能和应用可靠性的关键需要。
在本发明人于2020年12月17日提交的(优先权日2020年3月4日)中国申请CN112614891A，公开了一种具有增强的高频性能的金属氧化物半导体场效应晶体管，其包括形成于衬底上表面的外延区域和至少两个形成于外延区域中的体区域，体区域位于靠近外延区域的上表面，横向彼此间隔。该器件还包括至少两个设置于对应的体区域中且靠近该体区域上表面的位置的源极区域，以及包括至少两个平面栅和一个沟槽栅的栅极结构。每个平面栅均位于所述的外延区域的上表面，并与相应的体区域的至少一部分重叠。该沟槽栅位于两个所述体区域之间且至少部分位于所述外延区域之中；以及位于衬底背面且与衬底电连接的漏极触点。该申请的技术方案可以得到更低的导通电阻、更低的栅漏(密勒)电容、更低的开关损耗、更高的关断状态阻断电压。
但是该发明的不足之处在于，虽然可得到更低的导通电阻、更低的栅漏(密勒)电容、更低的开关损耗、更高的关断状态阻断电压，但是在此基础上进一步提高性能则非常困难。
本申请在上述技术方案的基础上，提供进一步减小的栅极耦合电容，并且获得更低的导通电阻、更低的栅漏(密勒)电容、更低的开关损耗、更高的关断状态阻断电压的一种金属氧化物半导体场效应晶体管器件。
发明内容
本发明的第一方面提供一种电容器，包括：
具有第一导电类型的半导体衬底；
具有第一导电类型的外延区域，其设置于所述衬底的上表面的至少一部分，所述外延区域构成所述电容器的第一极板；
沟槽栅，所述沟槽栅形成于至少部分的所述外延区域中并靠近所述外延区域的上表面；所述沟槽栅包括导体或半导体材料，所述导体或半导体材料形成所述电容器的第二极板，其被第一介电层围绕，所述第一介电层将所述导体或半导体与所述外延区域电隔离。
进一步地，还包括沟槽结构，所述沟槽结构的内部用于形成所述沟槽栅，所述沟槽结构通过形成部分穿过所述外延区域且垂直延伸的开口并用介电材料填充所述开口制造或在所述开口的侧壁上沉积或生长介电材料。
进一步地，所述导体或半导体的上表面设置为凹陷于所述外延区域的所述上表面的下方。
进一步地，还包括第二介电层，其设置于形成所述沟槽栅的所述导体或半导体的上表面。
进一步地，所述电容器还包括：
多个具有第一导电类型的掺杂区，其设置于所述外延区域中且设在所述沟槽栅的相对侧并靠近所述外延区域的上表面；以及
多个具有第二导电类型的掺杂区，所述第二导电类型与所述第一导电类型的极性相反，每个所述具有第二导电类型的掺杂区的第一端邻接相应的一个具有所述第一导电类型的所述掺杂区，其第二端与所述第一端相对并邻接所述沟槽栅的相应侧壁。
进一步地，所述具有第一导电类型的掺杂区采用导电材料连接到相应的所述具有第二导电类型的掺杂区，且所述导电材料形成于所述具有第一导电类型的掺杂区、具有第二导电类型的掺杂区的上表面的至少一部分。
进一步地，在所述第一极板和所述第二极板之间施加电压时，在所述外延区域内围绕所述沟槽栅形成耗尽区，施加的电压超过规定量时，在所述耗尽区内靠近所述沟槽栅的外围的界面处形成反转层，所述反转层作为所述电容器的第一极板；
所述耗尽区连接到所述具有第二导电类型的掺杂区，并经过所述导电材料连接到所述具有第一导电类型的掺杂区。
本发明的第二方面提供了一种功率结构，所述结构包括：
集成在具有第一导电类型的半导体公共衬底上的至少一个如上述的电容器及至少一个金属氧化物半导体场晶体器件，所述半导体公共衬底用作所述金属氧化物半导体场晶体器件的漏极区域；
所述金属氧化物半导体场晶体器件具有第一导电类型的外延区域，且在外延区域中形成一沟槽栅。
进一步地，所述金属氧化物半导体场晶体器件的沟槽栅的一上表面设置为凹陷于所述外延区域的所述上表面。
进一步地，所述金属氧化物半导体场晶体器件的沟槽栅与所述电容器的沟槽栅的形成方式一致。
进一步地，所述金属氧化物半导体场晶体器件还包括：
多个具有第二导电类型的体区域，其形成于所述外延区域中，所述第二导电类型与所述第一导电类型相反，所述体区域设置于靠近所述外延区域的上表面且在横向上相互隔开；
多个具有第一导电类型的源极区域，每个所述源极区域设置于对应的体区域中并靠近所述体区域的上表面；以及
一个或多个平面栅，每个所述的平面栅位于所述外延区域的上表面并与相应的体区域的至少一部分重叠；
所述金属氧化物半导体场晶体器件中的沟槽栅形成于至少部分的所述外延区域中和所述体区域之间，且所述沟槽栅的正上方未设置平面栅。
进一步地，所述漏极区域接入高电位，所述第二极板接入低电位。
本发明的第三方面提供了一种开关电源电压调节器电路，所述电路包括：
高压侧功率器件和低压侧功率器件，所述高压侧功率器件接入输入电压，所述低压侧功率器件接地，所述高压侧功率器件和所述低压侧功率器件直接通过开关节点连接；
第一驱动电路和第二驱动电路，所述第一驱动电路产生提供给所述高压侧功率器件的栅极的第一控制信号，所述第二驱动电路产生提供给所述低压侧功率器件的栅极的第二控制信号；
输入电容，所述输入电容器连接在所述输入电压和接地之间；
输出电容和输出电感；
所述输出电容连接在电路输出电压和接地之间，所述输出电感连接于所述开关节点和电路输出电压之间；
所述高压侧功率器件和所述低压侧功率器件的其中至少一个采用如上述的功率结构中的所述金属氧化物半导体场晶体器件，所述输入电容采用所述功率结构中的所述电容器。
进一步地，所述高压侧功率器件的漏极接入输入电压，所述高压侧功率器件的源极连接到所述开关节点，所述低压侧功率器件的漏极连接到所述开关节点，所述低压侧功率器件的漏极接地；
所述高压侧功率器件采用所述金属氧化物半导体场晶体器件，所述功率结构的漏极区域接入输入电压，所述电容器的沟槽栅的所述导体或半导体材料接地。
本发明能够带来以下至少一种有益效果：
本发明的电容器通过在半导体衬底上形成外延层以作为电容第一极板，再刻蚀沟槽填入导体/半导体作为第二极板，并使用第一介电层将导体和半导体和外延区域隔离，且该导体顶部凹陷于外延区域的下方，适于与半导体器件及其他电路组件进行集成；通过合理设置掺杂区，可在增加电容的情况下不显著增加电容器消耗的面积。
本发明的功率结构通过兼容的制造工艺能够在公共衬底上同时集成金属氧化物半导体场晶体器件和电容器，能够减少金属氧化物半导体场晶体器件中的平面栅和控制栅极之间的耦合电容，增加沟槽电容器的电容，避免应用于电路中时产生寄生回路电感，提高电容器的滤波效果。
本发明的开关电源电压调节器电路通过采用集成金属氧化物半导体场晶体器件与电容器的功率结构，减少寄生回路电感，提高电容器的滤波效果，输入电压的高压侧装置的漏极和接地之间放置去耦电容器，以降低高压侧MOSFET器件的源极节点连接到低压侧MOSFET器件漏极节点时连接节点上的电压产生的到高压振铃。
本发明的这些和其他特征和优点将通过以下说明性实施例中的详细描述并结合附图加以阐述。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对上述特性、技术特征、优点及其实现方式予以进一步说明。
参照以下仅作为示例的附图描述的本发明各实施例是非限制性和非穷尽性的。除非另有规定，附图中所使用的附图标记在多个视图中标识相同的元素。
图1A和1B分别是包括导通电阻和寄生栅漏电容图示的垂直双扩散金属氧化物半导体场效应晶体管(VDMOSFET)器件的至少一部分的截面图；
图2A至2C为沟槽栅MOSFET器件的截面图的至少一部分，其显示出减小的导通电阻，并说明器件中体区域深度变化带来的一些影响；
图3A至3C为分裂沟槽WMOSFET器件的截面图的至少一部分，其显示出减小的寄生栅漏电容和增加的关断状态阻断电压，并说明器件中体区域深度变化带来的一些影响；
图4A表示本发明的一个对比实施例的超级栅MOSFET器件的至少一部分的透视图；
图4B为沿图4A中A-A'的超级栅MOSFET器件的截面图；
图4C为图4B中所示的具有在沟槽栅结构附近形成的累积层的超级栅MOSFET器件的截面图；
图5概念性地描述了三种不同类型MOSFET器件的特征导通电阻Rsp与击穿电压之间的关系；
图6表示本发明的另一对比实施例的超级栅MOSFET器件的至少一部分的透视图；
图7A至7I为图4B所示的本发明的一个对比实施例的超级栅MOSFET器件的至少一部分的制造过程截面示意图；
图8为本发明的一个对比实施例中具有增强电压阻断能力栅极结构的超级栅MOSFET器件的至少一部分的截面图；
图9A至9L为图8所示的本发明的一个对比实施例的超级栅MOSFET器件的至少一部分的制造过程截面示意图；
图10为本发明的一个对比实施例中具有增强源极触点的超级栅MOSFET器件的至少一部分的截面图；
图11为与标准MOSFET器件相比，本发明的一个或多个对比实施例的超级栅MOSFET器件的漏极电压随时间变化的函数曲线示意图；以及
图12为与标准MOSFET器件相比，本发明的一个或多个对比实施例的超级栅MOSFET器件的栅极电压随时间变化的函数曲线示意图。
图13示出了本发明的一个或多个实施例的示例性超级栅MOSFET器件的至少一部分的横截面图，其具有降低的栅极耦合电容；
图14示出了示例性电容器的至少一部分的横截面图，其包括沟槽结构；
图15示出了示例性开关DC-DC电压调节器电路的至少一部分的电气示意图，本发明的一个或多个实施方式可以应用；
图16示出本发明的一个或多个实施方式的示例性电容器的至少一部分的横截面图，该电容器包括如图14所示的沟槽结构，该沟槽结构改进后可提供增加的电容；和
图17示出本发明的一个或多个实施方式的示例性功率结构的至少一部分的横截面图，其包括与示例性沟槽电容器结构集成的示例性超级栅MOSFET器件。
应当理解，图中所示的元件是为了表示地简单和清楚。在商业上可行的实施例中，为了减少视图中的阻碍，可能有一些有用或必要的但属于公知内容的元件没有在图中表示出来。
具体实施方式
如在一个或多个实施例所示的本发明的原理将在本文中结合横向扩散金属氧化物半导体(LDMOS)器件以及用于制造LDMOS器件方法进行描述，该器件在不显著降低功率和线性性能的情况下增强了高频性能。然而应当理解，本发明不限于本文中说明性列出的特定器件和/或方法。相反，鉴于本文的教导，本领域技术人员将清楚认识到对于实施例可以进行诸多修改，而这些修改内容都在本发明要求保护的范围之内。也就是说，本文中的各实施例不是作为也不应视作对本发明的限制。
为了描述和保护本发明的实施例，本文中可能使用的术语MISFET应当被广义理解为包括任何类型的金属绝缘体半导体场效应晶体管(metal-insulator-semiconductorfield-effect transistor)。例如，所述术语MISFET可以包括利用氧化物材料作为栅极电介质的半导体场效应晶体管(即MOSFET)以及其它不使用氧化物材料的半导体场效应晶体管。另外，尽管在缩写词MISFET和MOSFET中提到了“金属”(metal)一词，但是MISFET和MOSFET还包括栅极由非金属材料(例如多晶硅)形成的半导体场效应晶体管，这种情况下MISFET和MOSFET可以互换使用。
尽管本发明中所形成的整体制造方法和结构都是全新的，然而实施本发明的一个或多个实施例的方法的一个或多个部分所需的某些个别加工步骤可利用传统半导体制造技术和传统半导体制造工具。这些技术和工具是本领域普通技术人员所熟知的。此外，大量的现有出版物中也记载了许多用于制造半导体器件的加工步骤和工具，举例来说，包括:P.H.Holloway等所著的《复合半导体手册：生长、加工、特性和器件》(Handbook ofCompound Semiconductors:Growth，Processing，Characterization，and Devices)，剑桥大学出版社，2008；以及R.K.Willardson等所著的《复合半导体的制程与性能》(Processingand Properties of Compound Semiconductors)，学术出版社，2001，上述文献以引用方式并入本文中。需要强调的是，虽然本文阐述了一些单独的加工步骤，但是这些步骤仅仅是说明性的，本领域技术人员可能熟悉的其它同样合适的替代方案也包含在本发明的范围之内。
应当理解，附图中所示的多个层和/或区域不一定按比例绘制。此外，为了描述的经济性，可能在所示附图的集成电路器件中没有将该器件中常用的一种或多种半导体层表示出来。然而，这并不意味着在实际的集成电路器件中省略这些没有被明确表示的半导体层。
图1A示出垂直双扩散金属氧化物半导体场效应晶体管(VDMOSFET)器件100的至少一部分的截面图。该VDMOSFET器件100包括衬底102，该衬底102可由单晶硅形成，单晶硅通过添加杂质或掺杂剂(例如硼、磷、砷等)来改变材料的导电性(例如，N型或P型)。在本传统栅对比例中，衬底102具有N导电类型，因此可被称为N型衬底(N+SUB)。
外延区域104形成于该衬底102的上表面。在本传统栅对比例中，外延区域104通过添加杂质或掺杂剂具有N导电类型(N-EPI)。在该VDMOSFET器件100中，该外延区域104作为该器件的轻掺杂漂移区。在本传统栅对比例中具有P型导电类型的体区域106(P-BODY)形成于靠近外延区域104的上表面，并在横向上相互间隔开。该VDMOSFET器件100还包括形成于各体区域106的至少一部分之中并靠近该体区域的上表面的源极区域108。优选的，可采用传统的注入工艺，用已知浓度水平的杂质掺杂该源极区域108，从而根据需要选择性地改变材料的导电性。例如，该源极区域108为N型导电类型(N+)。形成于靠近体区域106上表面重掺杂区域110具有与体区域106相同的导电类型(例如本例中的P型)，其横向与对应的源极区域108相邻，以形成该VDMOSFET器件100的体区域触点。每个所述的源极区域108均与对应的体区域触点110电连接。
在VDMOSFET结构中，衬底102作为器件的漏极区域。形成于衬底102背面的漏极触点112提供与该衬底/漏极102之间的电连接。
在源极区域108之间的至少一部分体区域106及外延漂移区104之上形成栅极114。在该栅极114下形成薄氧化层116(例如，二氧化硅SiO2)作为栅氧化物，用于将栅极与该VDMOSFET器件100中的源极区域108、体区域106和外延区域104电隔离。在栅极114和栅氧化层116的侧面形成绝缘侧墙118将栅极与源极区域108电隔离。如本领域技术人员所熟知的，施加于栅极的偏压在栅极下的体区域106中形成通道，用于控制源极区域108和作为漏极区域的衬底102之间的电流。
该VDMOSFET器件100采用在器件表面的平面栅结构，具有制作工艺简单、应用可靠性佳等优点。然而，VDMOSFET设计也显示出明显的缺点，包括具有较高的导通电阻和较大的寄生栅漏电容(即，密勒电容)，这使得这种器件不适合大功率、高频应用。较高的导通电阻RON主要归因于体区域(P-body)通道电阻RBODY(可称为MOSFET通道电阻)、结场效应晶体管(JFET)通道电阻RJFET和外延漂移区电阻REPI的组合(即RON＝RBODY+RJFET+REPI)。其中，REPI是主要因素(在100伏器件中，其占总导通电阻RON的约百分之五十以上)。
图1B为图1A中的示例性的VDMOSFET器件100的至少一部分的截面图，其中表示出了寄生栅漏电容(例如密勒电容)。如图1B所示，较大的寄生栅漏电容Cgd主要归因于栅极114和外延漂移区104之间的较大的重叠区。这种大寄生栅漏电容Cgd元件在高频应用中会造成显著的开关功率损耗，因此不可取。
人们一直努力降低VDMOSFET器件的导通电阻，从而提高电导率。特别是希望通过减小体区域106的横向间距来增加VDMOSFET器件100的通道密度。然而，更窄的体区域间隔带来的结场效应晶体管效应会增加体区域106之间的JFET电阻RJFET，从而抵消增加通道密度所带来的好处，总需要在MOSFET通道电阻RBODY和JFET通道电阻RJFET之间进行取舍。同样，虽然可以通过增加外延区域104(JFET区域)的上表面中的掺杂浓度来减小JFET通道电阻，但是这种JFET通道电阻的减小也会导致不期望的器件关断状态时雪崩击穿电压的降低。在这一方面，也有尝试在器件的关断状态下，使用电荷平衡方法来平衡N型外延漂移区104中的正电荷与P型体区域106中的负电荷，以增加外延漂移区104的掺杂浓度，从而减小漂移区域通态电阻REPI，然而，对于一个给定的尺寸，掺杂浓度被限定在一个特定的等级，通常低于1017/cm3左右。
图2A至2C分别为至少一部分的典型沟槽栅MOSFET器件200，230和250的截面图，其显示出减小的导通电阻，并概念性地说明器件中体区域深度变化带来的一些影响。参考图2A所示，沟槽栅MOSFET器件200包括衬底202，该衬底202可由单晶硅形成，单晶硅通过添加具有N导电类型的杂质或掺杂剂形成，因此可被称为N型衬底(N+SUB)。
外延区域204形成于该衬底202的上表面。在本例中，外延区域204通过添加杂质或掺杂剂具有N导电类型(N-EPI)。与图1A中所示的VDMOSFET器件100类似，在该VDMOSFET器件200中，该外延区域204作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的体区域(P-BODY)206形成于靠近外延区域204的上表面，并在横向上相互间隔开。该MOSFET器件200还包括形成于各体区域206的至少一部分中并靠近该体区域的上表面的源极区域208。优选的，可采用传统的注入工艺，用已知浓度水平的杂质掺杂该源极区域208以具有N型导电类型(N+)。形成于靠近体区域206上表面重掺杂区域210具有P导电类型，其横向与对应的源极区域208相邻，以形成该MOSFET器件200的源极触点。每个所述的源极区域208均与对应的体区域触点210电连接。
与图1A所示的VDMOSFET器件100类似，在该MOSFET器件200中，衬底202作为器件的漏极区域。优选形成于衬底/漏极202背面的漏极触点212提供与该衬底/漏极202之间的电连接。
该MOSFET器件200还包括沟槽栅214，该包含多晶硅的沟槽栅214在体区域206以及源极区域208之间通过外延区域204上表面而形成。沟槽栅214可以通过形成部分穿过外延区域204和在体区域206和源极区域208之间的通道(即，沟槽)、并在通道中用介电材料216填充来制造。所述介电材料优选为氧化物，例如二氧化硅。沟槽栅214随后形成为部分穿过介电材料216，垂直延伸并超过源极区域208和体区域206。围绕该沟槽栅214侧壁的介电材料216的厚度优选刚好能够防止该沟槽栅214与相邻的源极区域208和体区域206之间直接电接触。
与图1A所示的VDMOSFET器件100中的平面栅的设计相反，所述沟槽栅MOSFET器件200通过消除JFET电阻因素RJFET实现具有较低导通电阻的优点。然而，寄生栅漏(密勒)电容Cgd仍然很高。如图2B所示的示例性的沟槽MOSFET器件230，通过增加沟槽底部的介电材料216的厚度，栅漏电容可以稍微减小。该沟槽MOSFET器件230基本上与图2A中所示的器件200相同，只是体区域206进入外延漂移区域204的深度略微减小。虽然器件230减小了寄生栅漏电容Cgd，但是在多晶硅沟槽栅214的底角和外延区域204之间产生了薄弱点232，该薄弱点232会导致人们所不期望的器件击穿电压的降低。
使得在体区域206内形成通道的这一过程的困难进一步复杂化的是，外延区域204中体区域的深度必须参照沟槽栅214的深度进行严格控制。体区域206不能太浅，因为如图2B所示的MOSFET设备230所示，这会导致在高阻断电压下被过早击穿的薄弱点232。类似的，如图2C中的沟槽栅MOSFET器件250所示，体区域206也不能在外延区域204中太深，因为这将与人们所希望的相反，增加沟槽栅214底部附近的栅氧化层厚度，如图2C中由厚氧化物区域252所表示的那样。沟槽栅MOSFET器件250中的厚氧化物区域252减少了对形成于体区域206中的通道的栅极控制，从而使得器件难以导通；也就是说，MOSFET器件250将表现出人们所不希望的器件阈值电压的增大。
图3A至3C分别为至少一部分的示例性分裂沟槽栅MOSFET器件300、330、350的截面图。如图3A所示，该分裂沟槽栅MOSFET器件300包括衬底302，该衬底302可由单晶硅形成，单晶硅通过添加具有N导电类型的杂质或掺杂剂形成，因此可被称为N型衬底(N+SUB)。外延区域304形成于该衬底302的上表面。在本例中，外延区域304通过添加杂质或掺杂剂具有N导电类型(N-EPI)。与图1A中所示的VDMOSFET器件100及图2A中所示的沟槽栅MOSFET器件200类似，在该MOSFET器件300中，该外延区域304作为该器件的轻掺杂漂移区。在该传统栅对比例中具有P型导电类型的体区域(P-BODY)306形成于靠近外延区域304的上表面，并在横向上相互间隔开。该MOSFET器件300还包括形成于各体区域306的至少一部分中并靠近该体区域的上表面的源极区域308。优选的，可采用传统的注入N型杂质形成具有N型导电类型的源极区域308(N+)。在本实施例中，具有P导电类型的重掺杂区域310形成于靠近体区域306的上表面，其横向与对应的源极区域308相邻，以形成该MOSFET器件300的体区域触点。由此，每个所述的源极区域308均与对应的体区域触点310电连接。
与图1A所示的VDMOSFET器件100及图2A中所示的沟槽栅MOSFET器件200类似，在该分裂沟槽栅MOSFET器件300中，衬底302作为器件的漏极区域。形成于衬底/漏极302背面的漏极触点312提供与该衬底/漏极302之间的电连接。
该MOSFET器件300还包括填充了介电材料(例如二氧化硅)的介质沟槽314，该介质沟槽314垂直延伸于外延区域304中并在体区域306以及源极区域308之间。可包含多晶硅的沟槽栅316形成于该介质沟槽314中，沟槽栅316的深度刚好低于体区域306的底部。在沟槽314中还形成了位于所述沟槽栅316的垂直下方的屏蔽栅318。该屏蔽栅318通过介质沟槽314中的介质材料与所述的沟槽栅316以及外延区域304电隔离。在本对比例中，沟槽栅316比屏蔽栅318略宽，使得屏蔽栅被与沟槽栅相比更厚的介电材料层包围。优选的，屏蔽栅318连接到源极区域308。
在该MOSFET器件300中，所述的屏蔽栅318有助于减小寄生栅漏电容Cgd，并提高关断状态阻断电压。然而，这种分裂沟槽栅MOSFET设计所提供的任何改进都只能在器件关断状态下适用，也就是说，在最大掺杂浓度由器件所需的击穿电压决定的情况下，基本上没有改善导通状态的性能。在精确控制体区域306的深度和厚度方面，分裂沟槽栅设计面临类似的困难。
例如，如图3B所示的具有浅体区域306的分裂沟栅MOSFET器件330。如前文中结合图2B表述的那样，该MOSFET器件330中的浅体区域306会在沟槽栅316的底角附近产生薄弱点区域332，这会导致在高阻断电压下器件被过早击穿。
同样，图3C表示了具有深体区域306的分裂沟槽栅MOSFET器件350，其使得体区域的底部延伸到沟槽栅316的底部之下。如前文中结合图2C表述的那样，该MOSFET器件350中的深体区域306会在沟槽栅316底角附近形成厚氧化区域352，该厚氧化物区域352减少了对形成于体区域306中的通道的栅极控制，从而增大了器件的阈值电压，使得器件难以导通。
如在一个或多个对比例中所示的，本发明人尝试利用平面栅和沟槽栅结构的有益特性来提供具有此处称为超级栅结构的MOSFET器件，其有利地实现了增强高频性能，且不会显著降低器件中的功率和线性性能。图4A及4B所示，分别为本发明的作为对比例的超级栅MOSFET器件400的至少一部分的透视图和截面图(具体参见CN112614891A)。
该MOSFET器件400包括衬底402，该衬底402可由单晶硅(例如具有〈100〉或〈111〉的晶向)形成，单晶硅通过添加杂质或掺杂剂(例如硼、磷、砷、锑等)来形成所需要的导电类型(例如，N型或P型)和掺杂等级。P型衬底可通过向衬底材料中添加规定浓度水平(例如，每立方厘米约1014至约1018个原子)的p型杂质或掺杂剂(例如，III族元素，如硼)来形成，例如通过扩散或注入工艺，根据需要改变材料的导电特性。在其它实施方式中，N型衬底可通过向衬底材料中添加规定浓度水平的N型杂质或掺杂剂(例如，V族元素，如磷)来形成。在该实施例中，衬底402被掺杂以具有N型导电类型，因此可被称为N型衬底(N+SUB)。类似的其它可用于形成衬底402的材料，例如但不限于:锗、砷化镓、碳化硅、氮化镓、磷化铟等。
外延区域404形成于该衬底402的上表面。在本超级栅对比例中，外延区域404通过添加杂质或掺杂剂具有N导电类型(N-EPI)，类似的，也可考虑采用P型外延(例如，通过添加P型掺杂剂)。与图1A所示的VDMOSFET器件100及图2A中所示的沟槽栅MOSFET器件200类似，在该MOSFET器件400中，该外延区域404作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的体区域(P-BODY)406形成于靠近外延区域404的上表面，并在横向上相互间隔开。本实施例中的体区域406可通过使用标准互补金属氧化物半导体(CMOS)制造技术，将P型杂质(例如:硼)注入外延区域404的指定区域来形成。相对于衬底的掺杂水平，体区域406优选地采用更重的掺杂，例如，约5×1016个原子/立方厘米(cm3)至约1×1018个原子/cm3。在采用P型外延区域的一个或多个可选的实施方式中，体区域406可以包括使用类似CMOS制造技术形成的N型阱。
该MOSFET器件400还包括形成于各体区域406的至少一部分中并靠近该体区域的上表面的源极区域408。优选的，源极区域408采用与所述体区域406的导电类型相反的杂质掺杂。在本超级栅对比例中，该源极区域408为N型导电类型(N+)。在本超级栅对比例中，具有P型导电类型的重掺杂区域410形成于靠近体区域406上表面并横向与对应的源极区域408相邻，从而形成该MOSFET器件400的体区域触点。相应的源极(S)电极412将每一源极区域408电连接到对应的体区域触点410。
与图1A所示的VDMOSFET器件100类似，在该MOSFET器件400中，衬底402作为器件的漏极区域。漏极(D)电极414优选地形成于衬底/漏极402背面，其提供与衬底/漏极之间的电连接。与标准横向MOSFET器件中漏极和源极电极均形成在器件的上表面不同，该MOSFET器件400的漏极触点414形成于与源极电极414相反的器件下表面，也就是说，漏极电极414和源极电极412分布于该MOSFET器件400的垂直方向上相反的两个表面上。
该MOSFET器件400还包括栅极结构，其至少包括两个部分，平面栅(G1)416和沟槽栅(G2)418。在该超级栅对比例的图示中，两个平面栅416分别设置于沟槽栅418的两侧。平面栅416和沟槽栅418优选地形成为彼此物理隔离的梳状(条状)结构，即便平面栅和沟槽栅在其条状结构的一端或两端电连接(图中未示出，但含义明确)。在一个或多个可替代的实施方式中，平面栅416和沟槽栅418可以形成具有平面和沟槽栅功能的相连栅极结构，下文中将结合图6进一步详细描述。
在一个或多个超级栅对比例中，可包含有多晶硅的沟槽栅418在体区域406和源极区域408之间通过外延区域404的上表面基本垂直地形成，从而使得在沟槽栅418的两侧都有一个源极区域408。更具体地说，沟槽栅418可以在部分通过外延区域404且在体区域406和源极区域408之间开口(例如，挖沟或挖槽)，并用介电材料420填充该开口来制造。在一个或多个超级栅对比例中，该介电材料420是一种氧化物，例如二氧化硅，然而本发明不限于任何特定的电绝缘材料。该沟槽栅418随后形成为部分穿过介电材料420，并垂直延伸到源极区域408和体区域406的更下方。由此，介电材料420将沟槽栅418与周围的外延区域404电隔离，从而防止沟槽栅418与相邻源极区域408和体区域406之间的直接电接触，因此该介电材料420可被称为沟槽栅氧化层。
在一个或多个实施例中，各平面栅416均设置于外延区域404的上表面上，其重叠于至少一部分相应的体区域406。在每个平面栅416与体区域406以及外延区域404的上表面之间形成介电层422，以将平面栅416与体区域及外延区域电隔离，因此可称为平面栅氧化层。尽管在图4A中未明确示出，如图4B所示，优选地在平面栅416的侧壁和延伸于外延层404的上表面上的沟槽栅418的一部分侧壁上形成介电隔离物424。如图4B所示，栅极侧墙隔离物424将平面栅与沟槽栅电隔离，并且将平面栅416与对应的源极电极412电隔离。
继续参考图4B，该MOSFET器件400还包括与平面栅416电连接的第一栅极电极426，以及与沟槽栅418电连接的第二栅极电极428。栅极电极426及428可以通过分别在栅极416和418的上表面的至少一部分上形成金属硅化物层的方式实现。如本领域技术人员所知，在栅极硅化工艺中，金属膜(例如钛、钨、铂、钴、镍等)沉积于多晶硅栅极的上表面上，并且通过退火使沉积的金属膜与多晶硅栅极中的硅之间发生反应，最终形成金属硅化物触点。
当超过阈值电压的正偏压施加于N通道MOSFET器件时，例如通过在所述的平面栅416和相应的源极区域408之间施加正电压，在平面栅下的体区域406中形成通道，从而导通该MOSFET器件400。同时，由于沟槽栅418电连接到平面栅416，正偏压将施加于沟槽栅上，从而如图4C所示，在外延区域404靠近沟槽栅氧化层420的表面处形成一个具有多数载流子(例如本实施例中的电子)的强积累层430。这个积累层430有益地增加了MOSFET器件400的电导，这使得器件能够获得非常低的导通电阻，举例而言，在30伏的阻断电压额定值下，大约二毫欧姆-平方毫米(2mΩ-mm2)。如下文中所将叙述的，相比传统的平面栅和沟槽栅器件，该超级栅MOSFET器件400获得了实质性的性能提升。
图5概念性地描述了三种不同类型MOSFET器件的特征导通电阻Rsp(欧姆-平方厘米)与击穿电压(伏特)之间的比例关系。具体而言，标号502表示与图2A中所示的沟槽栅MOSFET器件200一致的沟槽栅MOSFET器件的特征导通电阻Rsp与击穿电压之间的比例关系。标号504表示与图3A中所示的分裂沟槽栅MOSFET器件300一致的分裂沟槽栅MOSFET器件的特征导通电阻Rsp与击穿电压之间的比例关系。标号506表示为根据本发明的一个或多个对比实施例形成的超级栅MOSFET器件(例如图4A中所示的超级栅MOSFET器件400)的特征导通电阻Rsp与击穿电压之间的比例关系。在理想情况下，MOSFET器件将表现出高击穿电压和低特征导通电阻，然而，在实践中，器件特性通常是相互矛盾的，也就是说，具有非常低导通电阻的MOSFET器件也将具有非常低的击穿电压，反之亦然，如图中标号分别为502及504所示的沟槽栅及分裂沟槽栅MOSFET器件那样。
如图5所示，与沟槽栅MOSFET器件(标号502)或分裂沟槽栅MOSFET器件(标号504)相比，根据本发明超级栅对比例形成的超级栅MOSFET器件(标号506)至少具有两个明显的优点。首先，相较于502和504，表示特征导通电阻Rsp与击穿电压之间的比例关系506的斜率显著降低，即在与具有相同额定击穿电压的沟槽栅MOSFET器件或分裂沟槽栅MOSFET器件相比，超级MOSFET器件具有明显更小的特征导通电阻。从而，芯片的尺寸可以按比例缩小，与芯片尺寸成正比的，进一步导致寄生栅极电容和栅漏电容的明显减小。
通常情况下，平行板电容的电容值C根据下式确定：
其中，ε0是绝对介电常数(即真空介电常数ε0＝8.854×10-12F/m，εr是平行板之间的介质或介电材料的相对介电常数，A是每个平行板的一个侧面的表面积，d是平行板之间的距离(即，平行板之间介电材料的厚度)。因此，通过减小芯片尺寸，可以减少寄生栅极电容和/或寄生栅漏电容的一个或两个平行板的表面积。寄生栅极电容和栅极对漏极电容减小有利于降低在高频应用(例如同步DC-DC变换器)中的开关损耗。
继续参考图5，如标记506的梯形形状所示的，本发明对比例的超级栅MOSFET器件的第二个显著的优点在于，该超级栅MOSFET器件能够在器件运行期间调节特征导通电阻，而常规MOSFET器件具有固定的特征导通电阻。这主要是由于在常规MOSFET设计中，掺杂浓度，及其关联的载流子浓度，在器件制造完成后是固定的。相比之下，在本发明的一个或多个实施例的超级栅MOSFET器件中，载流子浓度不是固定的，而是依赖于施加于沟槽栅结构的偏压，是可以方便地进行调节的。由此带来了许多的好处，包括为器件设计提供了更大的灵活性，更宽的工艺窗口，并且为超级栅MOSFET器件的运行提供了更高的可靠性。
图6为本发明的一个另一个对比例所示的典型的超级栅MOSFET器件600的至少一部分的透视图。更具体地说，该超级栅MOSFET器件600与图4A和4B中所示的典型的超级栅MOSFET器件400类似，区别在于该MOSFET器件600包括简化的栅极设计，其将平面栅(图4B中的416)和沟槽栅(图4B中418)合并在一起，在该MOSFET器件600形成具有平面栅和沟槽栅功能的T形栅极602。具体的，所述栅极602包括作为相连结构的平面栅部分604和沟槽栅部分606。
沟槽栅部分606位于两个体区域406之间，并至少部分垂直延伸于外延区域404中。本发明的超级栅对比实施例中沟槽栅部分606不限于任何特定尺寸，但沟槽栅部分606的深度优选约1-2微米(μm)。平面栅部分604开始于沟槽栅部分606，并沿外延区域404和体区域406的上表面，向两个相反的横向方向(即水平方向)延伸，直至相应的源极区域408的边缘。在栅极602下方形成绝缘层608以将栅极与相邻的结构和区域电隔离。优选地，介电侧墙610设置于该栅极602的侧壁上，以防止栅极与源极电极412之间电接触。
平面栅和沟槽栅部分604和606优选地分别与图4b中的示例MOSFET器件400中平面栅416和沟槽栅418相同的方式工作。更具体地说，通过在栅极602和源极区域408之间施加大于MOSFET器件600阈值电压的栅极偏压信号，每个平面栅部分604将诱导在平面栅部分直接下方的相应体区域406中形成通道；当施加的栅极偏压信号低于器件阈值电压时，通道被根本性地关闭。与此同时，所施加的栅极偏压信号将导致沟槽栅部分606在靠近栅极氧化层608的位置形成一个具有大多数载流子的且具有沟槽栅部分的轮廓的强积累层612。如前文所述，即使在体区域406之间仅有一个狭窄的空间，该强积累层612能够增加MOSFET器件600的电导，从而降低器件的导通电阻。将栅极602连接到源极电极412，可关闭体区域406内的通道，从而关断该MOSFET器件600。
仅作为举例的，而非限制性的，图7A至7I所示为图4B中本发明的一个对比实施例的超级MOSFET器件的至少一部分的示例性的制造过程的截面示意图。
参考图7A所示，该示例性的制造过程从衬底702开始，在一个或多个实施例中，该衬底702包括单晶硅或其它替代性的半导体材料，例如但不限于，锗、硅锗、碳化硅、砷化镓、氮化镓等。在本说明性实施例中，所述衬底702掺杂N型杂质或掺杂剂(例如:磷等)形成N导电类型衬底(N+SUB)。本发明的实施例中也可考虑使用P导电类型衬底。衬底702最好经过清洗和表面处理。
然后在衬底702的上表面，通过例如外延生长过程，形成外延层704。在一个或多个实施例中，所述外延层具有N导电类型(N-EPI)，当然也可以考虑采用相类似的P导电类型外延层。外延层704的掺杂浓度最好低于衬底702的掺杂浓度。
如图7B所示，为在外延层704的表面上形成硬掩膜层706。在一个或多个实施例中，可以包括氮化硅的硬掩膜层706优选使用标准沉积工艺形成。然后将硬掩膜层706进行图案化(例如，使用标准光刻和蚀刻)，并蚀刻以形成至少部分位于所述外延层704中的沟槽708。在一个或多个超级栅对比实施例中，可以采用反应离子刻蚀(reactive ion etching，RIE)形成沟槽708。随后如图7C所示，在沟槽708的内壁(例如侧壁和底部)上形成第一介电层710，在一个或多个实施例中，该第一介电层710可以是氧化层。尽管本发明的超级栅对比实施例不限于任何特定的介电材料，然而，在一个或多个实施例中，该第一介电层710包括使用干法或湿法氧化工艺形成的二氧化硅。该第一介电层710将形成本示例的超极栅MOSFET器件中的沟槽栅的栅极氧化物(例如，图4A中的418)。
现在参考图7D，举例而言，通过使用湿法或干法蚀刻工艺(例如化学或等离子体蚀刻)移除硬掩膜层(图7C中的706)。然后在外延层704的上表面形成第二介电层711，在一个或多个实施例中，该第二介电层711可以是氧化层。该第二介电层711将形成超级栅MOSFET器件的平面栅的栅氧化物(例如图4A中的416)。通常是由高温环境(例如，约800摄氏度(℃)至1200℃)驱动氧和硅之间发生化学反应，产生二氧化硅，形成第一和第二介电层710，711；然而，即使在室温下，也可以在周围环境中形成一层薄(例如，约1-3埃)的天然氧化物。为了在受控环境中生长较厚的氧化物，可以使用几种已知的方法，例如，通过原位生成蒸汽或远程等离子体源(例如，远程等离子体氧化(RPO))进行氧化。
接下来，如图7E所示，形成一个包括平面栅712和沟槽栅714的栅极结构。平面栅和沟槽栅712、714优选地包括多晶硅，并使用标准沉积工艺形成，然后进行图案化(例如，使用标准光刻和蚀刻)和蚀刻。在本超级栅对比实施例中，在沟槽栅714的两侧各设置有一个平面栅712。虽然在图7E中没有明确的表示出来，但是，平面栅712和沟槽栅714优选地形成在结构上相互分离的梳状(即条状)结构，该结构中，平面栅和沟槽栅在条状的一端或(相对的)两端电连接。在一个或多个可替代的实施例中，平面栅712和沟槽栅714可以形成如前文中结合图6所述的具有平面栅和沟槽栅功能的相连结构。
如图7F所示，采用例如标准的选择性蚀刻工艺，将位于外延层704的上表面的第二介电层(图7E中的711)的暴露部分(即不被平面栅712和沟槽栅714覆盖的部分第二介电层)移除。然后在靠近外延层上表面的外延层704中形成自对准体区域716。在本示例性超级栅对比实施例中，优选地，通过将规定浓度等级的P型掺杂剂注入外延层704，然后进行热处理(例如退火)将掺杂剂驱动到外延层，来形成体区域716。
可选的，在图7F所示的超级栅对比实施例中，注入区域718最好形成于外延层704中，并靠近外延层的上表面，且位于体区域716和沟槽栅714之间。在一个或多个超级栅对比例中，所述注入区域718是通过将规定浓度水平的N型掺杂剂注入位于所述平面栅712和所述沟槽栅714之间的外延层704而形成的。在注入过程中，平面栅和沟槽栅作为掩膜。优选地，所述注入区域718用于提高在所述体区域716中形成的通道的边缘的N型掺杂浓度等级，从而降低该MOSFET器件的导通电阻。注入区域718还可以限制栅极712下的通道区域，从而提升高频性能。虽然本发明的实施例不限于任何特定的掺杂浓度，然而，在一个或多个实施例中，所述注入区域718的优选掺杂浓度约为1×1016至1×1018个原子/立方厘米。
如图7G所示，而后，在平面栅712和沟槽栅714的侧壁上形成介电侧墙720。尽管本发明不限于任何特定的介电材料，然而，在一个或多个超级栅对比实施例中，该介电侧墙720可以包括二氧化硅或氮化硅。而后，采用蚀刻工艺产生所需的图案化，形成器件中的源极区域触点(例如，N型)和体区域拾取触点(例如，P型)。
在图7H中，源极区域722形成于对应的体区域716中接近体区域上表面和自对准平面栅712的位置。在本示例性对比实施例中，使用例如标准注入工艺(例如离子注入)形成具有N导电类型的源极区域722。在该对比实施例中，具有P导电类型的重掺杂区域724形成于靠近体区域716的上表面，且横向相邻于对应的源极区域722的位置，以形成该超级栅MOSFET器件的体区域触点。因此，每个源极区域722均电连接到相应的体区域触点724。
现在参考图7I，采用标准的前端硅化工艺，分别在源极区域722形成金属硅化物触点726，并在平面栅和沟槽栅分别形成金属硅化物触点728和730。众所周知，在硅化过程中，先在晶片的上表面沉积一层金属，然后进行热处理(例如热退火)，以便在金属与暴露的硅接触的位置形成合金(金属硅化物)。然后使用例如标准蚀刻工艺去除未反应的金属，在源极和栅极触点处形成低电阻的硅化物。然后利用金属(如:铝等)进行正面互连和钝化，并在前道工艺(front-end-of-line，FEOL)中进行介电沉积和图案化。在FEOL工艺之后，晶片被翻转以进行背面减薄(例如，使用化学机械抛光，CMP)和背面金属化以形成超级栅MOSFET器件的漏极触点732。
图8为本发明的一个对比实施例中超级栅MOSFET器件800的至少一部分的截面图。所述MOSFET器件800与图4B中所示的超级栅MOSFET器件400相似，区别在于，其栅极结构被配置为具有增强电压阻断能力。如图8所示，超级栅MOSFET器件800包括衬底802，该衬底802可由通过添加具有期望的导电类型(N型或P型)和掺杂水平的杂质或掺杂剂(如硼、磷、砷、锑等)而改性的单晶硅形成。在本示例性实施例中，衬底802被掺杂以具有N导电类型，因此可以称为N型衬底(N+SUB)。也可以考虑采用其它材料形成衬底802，例如，但不限于锗、砷化镓、碳化硅、氮化镓、磷化铟等。
外延区域804形成于该衬底802的上表面。在本超级栅对比例中，外延区域804通过添加具有N导电类型杂质或掺杂剂变性形成(N-EPI)，当然，也可考虑采用P型外延。在该MOSFET器件800中，该外延区域804作为该器件的轻掺杂漂移区。在本实施例中具有P型导电类型的两个体区域(P-BODY)806形成于靠近外延区域804的上表面，并在横向上相互间隔开。本实施例中的体区域806可通过使用标准互补金属氧化物半导体(CMOS)制造技术，将P型杂质(例如:硼)注入外延区域804的指定区域来形成。
源极区域808形成于对应体区域806的至少一部分中并靠近该体区域的上表面。优选的，在该示例性的MESFET器件800中，源极区域808具有N型导电类型。在本超级栅对比实施例中，形成于靠近体区域806上表面并横向与对应的源极区域808相邻的重掺杂区域810具有P型导电类型，从而形成该MOSFET器件800的体区域触点。相应的源极(S)电极812将每一源极区域808电连接到对应的体区域触点810。
在该超级栅MOSFET器件800中，衬底802作为器件的漏极区域。相应的，例如在后道工艺(back-end-of-line，BEOL)中，漏极(D)电极814优选地形成于衬底/漏极802背面，其提供与衬底/漏极之间的电连接。与图4B中所示的MOSFET器件400相似，漏极电极814形成于该MOSFET器件800的背面，是位于与形成于器件上/前表面的源极电极812相反的一面上，也就是说，漏极电极814和源极电极812分布于该MOSFET器件800的垂直方向上相反的两个表面上。
该MOSFET器件800还包括栅极结构，其至少包括两个部分，平面栅(G1)816和沟槽栅(G2)818。在本发明超级栅对比例的图示中，两个平面栅816分别设置于沟槽栅818的两侧。平面栅816和沟槽栅818优选地形成为彼此结构分离的梳状(条状)结构，即平面栅和沟槽栅在其条状结构的一端或两端电连接(图中未明示，但隐含)。在一个或多个可替代的实施例中，平面栅816和沟槽栅818可以形成具有平面和沟槽栅功能的相连栅极结构。
在一个或多个实施例中，可包含有多晶硅的沟槽栅818通常可通过位于体区域806之间，也位于源极区域808之间的外延区域804的上表面垂直形成，从而使得在沟槽栅818的两侧都有一个源极区域808。该MOSFET器件800还包括将沟槽栅818与周围的外延区域804电隔离的介电层820，从而防止沟槽栅818与相邻源极区域808和体区域806之间的直接电接触。在一个或多个超级栅对比实施例中，该介电层820包括一种氧化物，例如二氧化硅，可被称为沟槽栅氧化层，然而该方案不限于任何特定的电绝缘材料。
在一个或多个对比实施例中，各平面栅816均设置于外延区域804的上表面上，其至少一部分重叠于相应的体区域806。在每个平面栅816与体区域806以及外延区域804的上表面之间形成第二介电层822，以将平面栅816与体区域及外延区域电隔离，因此可称为平面栅氧化层。优选地在平面栅816的侧壁和沟槽栅818的侧壁上形成介电侧墙824。栅极侧墙824将平面栅与沟槽栅电隔离，并且将平面栅816与对应的源极电极812电隔离。
继续参考图8，该超级栅MOSFET器件800还包括与平面栅816连接的第一栅极电极826，以及与沟槽栅818连接的第二栅极电极828。栅极电极826及828可以通过分别在栅极816和818的上表面的至少一部分上形成金属硅化物层的方式实现。
为了优化超级栅MOSFET器件800的电压阻断能力，沟槽栅结构优选地配置有沟槽栅氧化层820，该沟槽栅氧化层820位于所述沟槽栅结构下部830的部分比位于沟槽栅结构上部832的部分更厚。尽管本发明的超级栅对比实施例不限于任何特定的尺寸，然而，在一个或多个超级栅对比实施例中，在沟槽栅结构上部832处的沟槽栅氧化层820的厚度约为10-50nm，而位于沟槽栅结构下部830处的沟槽栅氧化层厚度约为50-500nm。每个平面栅(G1)816下的平面栅氧化层822优选在5-50nm左右。以下结合图9A到9L，说明性地介绍配置具有沟槽栅结构的超级栅MOSFET器件的方法。
具体而言，图9A至9L为图8所示的本发明超级栅对比例的图8所示的实施例中的超级栅MOSFET器件800的至少一部分的制造过程的截面示意图。参考图9A所示，该示例性的制造过程从衬底902开始，在一个或多个实施例中，该衬底902包括单晶硅或其它替代性的半导体材料，例如但不限于，锗、硅锗、碳化硅、砷化镓、氮化镓等。在本说明性实施例中，所述衬底902掺杂N型杂质或掺杂剂(例如:磷等)形成N导电类型衬底(N+SUB)。本发明的超级栅对比实施例中也可考虑使用P导电类型衬底。衬底902最好经过清洗和表面处理。
然后在衬底902的上表面，通过例如外延生长过程，形成外延层904。在一个或多个实施例中，所述外延层具有N导电类型(N-EPI)，当然也可以考虑采用相类似的P导电类型外延层。外延层904的掺杂浓度最好低于衬底902的掺杂浓度。
如图9B所示，为在外延层904的表面上形成硬掩膜层906。在一个或多个实施例中，优选使用标准沉积工艺，形成可以包括氮化硅的硬掩膜层906。然后使用例如标准光刻和蚀刻，将硬掩膜层906进行图案化，在利用例如蚀刻工艺形成至少部分位于所述外延层904中的沟槽908；在一个或多个超级栅对比实施例中，可以采用反应离子刻蚀(RIE)形成沟槽908。随后如图9c所示，采用例如蚀刻的方法去除硬掩膜层906。
该超级栅MOSFET器件800的制造过程中，一开始的两个步骤与图7A和7B中所描绘的图4B所示的示例性的超级栅MOSFET器件400的制造过程相同。现在参考图9D，在沟槽908中以及外延层904上表面的至少一部分上形成绝缘层910。在一个或多个实施例中，绝缘层910包括生长或沉积于沟槽908中以及外延层904上表面的氧化物(例如二氧化硅)。然后如图9E所示，利用回蚀刻工艺，例如湿法蚀刻，以去除外延层904上表面的绝缘层910和沟槽908中的部分侧壁上的绝缘层910，允许部分绝缘层910保留在沟槽底部，如图9F所示，晶片通过热氧化工艺，形成较薄的共形栅氧化层912。尽管本发明的超级栅对比例不限于任何特定尺寸，然而在一个或多个实施例中，所述外延层904上表面上以及沟槽908侧壁上的氧化层912的厚度约为30-50nm。
如图9G所示，在一个或多个超级栅对比实施例中，利用各向异性蚀刻(例如RIE)在绝缘层910中形成一个较窄的沟槽914。然后，如图9H所示，在第一沟槽908的侧壁的上部和外延层904的上表面生长一个薄的栅氧化层916(例如，约30-50nm)。接下来，如图9I所示，形成一个包括平面栅918和沟槽栅920栅极结构。每个平面栅和沟槽栅918、920优选地包括多晶硅，并使用标准沉积工艺形成，然后进行图案化(例如，使用标准光刻和蚀刻)和蚀刻。在本实施例中，在沟槽栅920的两侧各设置有一个平面栅918。虽然在图9I中没有明确的表示出来，但是，平面栅918和沟槽栅920优选地形成在结构上相互分离的梳状(即条状)结构，该结构中，平面栅和沟槽栅在条状的一端或(相对的)两端电连接。
现在参考图9J所示，采用例如选择性蚀刻工艺，将位于外延层904的上表面的栅氧化层(图9I中的916)的暴露部分(即不被平面栅918和沟槽栅920覆盖的部分栅氧化层)移除。然后在靠近外延层上表面的外延层904中形成自对准体区域922。在本示例性实施例中，优选地，通过将规定浓度等级的P型掺杂剂注入外延层904，然后进行热处理(例如退火)将掺杂剂驱动到外延层，来形成体区域922。
可选的，在图9J所示的超级栅对比实施例中，注入区域924优选形成于外延层904中，并靠近外延层的上表面，且位于体区域922和沟槽栅920之间。在一个或多个实施例中，所述注入区域924是通过将规定浓度水平的N型掺杂剂注入位于所述平面栅918和所述沟槽栅920之间的外延层904而形成的。在注入过程中，平面栅和沟槽栅作为掩膜。与图7F中所示的注入区域718相同的，优选地，所述注入区域924用于提高在所述体区域922中形成的通道的边缘的N型掺杂浓度等级，从而降低该MOSFET器件的导通电阻。注入区域924还可以限制栅极918下的通道区域，从而提升高频性能。虽然本发明的实施例不限于任何特定的掺杂浓度，然而，在一个或多个实施例中，所述注入区域924的优选掺杂浓度约为1×1016至1×1018个原子/立方厘米。
如图9K所示，而后，在平面栅918和沟槽栅920的侧壁上形成介电侧墙926。尽管本发明不限于任何特定的介电材料，然而，在一个或多个实施例中，该介电侧墙926可以包括二氧化硅。而后，采用蚀刻工艺产生所需的图案化，形成器件中的源极区域触点(例如，N型)和体区域触点(例如，P型)。
在图9L中，源极区域928形成于对应的体区域922中接近体区域上表面和自对准平面栅918的位置。在本示例性实施例中，使用例如标准注入工艺(例如离子注入)形成具有N导电类型的源极区域928。在该超级栅对比实施例中，具有P导电类型的重掺杂区域930形成于靠近体区域922的上表面，且横向相邻于对应的源极区域928的位置，以形成该超级栅MOSFET器件的体区域触点。因此，每个源极区域928均电连接到相应的体区域触点930。
采用标准的前端硅化工艺，分别在源极区域928形成金属硅化物触点(812)，并在平面栅918和沟槽栅920分别形成金属硅化物触点(826和828)。然后利用金属(如:铝等)进行正面互连和钝化，并在前道工艺(front-end-of Tine，FEOL)中进行介电沉积和图案化。在FEOL工艺之后，晶片被翻转以进行背面减薄(例如，CMP)和背面金属化以形成漏极触点(814)，由此形成图8所示的超级栅MOSFET器件800。
图10为本发明的另一个超级栅对比实施例中具有增强源极触点的超级栅MOSFET器件的至少一部分的截面图。该MOSFET器件1000与图4B中所示的超级栅MOSFET器件400一致，区别在于源极触点。具体而言，如图10所示，该超级栅MOSFET器件1000包括在对应的体区域406中形成的嵌入式的源极触点1002，该源极触点1002靠近体区域的上表面，并与相邻的源极区域408电连接。在一个或多个实施例中，每个嵌入式源极触点1002均包括金属，例如钨，当然，本发明的实施例不限于钨。这种源极触点结构在源极金属和源极区域408之间提供了更大的接触面积，因此有利于降低源极触点的电阻。令人满意的是，这种源极触点结构可以与本文描述的任何超级栅MOSFET器件结构一起使用，对于本领域技术人员而言，基于这一启示，这一方案是显而易见的。虽然没有在图10中明确表示出来，但是利用与平面栅和沟槽栅触点426和428的形成相同的金属硅化工艺，金属硅化物也可以形成于嵌入式源极触点1002周围形成，对于本领域技术人员而言，基于这一启示，这一方案也将是显而易见的。
与标准MOSFET器件设计相比，本发明各超级栅对比实施例的MOSFET器件实现了优越的性能。例如，图11是与标准MOSFET器件(标号1104)相比，超级栅MOSFET器件(标号1102)，例如图4B中所示的超级栅MOSFET器件400的漏极电压随时间变化的函数曲线示意图。从图11中可以看出，相对于标准MOSFET器件，新型超级栅MOSFET器件的漏极电压随时间上升(即dv/dt)要快得多。这证明了新型超级栅MOSFET器件的开关速度是有进步的。
图12为与标准MOSFET器件(标号1204)相比，超级栅MOSFET器件(标号1202)，例如图4B中所示的超级栅MOSFET器件400的栅极电压随时间变化的函数曲线示意图。从图12中可以看出，当器件关断时，标准MOSFET器件的栅极电压表现出严重的扰动1206。这种扰动主要是由于与标准MOSFET器件相关的较大的寄生密勒电容(Cgd)的漏极电压耦合效应引起的(如前文中所述)，其可能超过器件的阈值电压，从而导致器件误导通。这种器件的误导通可能会导致短路状态，特别是当MOSFET器件被用作功率开关应用(例如DC-DC变换器)中的低侧晶体管时。通过比较可以发现，标号1202所代表的超级栅MOSFET器件表现出非常小的栅极电压扰动，远低于器件的阈值电压，从而很好地消除了器件误导通问题。因此，相比传统MOSFET器件，在更高频DC-DC变换器应用中，本发明各对比实施例的超级栅MOSFET器件具有更高效率和更高可靠性。
对于图10所示的超级栅MOSFET器件1000的说明性实施例，通过将沟槽栅G2凹陷在器件的上硅表面下方，可以进一步减小平面栅G1或沟槽控制栅G2之间的耦合电容。
图13仅作为示例而不具有限制性，示出了根据本发明一个或多个实施例的具有减小的栅极耦合电容的示例性超级栅极MOSFET器件1300的至少一部分的横截面图。MOSFET器件1300类似于图10中所示的说明性MOSFET器件100，不同之处在于控制栅极凹陷在器件的上表面下方。
更具体地，参考图13，MOSFET器件1300包括形成为沟槽栅1302的控制栅极(G2)。沟槽栅1302可以与图10中所示的沟槽栅418一致的方式来制造，例如通过在P型体区域406之间部分通过外延区域404形成开口(例如，沟槽或沟道)，并用介电材料1304填充开口。介电材料1304可以是氧化物，例如二氧化硅，尽管本发明不限于任何特定的电绝缘材料。沟槽栅1302随后形成为部分通过电介质材料1304，垂直延伸并低于所述源极区域408和体区域406。因此，介电材料1304将沟槽栅1304与周围外延区域404电隔离，从而防止沟槽栅1302与相邻源极区域408和体区域406之间的直接电接触，因此可称为“沟槽栅氧化层”。
在一个或多个实施例中，在沟槽栅1302的上表面上形成附加介电材料层1306，填充沟槽并使其基本上与外延层404的上表面平齐。随后，在外延层404的上表面和介电材料层1306的上表面上形成(例如，生长)薄栅氧化层1308(例如，约3-50nm)。平面栅(G1)416形成在栅极氧化层1308的上表面上。每个平面栅416优选地包括多晶硅，并且使用标准化学气相沉积(CVD)工艺形成，随后进行图案化(例如，使用标准光刻和蚀刻)。在该说明性实施例中，有两个平面栅416布置在凹陷沟槽栅1302的任一侧。尽管在图13中未明确示出，但平面栅416和沟槽栅1302可以形成为物理上彼此分离的指状(即剥离)结构，其中平面栅和沟槽栅在指状物的一端或两端(相对)电连接。
如图13所示，所述沟槽栅1302的沟槽栅氧化层1304的厚度大致恒定。然而，应了解的是，在一个或多个替代实施例中，沟槽栅氧化层1304的厚度是可变化的，使得沟槽栅1302具有锥形轮廓。例如，在一个或多个实施例中，沟槽栅氧化层1304的厚度可以形成为沟槽底部的厚度比沟槽上部的厚度更大，这与图9I中所示的示例性沟槽栅920的形成一致。
如图13所示，通过将图10中所示的栅极418分离成平面栅1310和凹槽状的沟槽栅1302(凹槽栅)，凹槽状沟槽栅1302凹陷在MOSFET器件1300的上表面下方，由此，当沟槽栅1302接地并且在关断循环期间起到屏蔽栅极的作用时，漏极端和控制栅(G2)之间的耦合电容有益地减小，从而在MOSFET器件1300中提供改进的高频开关性能。
本发明的一个可选的实施方式中，所述平面栅1310可以去除(具体如图17所示出的即为去除平面栅1310的例子)。对于去除平面栅1310的情况，由于沟槽栅的凹陷，其与平面栅的交叠面积变小，距离也被进一步拐弯拉大，耦合电容则被明显缩小，因此也能实现本发明的目的。
本发明的另一个可选的实施方式中，所述平面栅还可以设置为如图6所示的T形栅极类似的形状，也能实现本发明的目的。
总之，由于沟槽栅离源极区域很近，容易被耦合高压，这个电容太大的话，沟槽栅耦合的高电压就会很容易进一步被耦合到平面栅上，如果耦合电压超过了阈值电压，则器件就被误开启了。而本发明的图13的MOSFET器件1300及其可选实施方式的安排可以进一步降低平面栅与沟槽栅的电容(相对于图1～图12所示的MOSFET器件)，从而解决了该技术问题。
在一些应用中，例如在DC-DC调压器中，沟槽栅1302还可用于形成与MOSFET器件和其他电路组件集成在同一衬底上的电容器，这比传统电容器结构更有效。例如，图14示出示例性电容器1400的至少一部分的横截面图，该电容器1400包括适于与MOSFET器件和其他电路组件集成在公共衬底上的沟槽结构。参考图14，电容器1400包括沟槽结构，沟槽结构包括形成电容器的第一板的导电或半导体材料1402(例如，多晶硅)，其由介电材料层1404(第一介电层)包围，以及形成电容器的第二板的衬底材料404。
沟槽结构优选以与图13所示MOSFET器件1300的沟槽栅结构的形成一致的方式制造。更具体地说，在一个或多个实施例中，电容器1400的沟槽结构通过形成部分穿过外延区域404且垂直延伸的开口(例如，沟槽或沟道)并用介电材料1404填充该开口来制造。或者，可在开口的侧壁上沉积或生长介电材料1404。与图13中所示的介电材料1304一样，介电材料1404可以包括氧化物(例如二氧化硅)，尽管本发明不限于任何特定的绝缘材料。在部分通过沟槽中的介电材料1404形成开口之后，该开口被形成电容器1400的第一板的导电或半导体材料1402填充。因此，介电材料1404将导电或半导体材料1402与周围外延区域404电隔离，从而防止第一板和第二板之间的直接电接触。
然后在导电或半导体材料1402的上表面上的沟槽中沉积/生长更多的介电材料，使得沟槽的上表面基本上与外延层404的上表面平面。随后，在沟槽和外延层404的上表面上形成绝缘层1406。
图15示出了示例性的开关DC-DC电压调节器电路1500的至少一部分的电气示意图，其应用为Buck转换器，其中可以利用本发明的一个或多个实施例的各个方面。调压器电路1500包括第一MOSFET器件M1(在本文中可称为高压侧器件)和第二MOSFET器件M2(在本文中可称为低压侧器件)。高压侧装置M1的漏极(D)连接到输入电压VIN，M1的源极(S)连接到输出开关节点SW，并且M1的栅极(G)连接到第一驱动电路1502。低压侧装置M2的漏极连接到输出开关节点SW，M2的源极连接到地，或者电路1500的替代电压回路，并且M2的栅极连接到第二驱动电路1504。
第一和第二驱动电路1502、1504构成控制器电路1506的一部分，用于分别产生提供给MOSFET器件M1和M2的栅极的第一和第二控制信号。第一驱动电路1502耦合在交换节点SW和引导电源电压BOOT之间，第二驱动电路1504耦合在驱动电源电压VDR和接地之间。在一个或多个实施例中，可以使用反相器来实现驱动电路1502、1504中的每一个。驱动器电源电压VDR优选地提供给第二驱动器电路1504，并且引导电源电压BOOT优选地提供给第一驱动器电路1502。二极管D1被连接，其具有与驱动器电源电压VDR耦合的阳极，并且具有连接至引导电源电压的阴极。电容器C1优选地连接在引导电源电压BOOT和开关节点SW之间。二极管D1和电容器C1一起构成自举电路，用于产生足够高的电压VG(VG图中未示)，以将N沟道MOSFET作为高压侧开关完全打开，这通常是在将N沟道MOSFET用于Buck变换器的高压侧晶体管时需要的。
电压调节器电路1500还包括连接在输入电压VIN和接地之间的输入电容器CIN，以及连接在调节输出电压VOUT和接地之间的输出电容器COUT。在开关节点SW和电压调节器电路1500的输出之间耦合的输出电感器LOUT用于产生经调节的输出电压VOUT。电感器L1和输出电容器COUT一起可以用作调节器电路1500的能量存储元件。
当图14所示的电容器1400用于DC-DC调压器应用(例如，图15所示的调压器电路1500)时，电容器的第一板(包括沟槽中的导体/半导体材料1402)优选接地(例如，沟槽的一端或两端)，并且电容器的第二板通过高压侧MOSFET器件M1的漏极端414连接到输入电压VIN。因此，可以使用电容器1400实现输入电容器CIN并与MOSFET器件集成。然而，由于漏极连接到高电位电压，因此在外延层404内将形成大的耗尽区。外延层404中该耗尽区的边界1408概念上如图14所示。该大耗尽区导致电容器1400的电容减小，这是不希望的。
为了增加电容而不显著增加电容器消耗的面积，可以如图16所示修改图14的说明性电容器1400。具体地，图16是示出根据本发明一个或多个实施例的示例性电容器1600的至少一部分的横截面图，该示例性电容器1600包括沟槽结构，与图14所示的示例性电容器1400一致，其已被修改以提供增加的电容。
现在参考图16，电容器1600包括具有与外延层404相同导电类型的第一掺杂区域1602，在本实施例中也即N+区域，其形成于外延层中并靠近其上表面。N+区域1602形成于沟槽结构1402、1404的相对两侧。第二掺杂区1604具有与本实施例中的第一掺杂区1602极性相反的导电类型，在本实施例中也即P+区，形成于外延层404中并靠近其上表面。每一个P+区域1604具有与相应的N+区域1602邻接的第一端，并且具有与第一端相对的第二端，其邻接沟槽1404的相应侧壁。N+区域1602采用导电材料1606连接到相应的P+区域1604，所述导电材料形成于N+和P+区域的上表面的至少一部分上。在一个或多个实施例中，优选使用硅化物工艺形成用作电容器1600的电极的导电材料1606。
使用电容器1600的这种改进设计，漏极414处于高电位，空穴是P+区域1604中的主要载流子。此外，P+区域1604将用作沿沟槽介电层1404的外围供应空穴的空穴源。这在器件中产生了一个更窄的耗尽区，概念上描述为边界1608。当电极1606和地面之间的电压电势增加超过规定量时，在靠近沟槽1404的外围的氧化物半导体界面处形成反转层1610。该反转层1610用作电容器1600的第二板。耗尽区1608连接到重掺杂p型多晶硅层1604，后者又经由硅化物层1606连接到重掺杂n型多晶硅1602。随着电压电势进一步增加，耗尽区1608的宽度不会显著增加，因为反转层1610中的电荷随表面电势呈指数增加。以这种方式，有益地增加了电容器1600的电容。
在说明性DC-DC buck调节器电路1500中，高压侧MOSFET器件M1的源极节点连接到低压侧MOSFET器件M2漏极节点，M1源极节点上的电压可能会产生振铃至高压。为了降低该潜在的振铃电压，可在连接至输入电压VIN的高压侧装置M1的漏极和接地之间放置去耦电容器。该去耦电容器优选地放置在尽可能靠近高压侧器件M1的漏极的位置。然而，传统上，这种去耦电容器和功率器件(power devices)一起封装，这引入了一些寄生回路电感。该寄生回路电感将削弱去耦电容的滤波效果。为了最小化该寄生回路电感，最好将去耦电容集成到开关中。沟槽中控制栅极的一部分可用作去耦电容器。
图17示出了根据本发明一个或多个实施例的示例性电源结构1700的至少一部分的横截面图。在公共基板1706上，功率结构1700集成一个或多个功率MOSFET器件1702，每个功率MOSFET器件以与图13所示的说明性MOSFET器件1300一致的方式形成，以及一个或多个电容器器件1704，每个电容器器件以与如图16所示的说明性电容器一致的方式形成。功率结构1700的优点包括减少MOSFET器件1702中的平面栅(栅极)和控制栅极(CG)之间的耦合电容，增加沟槽电容器1704的电容，减少寄生电感，从而减少集成器件中的振铃等优点。
因此，参考图13-17中所示的说明性实施例，本发明的各方面有利地提供了一种高密度电容器，其使用与MOSFET器件相容的工艺和结构形成。以这种方式，根据本发明实施例的电容器可以轻松地与功率MOSFET晶体管单片集成，这是克服困扰传统buck变换器电路的电压振铃问题的有效方法。
本发明的至少部分技术可以在集成电路中实现。在形成集成电路时，相同的模具通常是在半导体晶片表面上以反复图形化的方式制造的。每个模具包括本文描述的器件，并且还可能包括其它结构和/或电路。单个模具从晶片上切割下来，然后封装为集成电路本领域技术人员将知道如何从晶片切割并封装模具以形成集成电路。附图中所示的任何示例性结构或电路，或者其一部分，都可以是集成电路的一部分。这样的集成电路制造方法也被认为是本发明的一部分。
本领域技术人员应当理解可以将本发明的一个或多个实施例中的上述示例性的结构，以原始形式(即具有多个未封装芯片的单个晶片)、裸芯片、或以封装形式，或作为中间产品或终端产品的组成部分应用于具有功率MOSFET器件中，例如射频(RF)功率放大器、功率管理集成电路、功率系统集成等。
基本上任何高频、高功率应用和/或电子系统，例如但不限于射频功率放大器、功率管理集成电路等，都可以使用符合本发明所公开的集成电路。适用于实施本发明各实施例的系统可以包括，但不限于，DC-DC转换器/调压器。包含这种集成电路的系统被认为是本发明的一部分。鉴于本文所提供的本发明的启示，本领域普通技术人员将能够考虑本发明实施例的其它实现与应用。
本文中对于本发明的实施方式的示例旨在对多个实施方式提供总体上的理解，并非可使用本发明的电路和技术之装置和系统的所有元素和特征的完整描述。基于本文的启示，对于本领域技术人员而言，许多其它实施例将变得显而易见，或由此派生出来，这样就可以在不偏离本本发明所披露的范围的情况下，进行结构和逻辑上的替换和更改。附图也具有代表性，而并不是按比例绘制的。因此，说明书和附图都应被视为说明性的，而非限制性的。
本文所列举的本发明的各实施例，单独和/或共同地提及“实施例”一词，“实施例”仅仅是为了方便，而不是将本发明的应用的范围限制在任何单一的或几个实施例或发明概念上。因此，虽然在本文中对具体实施例进行了说明和描述，但应理解的是，实现相同发明目的的安排可以取代所示的具体实施例；也就是说，本发明旨在涵盖各种实施例的任何和所有适应或变化。对于本领域技术人员而言，上述实施例的组合，以及在这里没有具体描述的其它实施例，也将是显而易见的。
本文所使用的术语仅用于描述特定实施例，而不是对于本发明的限制。如本文所使用的冠词单数形式也可包括复数形式，除非上下文清楚地表示另一种情况。进一步的，在本文说明书中所使用的“包括”和/或“组成”时，仅所述特征、步骤、操作、元素和/或组件的存在，而不排除存在或添加一个或多个其它的特征、步骤、操作、元素、组件和/或其组件。而诸如“之上”，“之下”，“上面”和“下面”等术语被用来表示元素或结构之间的相对位置关系，而不是绝对位置。
基于本发明各实施例的启示，本领域普通技术人员能够进行本发明实施例技术的其它实现和应用。虽然本发明的说明性实施例已在本文中参照附图进行了描述，但应理解的是，本发明的实施例并不限于这些精确的实施例，在不偏离权利要求的范围的情况下，本领域技术人员可以对其中的实施例进行各种其它的修改。

Claims (14)

1.一种电容器，其特征在于，包括：
具有第一导电类型的半导体衬底；
具有第一导电类型的外延区域，其设置于所述衬底的上表面的至少一部分，所述外延区域构成所述电容器的第一极板；
沟槽栅，所述沟槽栅形成于至少部分的所述外延区域中并靠近所述外延区域的上表面；所述沟槽栅包括导体或半导体材料，所述导体或半导体材料形成所述电容器的第二极板，其被第一介电层围绕，所述第一介电层将所述导体或半导体与所述外延区域电隔离。
2.根据权利要求1所述的电容器，其特征在于，还包括沟槽结构，所述沟槽结构的内部用于形成所述沟槽栅，所述沟槽结构通过形成部分穿过所述外延区域且垂直延伸的开口并用介电材料填充所述开口制造或在所述开口的侧壁上沉积或生长介电材料。
3.根据权利要求1所述的电容器，其特征在于，所述导体或半导体的上表面设置为凹陷于所述外延区域的所述上表面的下方。
4.根据权利要求3所述的电容器，其特征在于，还包括第二介电层，其设置于形成所述沟槽栅的所述导体或半导体的上表面。
5.根据权利要求1所述的电容器，其特征在于，还包括：
多个具有第一导电类型的掺杂区，其设置于所述外延区域中且设在所述沟槽栅的相对侧并靠近所述外延区域的上表面；以及
多个具有第二导电类型的掺杂区，所述第二导电类型与所述第一导电类型的极性相反，每个所述具有第二导电类型的掺杂区的第一端邻接相应的一个具有所述第一导电类型的所述掺杂区，其第二端与所述第一端相对并邻接所述沟槽栅的相应侧壁。
6.根据权利要求5所述的电容器，其特征在于，所述具有第一导电类型的掺杂区采用导电材料连接到相应的所述具有第二导电类型的掺杂区，且所述导电材料形成于所述具有第一导电类型的掺杂区、具有第二导电类型的掺杂区的上表面的至少一部分。
7.根据权利要求6所述的电容器，其特征在于，在所述第一极板和所述第二极板之间施加电压时，在所述外延区域内围绕所述沟槽栅形成耗尽区，施加的电压超过规定量时，在所述耗尽区内靠近所述沟槽栅的外围的界面处形成反转层，所述反转层作为所述电容器的第一极板；
所述耗尽区连接到所述具有第二导电类型的掺杂区，并经过所述导电材料连接到所述具有第一导电类型的掺杂区。
8.一种功率结构，其特征在于，所述结构包括：
集成在具有第一导电类型的半导体公共衬底上的至少一个如权利要求1-7任一项所述的电容器及至少一个金属氧化物半导体场晶体器件，所述半导体公共衬底用作所述金属氧化物半导体场晶体器件的漏极区域；
所述金属氧化物半导体场晶体器件具有第一导电类型的外延区域，且在外延区域中形成一沟槽栅。
9.根据权利要求8所述的功率结构，其特征在于，所述金属氧化物半导体场晶体器件的沟槽栅的一上表面设置为凹陷于所述外延区域的所述上表面。
10.根据权利要求8所述的功率结构，其特征在于，所述金属氧化物半导体场晶体器件的沟槽栅与所述电容器的沟槽栅的形成方式一致。
11.根据权利要求8所述的功率结构，其特征在于，所述金属氧化物半导体场晶体器件还包括：
多个具有第二导电类型的体区域，其形成于所述外延区域中，所述第二导电类型与所述第一导电类型相反，所述体区域设置于靠近所述外延区域的上表面且在横向上相互隔开；
多个具有第一导电类型的源极区域，每个所述源极区域设置于对应的体区域中并靠近所述体区域的上表面；以及
一个或多个平面栅，每个所述的平面栅位于所述外延区域的上表面并与相应的体区域的至少一部分重叠；
所述金属氧化物半导体场晶体器件中的沟槽栅形成于至少部分的所述外延区域中和所述体区域之间，且所述沟槽栅的正上方未设置平面栅。
12.根据权利要求8所述的功率结构，其特征在于，所述漏极区域接入高电位，所述第二极板接入低电位。
13.一种开关电源电压调节器电路，其特征在于，所述电路包括：
高压侧功率器件和低压侧功率器件，所述高压侧功率器件接入输入电压，所述低压侧功率器件接地，所述高压侧功率器件和所述低压侧功率器件直接通过开关节点连接；
第一驱动电路和第二驱动电路，所述第一驱动电路产生提供给所述高压侧功率器件的栅极的第一控制信号，所述第二驱动电路产生提供给所述低压侧功率器件的栅极的第二控制信号；
输入电容，所述输入电容器连接在所述输入电压和接地之间；
输出电容和输出电感；
所述输出电容连接在电路输出电压和接地之间，所述输出电感连接于所述开关节点和电路输出电压之间；
所述高压侧功率器件和所述低压侧功率器件的其中至少一个采用如权利要求8-12任一项所述的功率结构中的所述金属氧化物半导体场晶体器件，所述输入电容采用所述功率结构中的所述电容器。
14.如权利要求13所述的开关电源电压调节器电路，其特征在于，所述高压侧功率器件的漏极接入输入电压，所述高压侧功率器件的源极连接到所述开关节点，所述低压侧功率器件的漏极连接到所述开关节点，所述低压侧功率器件的漏极接地；
所述高压侧功率器件采用所述金属氧化物半导体场晶体器件，所述功率结构的漏极区域接入输入电压，所述电容器的沟槽栅的所述导体或半导体材料接地。
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