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CN120166706A - 半导体存储器设备及其形成方法 - Google Patents

半导体存储器设备及其形成方法 Download PDF

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CN120166706A
CN120166706A CN202510310222.1A CN202510310222A CN120166706A CN 120166706 A CN120166706 A CN 120166706A CN 202510310222 A CN202510310222 A CN 202510310222A CN 120166706 A CN120166706 A CN 120166706A
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CN
China
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semiconductor layer
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semiconductor
die
Prior art date
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Application number
CN202510310222.1A
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吴林春
周文犀
夏志良
霍宗亮
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
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Abstract

本公开内容的各方面提供了一种包括第一管芯的半导体设备。第一管芯包括第一层堆叠体，第一层堆叠体包括位于第一管芯背面上的半导体层。形成第二层堆叠体，其包括交替地堆叠在第一管芯的正面上的栅极层和第一绝缘层。正面与背面相对。垂直结构包括设置在第一层堆叠体中的第一部分和延伸穿过第二层堆叠体的第二部分。第一部分在平行于第一管芯的主表面的方向上具有与第二部分不同的尺寸。

Description

半导体存储器设备及其形成方法
本申请为申请日为2021年10月30日、申请号为202180004170.5、申请名称为“半导体存储器设备及其形成方法”的中国发明专利申请的分案申请。
技术领域
本申请描述了总体上涉及半导体存储器设备的实施例、以及用于形成半导体存储器设备的方法。
背景技术
半导体制造商已经开发了诸如三维(3D)NAND闪存技术等的垂直设备技术，以在不需要更小的存储单元的情况下实现更高的数据存储密度。在一些例子中，3D NAND存储器设备包括核心区域(也称为阵列区域)和阶梯区域。核心区域包括延伸穿过栅极层和绝缘层的堆叠体的沟道结构阵列。栅极层和沟道结构可以形成垂直的NAND存储单元串。阶梯区域用于形成连接以控制垂直NAND存储单元串。
发明内容
本公开内容的各方面提供了一种半导体设备及其形成方法。
根据第一方面，提供了一种半导体设备。该半导体设备包括第一管芯。第一管芯包括第一层堆叠体，其中第一层堆叠体包括位于第一管芯背面上的半导体层。形成第二层堆叠体，其中第二层堆叠体包括交替地堆叠在第一管芯的正面上的栅极层和第一绝缘层。所述正面与所述背面相对。垂直结构包括设置在第一层堆叠体中的第一部分和延伸穿过第二层堆叠体的第二部分。第一部分在平行于第一管芯的主表面的方向上具有与第二部分不同的尺寸。
在一些实施例中，所述垂直结构包括核心区域中的沟道结构。所述沟道结构包括在第一部分和第二部分中延伸的沟道层。在一些实施例中，第二部分包括：围绕所述沟道层的隧穿层、围绕所述隧穿层的电荷捕获层、以及围绕所述电荷捕获层的阻挡层。在一些实施例中，第一部分中的所述沟道层与所述半导体层接触。
在一些实施例中，第一部分的第一横向外围从第二部分的第二外围延伸10-100nm。
在一些实施例中，第一部分在平行于第一管芯的主表面的所述方向上具有比第二部分更大的尺寸。
在一些实施例中，所述半导体设备还包括：设置在第一管芯的所述背面上的第一导电结构。第一导电结构与所述半导体层导电连接。在第一管芯的所述背面上设置第二导电结构。第二导电结构与设置在第一管芯的所述正面上的接触结构导电连接。
在一些实施例中，所述垂直结构包括栅极线缝隙(GLS)结构或虚设沟道结构中的至少一种。
在一些实施例中，所述半导体设备还包括：在第一管芯的所述正面上的存储单元。第二管芯与第一管芯面对面键合。第二管芯包括衬底和在所述衬底的正面上形成的用于所述存储单元的外围电路。
根据本公开内容的第二方面，一种存储器系统包括具有管芯的半导体设备。所述管芯包括第一层堆叠体，其中第一层堆叠体包括位于所述管芯背面上的半导体层。第二层堆叠体包括交替地堆叠在所述管芯的正面上的栅极层和绝缘层。所述正面与所述背面相对。垂直结构包括设置在第一层堆叠体中的第一部分和延伸穿过第二层堆叠体的第二部分。第一部分在平行于所述管芯的主表面的方向上具有与第二部分不同的尺寸。所述存储器系统还包括控制器，其被配置为控制所述半导体设备的操作。所述控制器与所述半导体设备相连接。
根据本公开内容的第三方面，提供了一种用于制造半导体设备的方法。该方法包括：在第一衬底上方的包括牺牲半导体层的初始第一层堆叠体中形成蚀刻停止结构。所述蚀刻停止结构延伸到所述牺牲半导体层中。在所述初始第一层堆叠体上方形成第二层堆叠体。形成延伸穿过第二层堆叠体的孔。孔暴露出在平行于第一衬底的主表面的方向上具有与所述孔不同的尺寸的相应蚀刻停止结构。通过所述孔来去除所述相应的蚀刻停止结构，使得所述孔延伸到所述牺牲半导体层中。在所述孔中形成垂直结构。在一些实施例中，在平行于第一衬底的所述主表面的所述方向上，第一部分具有比第二部分更大的尺寸。
在一些实施例中，所述蚀刻停止结构与第二层堆叠体具有不同的蚀刻特性。所述蚀刻停止结构与所述牺牲半导体层具有不同的蚀刻特性。
在一些实施例中，所述垂直结构包括沟道结构。形成所述垂直结构包括：沿着沟道孔，在暴露的表面上形成第二绝缘层。沿着所述第二绝缘层形成沟道层。
在一些实施例中，从第一管芯的背面去除第一管芯的第一衬底和所述牺牲半导体层，使得从第一管芯的所述背面暴露所述沟道结构。去除第二绝缘层的暴露部分，使得从第一管芯的所述背面暴露所述沟道层。从第一管芯的所述背面形成覆盖所述沟道结构的半导体层。形成导电连接到所述半导体层的第一导电结构。从第一管芯的正面形成接触结构。所述正面与所述背面相对。从第一管芯的所述背面形成第二导电结构。第二导电结构导电连接到所述接触结构。
在一些实施例中，使用相应的蚀刻停止结构形成每个沟道结构。
在一些实施例中，第二层堆叠体包括交替堆叠在所述初始第一层堆叠体上方的牺牲栅极层和第一绝缘层。在阶梯区域中形成虚设沟道结构。形成延伸穿过第二层堆叠体的栅极线(GL)切割沟槽。通过所述GL沟槽，用栅极层替换所述牺牲栅极层。在所述GL切割沟槽中形成栅极线缝隙(GLS)结构。
在一些实施例中，形成所述垂直结构包括：形成所述虚设沟道结构或所述GLS结构中的至少一个。
在一些实施例中，第一管芯包括第一衬底。在第二管芯的正面上形成外围电路。将第一管芯与第二管芯面对面键合。
根据本公开内容的第四方面，提供了一种用于制造半导体设备的方法。该方法包括：在第一管芯的背面上形成包括半导体层的第一层堆叠体。形成第二层堆叠体，其中第二层堆叠体包括交替堆叠在第一管芯的正面上的栅极层和第一绝缘层。所述正面与所述背面相对。形成沟道结构，其中所述沟道结构包括设置在第一层堆叠体中的第一部分和延伸穿过第二层堆叠体的第二部分。第一部分在平行于第一管芯的主表面的方向上具有比第二部分更大的尺寸。
附图说明
当结合附图阅读时，通过以下详细描述可以最好地理解本公开内容的各方面。需要注意的是，根据行业标准惯例，各种特征并未按比例绘制。事实上，为了讨论清楚起见，可以增加或减少各种特征的尺寸。
图1A示出了根据本公开内容的示例性实施例的半导体设备的垂直截面图。
图1B示出了根据本公开内容的示例性实施例的图1A中的框100B的展开视图。
图1C示出了根据本公开内容的示例性实施例的图1A中的半导体设备的布局设计。
图2示出了根据本公开内容的示例性实施例的用于制造示例性半导体设备的示例性工艺的流程图。
图3A、3B、3C、3D、3E、3F、3G、3H和图3I是根据本公开内容的示例性实施例的在制造的各个中间步骤的半导体设备的截面图。
图4示出了根据本公开内容的示例性实施例的存储器系统设备的框图。
具体实施方式
下面的公开内容提供了许多不同的实施例或示例，以用于实现所提供主题的不同特征。下面描述部件和布置的具体示例以简化本公开内容。当然，这些仅仅是示例性的而不是限制性的。例如，在随后的描述中在第二特征上方或上形成第一特征可以包括第一特征和第二特征可以直接接触的实施例，并且还可以包括在第一特征和第二特征之间可以形成其它特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开内容可以在各种示例中重复附图标记和/或字母。这种重复只是为了简单和清楚说明目的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述以说明如图所示的一个元件或特征与另一个(或多个)元件或特征的关系，在本文中可以使用诸如“下方”、“之下”、“下”、“上方”、“上”等的空间相对术语。除了附图中所示出的取向之外，空间相对术语旨在涵盖使用或操作中的设备的不同取向。装置可以以其它方式来取向(旋转90度或者在其它取向上)，并且同样可以相应地解释本文所使用的空间相对描述符。
根据本公开内容的一些方面，在通过正面处理蚀刻到半导体层中的孔中，形成诸如三维(3D)NAND闪存设备等中的沟道结构之类的垂直结构。用于在半导体层中形成孔的蚀刻工艺可能影响所述孔在半导体层中的深度均匀性。当孔的深度均匀性较低时，半导体层中垂直结构的端部轮廓的均匀性较差。一些半导体技术使用背面处理在半导体设备的背面形成诸如连接结构之类的结构。在一些例子中，可以通过背面处理来去除半导体层，并且可以执行进一步的背面处理。垂直结构的端部轮廓的较差均匀性可能导致背面处理困难。
本公开内容提供了一种形成具有良好控制的轮廓的垂直结构的方法，该轮廓包括侧壁轮廓和端部轮廓。本文的技术包括在未来垂直结构下方形成蚀刻停止结构。在一些例子中，该蚀刻停止结构在水平方向上具有比未来垂直结构更大的尺寸，使得可以在蚀刻停止结构的顶部上形成具有一些对准误差容限的(用于未来垂直结构的)孔。该蚀刻停止结构可以包括具有蚀刻选择性的材料，使得可以在蚀刻停止结构处停止蚀刻孔的过程而不会造成太多的表面切割(gouging)或较差的均匀性。然后通过该孔来去除蚀刻停止结构，并且可以执行进一步的工艺，例如，在孔中形成垂直结构。
根据本公开内容的一些方面，可以在各种未来垂直结构下方形成多个蚀刻停止结构。在一些实施例中，在未来沟道结构下方形成蚀刻停止结构以提供用于对应沟道孔的受控蚀刻轮廓。在一些实施例中，在未来的栅极线缝隙(GLS)结构下方形成蚀刻停止结构以提供用于对应栅极线(GL)切割沟槽的受控蚀刻轮廓。在一些实施例中，可以在虚设沟道结构下方形成蚀刻停止结构，以提供用于对应虚设沟道孔的受控蚀刻轮廓。
根据本公开内容的一些方面，蚀刻停止结构的图案可以包括在对准掩模中，该对准掩模是形成可以用于由后面的掩模进行对准的对准结构的第一掩模。因此，不需要额外的掩模。
图1A示出了根据本公开内容的示例性实施例的半导体设备100A的垂直截面图。图1B示出了根据本公开内容的示例性实施例的图1A中的框100B的展开视图。图1C示出了根据本公开内容的示例性实施例的图1A中的半导体设备100A的布局设计100C中的一些层。应当注意，为了说明起见，本文使用沟道结构作为垂直结构的示例。
如图1A-1B中所示，半导体设备100A包括第一管芯Dl。第一管芯D1包括第一层堆叠体110，其包括在第一管芯D1的背面上的半导体层111。第一管芯D1还包括第二层堆叠体120，其包括交替地堆叠在第一管芯D1的正面上的栅极层123和第一绝缘层121。正面与背面相对。第一管芯D1还包括设置在核心区域101(也称为阵列区域)中的沟道结构130。沟道结构130可以包括设置在第一层堆叠体110中的第一部分131和延伸穿过第二层堆叠体120的第二部分132。沟道结构130的第一部分131在平行于第一管芯D1的主表面(例如，XY平面)的方向上具有比沟道结构130的第二部分132更大的尺寸。例如，如图1B中所示，在XZ截面中的X方向上，第一部分131可以比第二部分132更宽。此外，第一部分131可以在XY平面中的任何方向上比第二部分132更宽，使得第一部分131水平延伸超过第二部分132。例如，第一部分131的第一横向外围可以从第二部分132的第二外围延伸10-100nm。
在一些实施例中，沟道结构130的第二部分132包括沟道层135(例如，多晶硅)和围绕沟道层135的第二绝缘层134。例如，第二绝缘层134可以包括围绕沟道层135的隧穿层134i(例如，氧化硅)、围绕隧穿层134i的电荷捕获层134ii(例如，氮化硅)、以及围绕电荷捕获层134ii的阻挡层134iii(例如，氧化硅)。
在一些实施例中，沟道结构130的第一部分131包括被半导体层111(例如，多晶硅)围绕并且从第一管芯Dl的背面被半导体层111覆盖的沟道层135。结果，第一部分131与半导体层111接触，并与半导体层111导电连接。在一些实施例中，半导体层111被配置为用作将沟道层135连接到阵列公共源极(ACS)的源极连接层。在一个例子中，半导体层111包括主体部分112和衬垫部分113(例如，共形部分)。衬垫部分113与沟道层135接触，并且可以具有与主体部分112不同的掺杂分布。在另一个例子中，半导体层111仅包括与沟道层135接触的主体部分112。
在一些实施例中，沟道结构130还可以包括位于沟道层135内部并被沟道层135围绕的电介质层136。电介质层136可以包括一个或多个空隙137。
在一些实施例中，沟道结构130的第一部分131在平行于第一管芯Dl的主表面(例如，XY平面)的方向上具有80-200nm的横向尺寸，在垂直于第一管芯D1的主表面的方向(例如，Z方向)上具有10-500nm的厚度。第二部分132在平行于第一管芯的主表面的方向上可以具有60-150nm的横向尺寸。此外，第一部分131和第二部分132可以具有各种形状。例如，第一部分131和第二部分132在XY平面中可以具有圆形、椭圆形或多边形形状，并且在XZ平面和YZ平面中可以具有柱体形状。
图1C示出了与沟道结构130的第一部分131相对应的布局图案131’，以及与沟道结构的第二部分132相对应的布局图案132’。在一些例子中，布局图案131’的横向外围从布局图案132’的横向外围延伸与10nm至100nm的实际产品尺寸(例如，半导体设备100A)相对应的布局尺寸。
在一些实施例中，栅极层123和第一绝缘层121的第二层堆叠体120以及沟道结构130可以形成晶体管堆叠体(例如，垂直存储单元串的阵列)。在一些实施例中，晶体管堆叠体可以包括在第一管芯D1的正面上沿Z方向堆叠的存储单元。在一些实施例中，晶体管堆叠体还可以包括选择晶体管，例如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等等。在一些实施例中，晶体管堆叠体还可以包括一个或多个虚设选择晶体管。
仍然参考图1A-1B，第一管芯Dl还可以包括延伸穿过第二层堆叠体120的多个栅极线缝隙(GLS)结构140(在一些例子中，也称为栅极线切割结构)。图1C示出了与GLS结构140相对应的布局图案140’。GLS结构140可以用于促进在后栅极工艺中用栅极层123替换牺牲层。在一个实施例中(没有示出)，GLS结构140可以包括半导体材料(没有示出)，并且被配置为用作ACS。ACS经由诸如半导体层111之类的源极连接层而导电地连接到沟道层135。
在如图1A所示的另一个实施例中，GLS结构140包括一种或多种电介质材料。在一些例子中，GLS结构140延伸穿过第二层堆叠体120，并且GLS结构140被配置为将垂直存储单元串(对应于沟道结构130)划分为单独的块。在一些例子中，垂直存储单元串被配置为按块进行擦除。此外，GLS结构140之间的沟道结构130的数量和布置可以变化。
在图1A的例子中，将GLS结构140示出为具有连续的侧壁轮廓。在另一个例子(没有示出)中，GLS结构140可以具有与沟道结构130类似的配置。也就是说，GLS结构140可以包括设置在第一层堆叠体110中的第一部分和延伸穿过第二层堆叠体120的第二部分。GLS结构140的第一部分可以在平行于第一管芯D1的主表面的方向上具有比GLS结构140的第二部分更大的尺寸。因此，第一部分的侧壁具有比第二部分更大的周长。
在一些实施例中，第一管芯Dl包括阶梯区域(staircase region)102，其中以阶梯(stair step)形式布置成对的栅极层123和第一绝缘层121，例如每个阶梯有一对的第一绝缘层121和栅极层123。因此，栅极接触结构(没有示出)可以设置在阶梯上，并连接至各个栅极层123。栅极接触结构用于将驱动电路连接至各个栅极层123，以控制堆叠存储单元和选择栅。
在一些实施例中，第一管芯D1还包括多个虚设沟道结构150。多个虚设沟道结构150可以防止在后栅极工艺中用栅极层123替换牺牲层期间第二层堆叠体120塌陷。虚设沟道结构150可以包括一种或多种电介质材料。在一个例子中，可以将虚设沟道结构150的阵列设置在GLS结构140之间的阶梯区域102中。在另一个例子中，一个或多个虚设沟道结构150也可以设置在核心区域101中。
在图1A的例子中，虚设沟道结构150具有连续的侧壁。例如，虚设沟道结构150在XZ平面中具有矩形形状或梯形形状。在另一个例子中(没有示出)，虚设沟道结构150可以具有与沟道结构130类似的配置。也就是说，虚设沟道结构150可以包括设置在第一层堆叠体110中的第一部分和延伸穿过第二层堆叠体120的第二部分。在平行于第一管芯D1的主表面的方向上，虚设沟道结构150的第一部分可以具有比虚设沟道结构150的第二部分更大的尺寸。因此，第一部分的侧壁具有比第二部分更大的周长。
在一些实施例中，第一管芯Dl还可以包括至少一个接触结构161，其从第一管芯Dl的正面延伸到第一管芯Dl的背面。在一个例子中，至少一个接触结构161延伸穿过覆盖层125、第三绝缘层163和蚀刻停止层115，并且延伸到半导体层111中。在另一个例子(没有示出)中，接触结构161延伸穿过第一绝缘层121和第三绝缘层163，并且可以在蚀刻停止层115处停止。
在一些实施例中，第一管芯Dl还包括从第一管芯Dl的背面覆盖半导体层111的间隔层165(例如，氧化硅)。第一导电结构167a设置在间隔层165的背面上，第一导电结构167a通过间隔层165中的开口与半导体层111导电连接。第二导电结构167b也设置在第一管芯D1的背面上，第二导电结构167b通过称为穿硅接触部的接触部与接触结构161导电地连接。在一个例子中，在半导体层111中的开口中形成穿硅接触部。半导体层111中的开口可以在侧壁上衬有间隔层165。虽然没有示出，但应当理解，第一导电结构167a和第二导电结构167b可以导电地连接到外部电路。
如先前所述，存储单元可以垂直地堆叠在第一管芯Dl的正面上。在一些实施例中，第二管芯D2(没有示出)可以与第一管芯D1面对面地键合(具有大部分电路的一侧是正面，而与正面相对的一侧是背面)。在一些例子中，第二管芯D2包括衬底和在衬底的正面上形成的用于存储单元的外围电路(例如，地址解码器、驱动电路、感测放大器等等)。应当注意，第一管芯D1最初包括在其上形成存储单元的衬底，并且在一些例子中，在形成第一导电结构167a和第二导电结构167b之前去除第一管芯D1的衬底。
通常，第二管芯D2的外围电路可以将存储单元与外部电路接口连接。在一些实施例中，接触结构161导电地连接到第二管芯D2的外围电路。因此，外围电路可以通过第二导电结构167b和接触结构161从外部电路接收指令，向存储单元提供控制信号，从存储单元接收数据，并通过接触结构161和第二导电结构167b向外部电路输出数据。
在一些实施例中，半导体设备100A可以包括多个阵列管芯(例如，第一管芯Dl)和CMOS管芯(例如，第二管芯D2)。所述多个阵列管芯和CMOS管芯可以堆叠并键合在一起。每个阵列管芯都耦合到CMOS管芯，并且CMOS管芯可以以类似的方式单独地或一起驱动阵列管芯。此外，在一些实施例中，半导体设备100A至少包括面对面键合的第一晶圆和第二晶圆。第一管芯D1与如D1的其它阵列管芯设置在第一晶圆上，第二管芯D2与如第二管芯D2的其它CMOS管芯设置在第二晶圆上。第一晶圆和第二晶圆键合在一起，使得第一晶圆上的阵列管芯与第二晶圆上的相应CMOS管芯进行键合。
图2示出了根据本公开内容的示例性实施例的用于制造示例性半导体设备(例如，半导体设备100A等等)的过程200的流程图。过程200开始于步骤S210，在第一管芯的第一衬底上方的包括牺牲半导体层的初始第一层堆叠体中形成蚀刻停止结构。该蚀刻停止结构延伸到牺牲半导体层中。在步骤S220处，形成第二层堆叠体。第二层堆叠体包括交替堆叠在初始第一层堆叠体之上的牺牲栅极层和第一绝缘层。在步骤S230处，形成延伸穿过第二层堆叠体并在蚀刻停止结构处停止的孔(例如，沟道孔)。孔暴露出在平行于第一管芯的主表面的方向上具有比该孔更大的尺寸的相应蚀刻停止结构。在步骤S240处，通过孔来去除相应的蚀刻停止结构，使得孔延伸到牺牲半导体层中。在步骤S250处，在孔中形成垂直结构(例如，沟道结构130)。应当注意，可以在过程200之前、期间和之后提供其它步骤，并且对于过程200的其它实施例，可以替换、去除、或者以不同顺序执行所描述的步骤中的一些步骤。
在一些实施例中，通过在半导体设备100A的背面上进行处理，可以用包括例如半导体层111的第一层堆叠体(例如，第一层堆叠体110)替换初始第一层堆叠体。
图3A、3B、3C、3D、3E、3F、3G、3H和图3I是根据本公开内容的示例性实施例的在制造的各个中间步骤的半导体设备300的截面图。在一些实施例中，半导体设备300最终可以变成图1A-1B中的半导体设备100A。应当注意，为了说明起见，本文使用沟道结构作为垂直结构的示例。
如图3A中所示，半导体设备300包括具有第一衬底371的第一管芯D3。可以在第一衬底371上设置氧化层373。第一管芯D3包括具有牺牲半导体层375和蚀刻停止层315的初始第一层堆叠体310。蚀刻停止层315可以夹置在氧化层377和379之间。在一些实施例中，在初始第一层堆叠体310中形成蚀刻停止结构381并延伸到牺牲半导体层375中。在图1A的例子中，在核心区域301中形成蚀刻停止结构381。例如，可以通过基于具有与布局图案131’相对应的图案的第一掩模，在初始第一层堆叠体310中形成开口，来形成蚀刻停止结构381。然后，可以沉积蚀刻停止材料(例如，钨)以填充开口，并且可以例如通过化学机械抛光来去除多余的蚀刻停止材料。如稍后将讨论的，也可以在另一个区域(例如，阶梯区域)中形成蚀刻停止结构381。
应当注意，在一些例子中，第一管芯D3最终可以变成图1A中的第一管芯D1。因此，初始第一层堆叠体310可以最终变成第一层堆叠体110。蚀刻停止层315可以对应于蚀刻停止层115。核心区域301可以对应于核心区域101。类似地，第一管芯D3可以包括正面和背面(具有大部分电路的一侧是正面，而与正面相对的一侧是背面)。
在图3B中，在初始第一层堆叠体310上方形成第二层堆叠体320。第二层堆叠体320可以包括沿Z方向交替堆叠的第一绝缘层321和牺牲栅极层322。还可以在第二层堆叠体320上方形成覆盖层325。然后，可以通过蚀刻穿过第二层堆叠体320来形成沟道孔383。在一些例子中，基于具有与布局图案132’相对应的图案的第二掩模来形成沟道孔383。每个沟道孔383可以暴露相应的蚀刻停止结构381，该相应的蚀刻停止结构381在平行于第一管芯D3的主表面(例如，XY平面)的方向上具有比对应的沟道孔383更大的尺寸。在该例子中，蚀刻停止结构381可以水平延伸超过相应沟道孔383的周边。
在一些实施例中，蚀刻停止结构381在平行于第一管芯D3的主表面(例如，XY平面)的方向上具有80-200nm的横向尺寸，在垂直于第一管芯D3的主表面的方向(例如，Z方向)上具有10-500nm的厚度。相应的沟道孔383在平行于第一管芯D3的主表面的方向上具有60-150nm的横向尺寸。
在一些实施例中，蚀刻停止结构381被配置为具有与牺牲半导体层375和第二层堆叠体320不同的蚀刻特性，使得形成沟道孔383的蚀刻工艺可以在蚀刻停止结构381处停止。在非限制性示例中，蚀刻停止结构381包括钨。第一绝缘层321包括氧化硅。牺牲栅极层322包括氮化硅。蚀刻停止层315包括多晶硅。牺牲半导体层375包括多晶硅。
此外，在一些实施例中，第二层堆叠体320可以最终变成第二层堆叠体120。第一绝缘层321可以对应于第一绝缘层121。覆盖层325可以对应于覆盖层125。
在图3C中，例如通过干蚀刻来去除蚀刻停止结构381。结果，沟道孔383延伸到初始第一层堆叠体310中(特别是延伸到牺牲半导体层375中)。因此，沟道孔383在高度方向(例如，Z方向)上具有变化的宽度。更重要的是，沟道孔383可以在孔底具有均匀的端部轮廓。
在图3D中，在沟道孔383中形成沟道结构330。例如，可以沿着沟道孔383，在暴露的表面上形成沟道结构330的第二绝缘层334。第二绝缘层334可以包括隧穿层、电荷捕获层和阻挡层。接着，可以沿着第二绝缘层334形成沟道结构330的沟道层335，并且可以形成被沟道层335围绕的沟道结构330的电介质层336。电介质层336可以包括一个或多个空隙337。
如图所示，沟道结构330包括设置在初始第一层堆叠体310中的第一部分331和延伸穿过第二层堆叠体320的第二部分332。沟道结构330的第一部分331在平行于第一管芯D3的主表面(例如，XY平面)的方向上具有比沟道结构330的第二部分332更大的尺寸。
在一些实施例中，沟道结构330可以最终变成沟道结构130。因此，第一部分331可以最终变成第一部分131。第二部分332可以对应于第二部分132。沟道层335可以对应于沟道层135。第二绝缘层334可以对应于第二绝缘层134。电介质层336可以对应于电介质层136。所述一个或多个空隙337可以对应于一个或多个空隙137。
在一些实施例中，虽然没有示出，但是半导体设备300还可以在第二层堆叠体320上方包括第三层堆叠体。第三层堆叠体包括沿Z方向交替堆叠的第一绝缘层121和牺牲栅极层122。也可以通过蚀刻穿过第三堆叠体形成沟道孔，其称为上沟道孔(UCH)。因此，沟道孔383可以称为下沟道孔(LCH)。每个UCH可以与相应的LCH对齐，从而可以形成延伸穿过第二堆叠体230和第三堆叠体的相应沟道结构。各个沟道结构可以包括沟道结构330的第一部分331和对应于沟道结构330的第二部分332的另一部分。在一个实施例中，可以同时在UCH和LCH中形成各个沟道结构。在另一个实施例中，在形成和蚀刻第三堆叠体以形成UCH之前，在UCH中形成相应沟道结构的另一部分之前，可以首先在LCH中形成相应沟道结构的一部分。
在图3E中，形成阶梯区域302，其中以阶梯的形式布置成对的第一绝缘层321和牺牲栅极层322，例如，每个阶梯有一对的第一绝缘层321和牺牲栅极层322。阶梯区域302可以被第三绝缘层363覆盖。例如可以在阶梯区域302中形成多个虚设沟道结构350。例如，可以在核心区域301中形成一个或多个栅极线(GL)切割沟槽385。所述一个或多个GL切割沟槽385可以用于在后续步骤中使用栅极层来替换牺牲栅极层322，并且多个虚设沟道结构350可以防止第二层堆叠体320在这种未来的替换步骤中塌陷。
在一些实施例中，通过蚀刻穿过第二层堆叠体320的虚设沟道孔(DCH，没有示出)，并用一种或多种电介质材料填充DCH来形成所述多个虚设沟道结构350。在一些实施例中，可以在阶梯区域302中形成蚀刻停止结构381，并且其用于形成虚设沟道结构350。每个DCH可以暴露在平行于第一管芯D3的主表面(例如，XY平面)的方向上具有比对应的DCH更大的尺寸的相应蚀刻停止结构381。例如，蚀刻停止结构381可以水平延伸超出相应DCH的周边。结果，虚设沟道结构350可以具有与沟道结构330类似的配置。
在一些实施例中，也可以形成蚀刻停止结构381，并用于形成GL切割沟槽385。每个GL切割沟槽385可以暴露相应的蚀刻停止结构381，其中蚀刻停止结构381在平行于第一管芯D3的主表面(例如，XY平面)的方向上具有比对应的GL切割沟槽385更大的尺寸。例如，蚀刻停止结构381可以水平延伸超过相应GL切割沟槽385的周边。因此，GL切割沟槽385(以及在GL切割沟槽385中形成的未来的栅极线缝隙结构)可以具有与沟道结构330类似的配置。
在一些实施例中，阶梯区域302可以对应于阶梯区域102。虚设沟道结构350可以对应于虚设沟道结构150。第三绝缘层363可以对应于第三绝缘层163。
在图3F中，通过蚀刻掉牺牲栅极层322并形成栅极层323，经由GL切割沟槽385，将牺牲栅极层322替换为栅极层323。然后，在GL切割沟槽385中形成栅极线缝隙(GLS)结构340。接下来，形成从第一管芯D3的正面延伸到第一管芯D3的背面的至少一个接触结构361。虽然没有示出，也可以在阶梯上形成栅极接触结构并将其连接到各个栅极层323。栅极接触结构可以用于将驱动电路连接到各个栅极层323。
在一些实施例中，栅极层323可以对应于栅极层123。GLS结构340可以对应于GLS结构140。所述至少一个接触结构361可以对应于至少一接触结构161。类似地，栅极层323和第一绝缘层321以及沟道结构330的第二层堆叠体320可以形成晶体管的堆叠体(例如，垂直存储单元串的阵列)。在一些实施例中，晶体管堆叠体可以包括沿Z方向堆叠的存储单元。
此外，在一些实施例中，第二管芯D4(没有示出)可以面对面地键合到第一管芯D3(具有大部分电路的一侧是正面，而与正面相对的一侧是背面)。第二管芯D4对应于第二管芯D2。因此，第二管芯D4可以包括第二衬底和在第二衬底的正面上形成的用于第一管芯D3的存储单元的外围电路。上面已经提供了详细描述，故为了简单起见而在此不再赘述。
在图3G中，从第一管芯D3的背面去除第一衬底371、氧化层373和牺牲半导体层375，使得从第一管芯D3的背面暴露沟道结构330。具体而言，可以通过化学机械抛光(CMP)去除第一衬底371。可以蚀刻氧化层373。可以选择性地蚀刻牺牲半导体层375。结果，也可以从第一管芯D1的背面暴露GLS结构340和虚设沟道结构350。在该例子中，暴露了接触结构361。在接触结构361延伸穿过第三绝缘层363并在蚀刻停止层315处停止的另一个例子中，接触结构361保持被蚀刻停止层315覆盖。
在图3H中，去除第二绝缘层334的暴露部分，使得从第一管芯D3的背面暴露沟道层335。结果，沟道结构330可以变成沟道结构130。具体而言，第一部分331可以变成第一部分131。上面已进行了说明，故为了简单起见而在此不再赘述。
在一些例子中，第二绝缘层334包括被另一个氧化硅层包围的氮化硅层所包围的氧化硅层。在去除第二绝缘层334的暴露部分的蚀刻工艺期间，因此也可以去除氧化层377。
在图3I中，形成从第一管芯D3的背面覆盖沟道结构330的半导体层311。在一些实施例中，半导体层311可以对应于半导体层111。在一个实施例中，半导体层311包括主体部分312和衬垫(liner)部分313(例如，共形部分)。衬垫部分313可以形成于沟道层335上，并通过离子注入进行掺杂。然后，可以例如通过化学气相沉积(CVD)形成主体部分312，并且通过CMP平坦化。主体部分312可以在CVD期间进行原位掺杂，或者在CVD之后通过离子注入进行掺杂。可以执行后退火步骤(例如，激光退火)，以激活掺杂剂和/或修复晶体损坏。在另一个实施例中，半导体层311仅包括与沟道层335接触的主体部分312。因此，半导体层311可以通过单次沉积工艺然后平坦化来形成，并且也可以经过掺杂和退火工艺.
此外，可以在半导体层311中形成开口387，以从第一管芯Dl的背面暴露接触结构361。虽然没有示出，但是可以从第一管芯D3的背面形成与间隔层165相对应的间隔层。从开口387的底部移除间隔层的一部分，使得间隔层的剩余部分覆盖开口387的侧壁并暴露接触结构361。接着，可以从第一管芯D3的背面形成导电层，并对其进行划分以形成单独的导电结构。在一个例子中，形成与第一导电结构167a相对应的第一导电结构。第一导电结构通过间隔层中的开口导电地连接到半导体层311。在另一个例子中，形成与第二导电结构167b相对应的第二导电结构。第二导电结构从第一管芯D3的背面形成，并通过半导体层311中的开口387与接触结构361导电连接。通过设置在开口387的侧壁上的间隔层的剩余部分，将第二导电结构与半导体层311分隔开。
值得注意的是，半导体设备100A可以适用于存储器系统。
图4示出了根据本公开内容的示例性实施例的存储器系统设备400的框图。存储器系统设备400包括一个或多个半导体存储器设备(例如，由半导体存储器设备411、412、413和414所示)，它们分别与半导体设备100A进行类似地配置。在一些例子中，存储器系统设备400是固态驱动器(SSD)。
存储器系统设备400可以包括其它适当的部件。例如，存储器系统设备400包括如图4中所示耦合在一起的接口401和主控制器402。存储器系统设备400可以包括将主控制器402与半导体存储器设备411-414耦合的总线420。此外，主控制器402分别与半导体存储器设备411-414连接，例如，由相应的控制线421、422、423和424所示。
接口401被适当地机械地和电学地配置为连接在存储器系统设备400和主机设备之间，并且可以用于在存储器系统设备400和主机设备之间传输数据。
主控制器402被配置为将各个半导体存储器设备411-414连接到接口401以进行数据传输。例如，主控制器402被配置为分别向半导体存储器设备411-414提供启用/禁用信号，以激活/停用一个或多个半导体存储器设备411-414用于数据传输。
主控制器402负责完成存储器系统设备400内的各种指令。例如，主控制器402可以执行坏块管理、错误检查和纠正、垃圾收集，等等。
在一些实施例中，使用处理器芯片来实现主控制器402。在一些例子中，主控制器402使用多个微控制器单元(MCU)来实现。
如本文所使用的“设备”或“半导体设备”通常指代任何适当的设备，例如，存储器电路、具有形成在半导体芯片上的存储器电路的半导体芯片(或管芯)、具有形成在半导体晶圆上的多个半导体管芯的半导体晶圆、半导体芯片堆叠体、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装，等等。
如本文所使用的“衬底”或“目标衬底”通常指代根据本发明处理的物体。衬底可以包括设备的任何材料部分或结构(特别是半导体或其它电子设备)，并且可以例如是基础衬底结构(例如，半导体晶圆、掩模版)，或者在基础衬底结构(例如，薄膜)上或覆盖基础衬底结构的层。因此，衬底并不限于任何特定的基础结构、下层或覆盖层、被图案化或未被图案化，而是预期包括任何这种层或基础结构、以及层和/或基础结构的任何组合。本说明书可以涉及特定类型的衬底，但这仅用于说明目的。
衬底可以是任何适当的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底可以是体晶圆或外延层。
前面概述了几个实施例的特征，以便本领域普通技术人员可以更好地理解本公开内容的各方面。本领域普通技术人员应当理解，他们可以容易地使用本公开内容作为设计或修改其它工艺和结构的基础，以执行相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员也应当意识到，这样的等效构造并不脱离本公开内容的精神和保护范围，在不脱离本公开内容的精神和保护范围的情况下，本领域技术人员可以对本文进行各种改变、替换和变更。

Claims (20)

1.一种存储器件，其特征在于，包括：
第一管芯，包括：
半导体层；
层堆叠体，所述层堆叠体包括沿第一方向交替堆叠的栅极层和绝缘层；
第一导电结构，所述第一导电结构与所述层堆叠体分别位于所述半导体层在所述第一方向的相对两侧，所述第一导电结构与所述半导体层连接；
沟道结构，包括位于所述半导体层中的第一部分和在所述层堆叠体中延伸的第二部分，所述第一部分与所述第二部分在第二方向的尺寸不同，所述第二方向与所述第一方向不同。
2.根据权利要求1所述的存储器件，其特征在于，所述沟道结构包括沟道层、隧穿层、电荷捕获层和阻挡层，所述隧穿层、所述电荷捕获层和所述阻挡层围绕所述沟道层，所述沟道层包括位于所述层堆叠体和所述半导体层中的部分，所述沟道层位于所述半导体层中的部分沿所述第二方向的尺寸大于所述沟道层位于所述层堆叠体中的部分沿所述第二方向的尺寸，所述第二方向与所述第一方向垂直。
3.根据权利要求1所述的存储器件，其特征在于，所述沟道结构还包括位于所述沟道层中的电介质层，所述电介质层包括位于所述层堆叠体和所述半导体层中的部分，所述电介质层位于半导体层中的部分沿所述第二方向的尺寸大于所述电介质层位于所述层堆叠体中的部分沿所述第二方向的尺寸。
4.根据权利要求2所述的存储器件，其特征在于，所述隧穿层、所述电荷捕获层和所述阻挡层包括沿所述第一方向延伸的部分和沿所述第二方向向所述沟道结构外延伸的部分，所述隧穿层、所述电荷捕获层和所述阻挡层沿所述第二方向延伸的部分位于所述层堆叠体靠近半导体层一侧。
5.根据权利要求2所述的存储器件，其特征在于，所述沟道层至少部分从所述隧穿层、所述电荷捕获层和所述阻挡层中露出，所述沟道层从所述隧穿层、所述电荷捕获层和所述阻挡层中露出的部分至少部分位于所述半导体层中并与所述半导体层连接。
6.根据权利要求1所述的存储器件，其特征在于，所述半导体层包括第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层分别与所述沟道结构在所述第一方向至少部分重合。
7.根据权利要求6所述的存储器件，其特征在于，所述第一半导体层位于所述第二半导体层靠近所述层堆叠体一侧，所述第一半导体层与所述沟道结构接触，所述第一半导体层包括沿所述第一方向和所述第二方向延伸的部分，所述第一半导体层沿所述第一方向延伸的部分至少部分位于所述第二半导体层中。
8.根据权利要求4所述的存储器件，其特征在于，所述隧穿层、所述电荷捕获层和所述阻挡层不延伸进入所述半导体层中。
9.根据权利要求1所述的存储器件，其特征在于，还包括第二管芯，所述第二管芯包括外围电路，所述第二管芯与所述第一管芯连接，所述半导体层位于所述层堆叠体远离所述第二管芯一侧。
10.根据权利要求1所述的存储器件，其特征在于，所述第一管芯还包括第二导电结构和沿所述第一方向延伸的接触结构，所述接触结构与所述层堆叠体间隔设置，所述接触结构在所述第一方向的尺寸大于所述层堆叠体在第一方向的尺寸，所述第二导电结构穿过所述半导体层与所述接触结构连接，所述第二导电结构分别与所述第一导电结构和所述半导体层间隔设置。
11.根据权利要求1所述的存储器件，其特征在于，所述第一管芯还包括沿所述第一方向延伸的虚设沟道结构，所述虚设沟道结构穿过所述层堆叠体并进入所述半导体层中。
12.一种存储器件，其特征在于，包括：
第一管芯，包括：
半导体层；
层堆叠体，所述层堆叠体位于所述半导体层在第一方向的一侧，所述层堆叠体包括沿第一方向交替堆叠的栅极层和绝缘层；
沟道结构，所述沟道结构包括沟道层、隧穿层、电荷捕获层和阻挡层，所述隧穿层、所述电荷捕获层和所述阻挡层围绕所述沟道层，所述沟道层包括位于所述层堆叠体中的第一部分和位于所述半导体层中的第二部分，所述第二部分从所述隧穿层、所述电荷捕获层和所述阻挡层中露出，所述第二部分沿第二方向的尺寸与所述第一部分沿所述第二方向的尺寸不同，所述第二方向与所述第一方向不同。
13.根据权利要求12所述的存储器件，其特征在于，所述第二方向与所述第一方向垂直，所述第二部分沿第二方向的尺寸大于所述第一部分沿所述第二方向的尺寸。
14.根据权利要求12所述的存储器件，其特征在于，所述沟道结构还包括位于所述沟道层中的电介质层，所述电介质层包括位于所述层堆叠体和所述半导体层中的部分，所述电介质层位于半导体层中的部分沿所述第二方向的尺寸大于所述电介质层位于所述层堆叠体中的部分沿所述第二方向的尺寸。
15.根据权利要求12所述的存储器件，其特征在于，所述隧穿层、所述电荷捕获层和所述阻挡层包括沿所述第一方向和所述第二方向延伸的部分，所述隧穿层、所述电荷捕获层和所述阻挡层沿所述第二方向延伸的部分位于所述层堆叠体靠近半导体层一侧。
16.根据权利要求12所述的存储器件，其特征在于，所述第一管芯还包括第一导电结构，所述第一导电结构与所述层堆叠体分别位于所述半导体层沿所述第一方向的相对两侧，所述第一导电结构与所述半导体层连接。
17.根据权利要求12所述的存储器件，其特征在于，所述半导体层包括第一半导体层和第二半导体层，所述第一半导体层和所述第二半导体层分别与所述沟道结构在所述第一方向至少部分重合；所述第一半导体层位于所述第二半导体层靠近所述层堆叠体一侧，所述第一半导体层与所述沟道结构接触，所述第一半导体层包括沿所述第一方向和所述第二方向延伸的部分，所述第一半导体层沿所述第一方向延伸的部分至少部分位于所述第二半导体层中。
18.根据权利要求12所述的存储器件，其特征在于，还包括第二管芯，所述第二管芯包括外围电路，所述第二管芯与所述第一管芯连接，所述半导体层位于所述层堆叠体远离所述第二管芯一侧。
19.一种存储器件，其特征在于，包括：
第一管芯，包括：
半导体层；
位于所述半导体层一侧的层堆叠体，所述层堆叠体包括沿第一方向交替堆叠的栅极层和绝缘层；
沟道结构，所述沟道结构包括沟道层、隧穿层、电荷捕获层和阻挡层，所述隧穿层、电荷捕获层和所述阻挡层围绕所述沟道层，所述隧穿层、所述电荷捕获层和所述阻挡层包括沿所述第一方向和第二方向延伸的部分，所述第二方向与所述第一方向不同，所述隧穿层、所述电荷捕获层和所述阻挡层沿所述第二方向延伸的部分位于所述层堆叠体靠近半导体层一侧，所述沟道层从所述隧穿层、所述电荷捕获层和所述阻挡层中露出并与所述半导体层连接。
20.根据权利要求19所述的存储器件，其特征在于，所述沟道层包括位于所述层堆叠体和所述半导体层中的部分，所述沟道层位于半导体层中的部分沿所述第二方向的尺寸大于所述沟道层位于所述层堆叠体中的部分沿所述第二方向的尺寸，所述第二方向与所述第一方向垂直。
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