CN120076402A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，结构包括：衬底，衬底包括第一区以及与其相邻的第二区；鳍部，凸立于第一区和第二区的衬底顶部；第一栅极结构，位于第一区的鳍部的一侧且覆盖所述鳍部的侧壁；第二栅极结构，位于第一区的鳍部的另一侧且覆盖所述鳍部的侧壁，所述第一栅极结构的顶部与所述第二栅极结构的顶部相齐平；第三栅极结构，位于第二区的衬底顶部且横跨鳍部的部分顶部和部分侧壁，第三栅极结构的顶部与第一栅极结构和第二栅极结构的顶部相齐平。通过控制第一栅极结构和第二栅极结构的电压值不同，使第一区中导电沟通的电流值不同，扩大导电沟道电流值的可调范围值。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，非平面MOS晶体管应运而生，例如全包围栅极(Gate-all-around，GAA)晶体管或鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，衬底包括第一区以及与其相邻的第二区；鳍部，凸立于第一区和第二区的衬底顶部；第一栅极结构，位于第一区的鳍部的一侧且覆盖鳍部的侧壁；第二栅极结构，位于第一区的鳍部的另一侧且覆盖鳍部的侧壁，第一栅极结构的顶部与第二栅极结构的顶部相齐平；第三栅极结构，位于第二区的衬底顶部且横跨鳍部的部分顶部和部分侧壁，第三栅极结构的顶部与第一栅极结构和第二栅极结构的顶部相齐平。

可选的，位于第一区的鳍部的数量为一个或多个；在第一区的鳍部的数量为多个时，相邻鳍部共用第一栅极结构；或者，相邻鳍部共用第二栅极结构，或者，相邻鳍部共用第一栅极结构、以及相邻鳍部共用第二栅极结构。

可选的，半导体结构还包括：硬掩膜层，位于第一区的鳍部的顶部；硬掩膜层的顶部与第一栅极结构、第二栅极结构、以及第三栅极结构的顶部相齐平。

可选的，硬掩膜层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

可选的，硬掩膜层的厚度为1纳米至20纳米。

可选的，第一栅极结构包括具有第一厚度的第一功函数层，第二栅极结构包括具有第二厚度的第二功函数层。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区以及与其相邻的第二区，第一区和第二区的衬底顶部凸立有鳍部；在第一区中，在鳍部的一侧的衬底顶部形成覆盖鳍部侧壁的第一栅极结构，在鳍部的另一侧的衬底顶部形成覆盖鳍部侧壁的第二栅极结构，第一栅极结构的顶部与第二栅极结构的顶部相齐平；在第二区中，在衬底顶部形成横跨鳍部部分顶部和部分侧壁的第三栅极结构，第三栅极结构的顶部与第一栅极结构和第二栅极结构的顶部相齐平。

可选的，在提供衬底的步骤中，位于第一区的鳍部的数量为一个或多个；在第一区的鳍部的数量为多个时，在形成第一栅极结构和第二栅极结构的步骤中，相邻鳍部共用同第一栅极结构；或者，相邻鳍部共用第二栅极结构；或者，相邻鳍部共用同第一栅极结构、以及相邻鳍部共用同第二栅极结构。

可选的，提供衬底的步骤中，鳍部的顶部还形成有硬掩膜层；在形成第一栅极结构、第二栅极结构和第三栅极结构之前，还包括：去除第二区的硬掩膜层；在形成第一栅极结构和第二栅极结构的步骤中，以第一区的硬掩膜层的顶部作为停止位置。

可选的，硬掩膜层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

可选的，硬掩膜层的厚度为1纳米至20纳米。

可选的，去除第二区的硬掩膜层的步骤包括：在第一区的衬底顶部形成覆盖鳍部的掩膜层，掩膜层露出第二区的硬掩膜层；以掩膜层为掩膜，对第二区的硬掩膜层进行图形化处理，去除第二区的硬掩膜层；去除掩膜层。

可选的，去除第二区的硬掩膜层的工艺包括干法刻蚀工艺。

可选的，第一区中的第一栅极结构和第二栅极结构与第二区中的第三栅极结构在同一步骤中形成。

可选的，形成第一栅极结构、第二栅极结构和第三栅极结构的步骤包括：在第一区和第二区的衬底顶部形成横跨鳍部的伪栅结构；在伪栅结构露出的衬底上形成层间介质层；去除伪栅结构，在层间介质层中形成第一栅极开口；在第一栅极开口中形成第一栅极材料层；去除第一区中鳍部一侧的第一栅极材料层，在剩余第一栅极材料层中形成第二栅极开口；在第二栅极开口中形成第二栅极材料层；以鳍部的顶部作为停止位置，对高于鳍部顶部的第一栅极材料层和第二栅极材料层进行平坦化处理，将第一区中剩余的第二栅极材料层作为第一栅极结构，将第一区中剩余的第一栅极材料层作为第二栅极结构，将第二区中剩余的第一栅极材料层作为第三栅极结构。

可选的，去除第一区中相邻鳍部之间的第一栅极材料层的工艺包括干法刻蚀工艺。

可选的，在形成第一栅极结构和第二栅极结构的步骤中，第一栅极结构包括具有第一厚度的第一功函数层，第二栅极结构包括具有第二厚度的第二功函数层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种半导体结构的形成方法，在第一区中，在鳍部的一侧的衬底顶部形成覆盖鳍部侧壁的第一栅极结构，在鳍部的另一侧的衬底顶部形成覆盖鳍部侧壁的第二栅极结构，第一栅极结构的顶部与第二栅极结构的顶部相齐平，在第二区中，在衬底顶部形成横跨鳍部部分顶部和部分侧壁的第三栅极结构，第三栅极结构的顶部与第一栅极结构和第二栅极结构的顶部相齐平，即第一区中鳍部的一侧形成有第一栅极结构，鳍部的另一侧形成有第二栅极结构，也就是说，在第一区中形成双栅极结构(dual-gate)来控制导电沟通，在第一区中，通过控制第一栅极结构和第二栅极结构的电压值不同，来使第一区中导电沟通的电流值不同，从而进一步扩大第一区中导电沟道电流值的可调范围值，进而提高了半导体结构的性能。

附图说明

图1是本发明半导体结构对应的结构示意图。

图2至图7是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前，环绕导电沟道的栅极结构为单个栅极结构(single-gate)，在对单个栅极结构施加工作电压后，环绕导电沟道的阈值开启电压均一致，也就使通过导电沟道的电流值均为同一值，从而使半导体结构中导电沟道的电流值的可调范围值过小，从而影响了半导体结构的性能。

为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区以及与其相邻的第二区，第一区和第二区的衬底顶部凸立有鳍部；在第一区中，在鳍部的一侧的衬底顶部形成覆盖鳍部侧壁的第一栅极结构，在鳍部的另一侧的衬底顶部形成覆盖鳍部侧壁的第二栅极结构，第一栅极结构的顶部与第二栅极结构的顶部相齐平；在第二区中，在衬底顶部形成横跨鳍部部分顶部和部分侧壁的第三栅极结构，第三栅极结构的顶部与第一栅极结构和第二栅极结构的顶部相齐平。

本发明实施例提供一种半导体结构的形成方法，在第一区中，在鳍部的一侧的衬底顶部形成覆盖鳍部侧壁的第一栅极结构，在鳍部的另一侧的衬底顶部形成覆盖鳍部侧壁的第二栅极结构，第一栅极结构的顶部与第二栅极结构的顶部相齐平，在第二区中，在衬底顶部形成横跨鳍部部分顶部和部分侧壁的第三栅极结构，第三栅极结构的顶部与第一栅极结构和第二栅极结构的顶部相齐平，即第一区中鳍部的一侧形成有第一栅极结构，鳍部的另一侧形成有第二栅极结构，也就是说，在第一区中形成双栅极结构(dual-gate)来控制导电沟通，在第一区中，通过控制第一栅极结构和第二栅极结构的电压值不同，来使第一区中导电沟通的电流值不同，从而进一步扩大第一区中导电沟道电流值的可调范围值，进而提高了半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明半导体结构对应的结构示意图。

半导体结构包括：衬底200，衬底200包括第一区200A以及与其相邻的第二区200B；鳍部201，凸立于第一区200A和第二区200B的衬底200顶部；第一栅极结构230，位于第一区200A的鳍部201的一侧且覆盖鳍部201的侧壁；第二栅极结构231，位于第一区200A的鳍部201的另一侧且覆盖鳍部201的侧壁，第一栅极结构的顶部与第二栅极结构的顶部相齐平；第三栅极结构232，位于第二区200B的衬底200顶部且横跨鳍部201的部分顶部和部分侧壁，第三栅极结构232的顶部与第一栅极结构230和第二栅极结构231的顶部相齐平。

需要说明的是，通过在第一区200A的鳍部201的一侧设置第一栅极结构230，在第一区200A的鳍部201的另一侧设置第二栅极结构231，即第一区200A中鳍部201的一侧形成有第一栅极结构230，鳍部201的另一侧形成有第二栅极结构231，也就是说，在第一区200A中形成双栅极结构(dual-gate)来控制导电沟通，在第一区200A中，通过控制第一栅极结构230和第二栅极结构231的电压值不同，来使第一区200A中导电沟通的电流值不同，从而进一步扩大第一区200A中导电沟道电流值的可调范围值，进而提高了半导体结构的性能。

衬底200为半导体结构的形成方法提供工艺平台。

本实施例中，衬底200的材料为硅。在其他实施例中，衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底200还能够为绝缘体上的硅衬底200或者绝缘体上的锗衬底200等其他类型的衬底200。

作为一种示例，衬底200包括第一区200A以及与其相邻的第二区200B，第一区200A用于作为后续形成双栅极结构(dual-gate)的区域，第二区200B用于作为后续形成单栅极结构(single-gate)的区域。

鳍部201用于提供器件工作时的导电沟道。

本实施例中，鳍部201的材料与衬底200的材料相同，鳍部201的材料为硅。

本实施例中，位于第一区200A的鳍部201的数量为一个或多个。作为一种示例，图1中的第一区200A示出了两个鳍部201。

本实施例中，半导体结构还包括：硬掩膜层202，位于鳍部201的顶部。

具体地，在半导体结构的形成工艺中，硬掩膜层202用于作为形成鳍部201的刻蚀掩膜，同时，在形成第一栅极结构230、第二栅极结构231和第三栅极结构232的过程中，能够以硬掩膜层202的顶部作为停止位置，使第一栅极结构230、第二栅极结构231和第三栅极结构232的顶部相齐平，提高了第一栅极结构230、第二栅极结构231和第三栅极结构232的顶面平整度，而且，通过控制硬掩膜层202的厚度能够达到控制第一栅极结构230、第二栅极结构231和第三栅极结构232高度的目的，使第一栅极结构230、第二栅极结构231和第三栅极结构232的高度达到目标高度。

本实施例中，硬掩膜层202的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

具体地，氧化硅、氮化硅和氮氧化硅材料为硬掩膜层202常用的材料，具有工艺成本低等特点，同时，氧化硅、氮化硅和氮氧化硅与鳍部201选用的材料、以及与第一栅极结构230、第二栅极结构231和第三栅极结构232选用的材料之间具有较高的选择比(刻蚀选择比和研磨选择比)，在半导体结构的形成工艺中，使硬掩膜层202能够起到刻蚀掩膜的作用，以及使硬掩膜层202的顶部能够作为停止位置，降低了对其他膜层(例如鳍部201)造成损伤的概率，进而提高了半导体结构的性能。

需要说明的是，硬掩膜层202的厚度不宜过大，也不宜过小。如果硬掩膜层202的厚度过小，在半导体结构的形成工艺，在以硬掩膜层202为掩膜进行图形化工艺形成鳍部201的过程中，容易导致硬掩膜层202对鳍部201顶部的保护作用下降，增大了鳍部201受到损伤的概率，同时，在形成第一栅极结构230、第二栅极结构231和第三栅极结构232的过程中，由于硬掩膜层202的厚度过小，导致硬掩膜层202的顶部起不到停止的作用，使第一栅极结构230、第二栅极结构231和第三栅极结构232的顶面平整度不高，并且使第一栅极结构230、第二栅极结构231和第三栅极结构232的高度达不到目标高度，从而对半导体结构的性能造成影响；如果硬掩膜层202的厚度过大，在半导体结构后续进行的工艺中，增大了去除硬掩膜层202的工艺难度，同时，也容易使第一栅极结构230、第二栅极结构231和第三栅极结构232的高度过大，不利于半导体结构整体高度的进一步下降。为此，本实施例中，硬掩膜层202的厚度为1纳米至20纳米。

本实施例中，硬掩膜层202的顶部与第一栅极结构230、第二栅极结构231、以及第三栅极结构232的顶部相齐平。

具体地，在形成第一栅极结构230、第二栅极结构231和第三栅极结构232的过程中，能够以硬掩膜层202的顶部作为停止位置，使第一栅极结构230、第二栅极结构231和第三栅极结构232的顶部相齐平，使第一栅极结构230、第二栅极结构231和第三栅极结构232的顶面平整度较高，同时，第三栅极结构232的顶部与第一栅极结构230和第二栅极结构231的顶部相齐平，使第一栅极结构230、第二栅极结构231和第三栅极结构232的高度相一致，提高了第一区200A中器件的高度与第二区200B中器件的高度的均一性。

本实施例中，半导体结构还包括：隔离结构205，位于鳍部201露出的衬底200上，隔离结构205覆盖鳍部201的部分侧壁。

隔离结构205用于电隔离相邻器件。

隔离结构205的材料为绝缘材料，隔离结构205的材料可以为氧化硅、氮化硅或氮氧化硅。作为一种示例，隔离结构205的材料为氧化硅。

第一栅极结构230和第二栅极结构231在半导体结构工作时用于控制导电沟道的开启和关断。

本实施例中，在第一区200A的鳍部201的数量为多个时，相邻鳍部201共用第一栅极结构230；或者，相邻鳍部201共用第二栅极结构231，或者，相邻鳍部201共用第一栅极结构230、以及相邻鳍部201共用第二栅极结构231。

具体地，相邻鳍部201共用第一栅极结构230以及使相邻鳍部201共用第二栅极结构231，能够使半导体结构占用的面积减小。

作为一种示例，图2中第一区200A示出了两个鳍部201，相邻鳍部201之间的衬底200顶部设置有第一栅极结构230，相邻鳍部201相背离一侧的衬底200顶部形成有第二栅极结构231，相邻鳍部201共用第一栅极结构230。

需要说明的是，在第一区200A中，鳍部201的一侧设置有第一栅极结构230，鳍部201的另一侧设置有第二栅极结构231，也就是说，在第一区200A中形成双栅极结构(dual-gate)来控制导电沟通，在第一区200A中，通过控制第一栅极结构230和第二栅极结构231的电压值不同，来使第一区200A中导电沟通的电流值不同，从而进一步扩大第一区200A中导电沟道电流值的可调范围值，进而提高了半导体结构的性能。

还需要说明的是，通过使第三栅极结构232的顶部与第一栅极结构230和第二栅极结构231的顶部相齐平，使第一栅极结构230、第二栅极结构231和第三栅极结构232的顶面平整度较高，为后续的半导体制程工艺(例如形成与栅极结构电连接的互连结构)提供了较好的工艺基础，同时，第三栅极结构232的顶部与第一栅极结构230和第二栅极结构231的顶部相齐平，使第一栅极结构230、第二栅极结构231和第三栅极结构232的高度相一致，提高了第一区200A中器件的高度与第二区200B中器件的高度的均一性。

在半导体结构的形成工艺中，第一区200A中的第一栅极结构230和第二栅极结构231与第二区200B中的第三栅极结构232在同一步骤中形成。

具体地，第一区200A中的第一栅极结构230和第二栅极结构231与第二区200B中的第三栅极结构232在同一步骤中形成，能够减少工艺步骤，降低工艺成本，提高工艺效率，同时，在同一步骤中形成第一栅极结构230、第二栅极结构231和第三栅极结构232，使硬掩膜层202的顶部仅需要经历一次平坦化处理的过程，降低了硬掩膜层202被过多消耗的概率，使第一栅极结构230、第二栅极结构231和第三栅极结构232的高度能够最大可能的接近目标高度，从而提高了半导体结构的性能。

本实施例中，第一栅极结构230包括具有第一厚度的第一功函数层(图未示)，第二栅极结构231包括具有第二厚度的第二功函数层(图未示)。

具体地，第一区200A中鳍部201的一侧形成有第一栅极结构230，鳍部201的另一侧形成有第二栅极结构231，第一栅极结构230包括具有第一厚度的第一功函数层，第二栅极结构231包括具有第二厚度的第二功函数层，使同一个导电沟道的两侧具有不同的阈值开启电压，从而利于调节半导体结构的电压，在输入和输出之间引入附加的增益级，调节电压的增益特性，同时，具有较高的输入阻抗，可以更好地适应不同的信号源，并且在高频应用中，具有更高的频率响应和更低的损耗。

需要说明的是，作为一种示例，在半导体结构的形成工艺中，第一区200A中的第二栅极结构231与第二区200B中的第三栅极结构232均是由同一栅极材料层提供形成的，因此，第一区200A中的第二栅极结构231与第二区200B中的第三栅极结构232的功函数的厚度相一致，从而使第三栅极结构232的阈值开启电压与第二栅极结构231的阈值开启电压相同。

在其他实施例中，也可以在不同步骤中形成第二栅极结构231与第三栅极结构232，第二栅极结构231的功函数的厚度与第三栅极结构232的功函数的厚度不相同。

本实施例中，半导体结构还包括：层间介质层(图未示)，位于衬底200顶部，且覆盖第一栅极结构230的侧壁、第二栅极结构231的侧壁以及第三栅极结构232的侧壁。

层间介质层用于电隔离相邻器件。

其中，层间介质层的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，层间介质层的材料为氧化硅。

相应的，本发明实施例还提供一种半导体结构的形成方法，其中，图2至图7是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图2至图3，提供衬底100，衬底100包括第一区100A以及与其相邻的第二区100B，第一区100A和第二区100B的衬底100顶部凸立有鳍部101。

衬底100为后续半导体结构的形成方法提供工艺平台。

本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

鳍部101用于提供器件工作时的导电沟道。

本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。

本实施例中，位于第一区100A的鳍部101的数量为一个或多个。作为一种示例，图2中的第一区100A示出了两个鳍部101。

作为一种示例，衬底100包括第一区100A以及与其相邻的第二区100B，第一区100A用于作为后续形成双栅极结构(dual-gate)的区域，第二区100B用于作为后续形成单栅极结构(single-gate)的区域。

本实施例中，鳍部101的顶部还形成有硬掩膜层102。

硬掩膜层102用于作为形成鳍部101的刻蚀掩膜，同时，在后续形成第一栅极结构、第二栅极结构和第三栅极结构的过程中，能够以硬掩膜层102的顶部作为停止位置，使第一栅极结构、第二栅极结构和第三栅极结构的顶部相齐平，提高了第一栅极结构、第二栅极结构和第三栅极结构的顶面平整度，而且，通过控制硬掩膜层102的厚度能够达到控制第一栅极结构、第二栅极结构和第三栅极结构高度的目的，使第一栅极结构、第二栅极结构和第三栅极结构的高度达到目标高度。

本实施例中，硬掩膜层102的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

具体地，氧化硅、氮化硅和氮氧化硅材料为硬掩膜层102常用的材料，具有工艺成本低等特点，同时，氧化硅、氮化硅和氮氧化硅与鳍部101选用的材料、以及与第一栅极结构、第二栅极结构和第三栅极结构选用的材料之间具有较高的选择比(刻蚀选择比和研磨选择比)，从而使硬掩膜层102能够起到刻蚀掩膜的作用，以及使硬掩膜层102的顶部能够作为停止位置，降低了对其他膜层(例如鳍部101)造成损伤的概率，进而提高了半导体结构的性能。

需要说明的是，硬掩膜层102的厚度不宜过大，也不宜过小。如果硬掩膜层102的厚度过小，在以硬掩膜层102为掩膜进行图形化工艺形成鳍部101的过程中，容易导致硬掩膜层102对鳍部101顶部的保护作用下降，增大了鳍部101受到损伤的概率，同时，在后续形成第一栅极结构、第二栅极结构和第三栅极结构的过程中，由于硬掩膜层102的厚度过小，导致硬掩膜层102的顶部起不到停止的作用，使第一栅极结构、第二栅极结构和第三栅极结构的顶面平整度不高，并且使第一栅极结构、第二栅极结构和第三栅极结构的高度达不到目标高度，从而对半导体结构的性能造成影响；如果硬掩膜层102的厚度过大，在半导体结构后续进行的工艺中，增大了去除硬掩膜层102的工艺难度，同时，也容易使第一栅极结构、第二栅极结构和第三栅极结构的高度过大，不利于半导体结构整体高度的进一步下降。为此，本实施例中，硬掩膜层102的厚度为1纳米至20纳米。

本实施例中，形成鳍部101和硬掩膜层102的步骤包括：在衬底100的顶部形成鳍部材料层；在鳍部材料层的顶部形成硬掩模材料层；在硬掩膜材料层的顶部形成图形化的光刻胶层；以图形化的光刻胶层为掩膜，对硬掩模材料层进行图形化处理，将剩余的硬掩模材料层作为硬掩膜层102；以硬掩膜层102为掩膜，对鳍部材料层进行图形化处理，形成凸立于衬底100上的鳍部101。

作为一种示例，以硬掩膜层102为掩膜，对鳍部材料层进行图形化处理的工艺包括干法刻蚀工艺。

需要说明的是，本实施例中，在形成鳍部101之后，半导体结构的形成方法还包括：在鳍部101的衬底100上形成隔离结构105，隔离结构105覆盖鳍部101的部分侧壁。

隔离结构105用于电隔离相邻器件。

隔离结构105的材料为绝缘材料，隔离结构105的材料可以为氧化硅、氮化硅或氮氧化硅。作为一种示例，隔离结构105的材料为氧化硅。

参考图4，在后续形成第一栅极结构、第二栅极结构和第三栅极结构之前，还包括：去除第二区100B的硬掩膜层102。

具体地，去除第二区100B的硬掩膜层102，露出第二区100B的鳍部101的顶部，利于后续在第二区100B中形成覆盖鳍部101部分顶部和部分侧壁的第三栅极结构，使鳍部101的顶部和侧壁均能够作为导电沟道，从而提高了导电沟通中载流子的迁移率和迁移量。

本实施例中，去除第二区100B的硬掩膜层102的步骤包括：在第一区100A的衬底100顶部形成覆盖鳍部101的掩膜层108，掩膜层108露出第二区100B的硬掩膜层102；以掩膜层108为掩膜，对第二区100B的硬掩膜层102进行图形化处理，去除第二区100B的硬掩膜层102。

具体地，掩膜层108对第一区100A中的鳍部101和硬掩膜层102起到保护作用，降低了去除第二区100B的硬掩膜层102的工艺对第一区100A中的硬掩膜层102造成损伤的概率。

本实施例中，去除第二区100B的硬掩膜层102的工艺包括干法刻蚀工艺。

具体地，干法刻蚀工艺为各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远大于横向刻蚀速率，通过采用干法刻蚀工艺去除第二区100B的硬掩膜层102，能够将第二区100B中的硬掩膜层102去除干净，同时，还降低了对鳍部101的侧壁造成损伤的概率，提高了第二区100B中的侧壁形貌质量。

本实施例中，掩膜层108包括有机材料层(图未示)、位于有机材料层上的抗反射涂层(图未示)以及位于抗反射涂层上的光刻胶层(图未示)。

有机材料层的材料包括有机材料。本实施例中，有机材料层的材料为旋涂碳(Spin-on carbon，SOC)。

在其他实施例中，有机材料层的材料还可以为其他有机材料，例如：ODL(organicdielectric layer，有机介电层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。

抗反射涂层的材料包括BARC(bottom anti-reflective coating，底部抗反射涂层)材料。作为一种示例，BARC材料为Si-ARC(含硅的抗反射涂层)材料。

在其他实施例中，掩膜层还可以仅包括光刻胶层。

需要说明的是，去除第二区100B的硬掩膜层102之后，还包括：去除掩膜层108。

去除掩膜层108的工艺包括湿法刻蚀工艺或灰化工艺。

参考图5至图7，在第一区100A中，在鳍部101的一侧衬底100顶部形成覆盖鳍部101侧壁的第一栅极结构130，在鳍部101的另一侧的衬底100顶部形成覆盖鳍部101侧壁的第二栅极结构131，第二栅极结构131的顶部与第二栅极结构131的顶部相齐平；在第二区100B中，在衬底100顶部形成横跨鳍部101部分顶部和部分侧壁的第三栅极结构132，第三栅极结构132的顶部与第一栅极结构130和第二栅极结构131的顶部相齐平。

需要说明的是，在第一区100A中，在鳍部101的一侧衬底100顶部形成覆盖鳍部101侧壁的第一栅极结构130，在鳍部101的另一侧的衬底100顶部形成覆盖鳍部101侧壁的第二栅极结构131，第二栅极结构131的顶部与第二栅极结构131的顶部相齐平，即第一区100A中鳍部101的一侧形成有第一栅极结构130，鳍部101的另一侧形成有第二栅极结构131，也就是说，在第一区100A中形成双栅极结构(dual-gate)来控制导电沟通，在第一区100A中，通过控制第一栅极结构130和第二栅极结构131的电压值不同，来使第一区100A中导电沟通的电流值不同，从而进一步扩大第一区100A中导电沟道电流值的可调范围值，进而提高了半导体结构的性能。

还需要说明的是，通过使第三栅极结构132的顶部与第一栅极结构130和第二栅极结构131的顶部相齐平，使第一栅极结构130、第二栅极结构131和第三栅极结构132的顶面平整度较高，为后续的半导体制程工艺(例如形成与栅极结构电连接的互连结构)提供了较好的工艺基础，同时，第三栅极结构132的顶部与第一栅极结构130和第二栅极结构131的顶部相齐平，使第一栅极结构130、第二栅极结构131和第三栅极结构132的高度相一致，提高了第一区100A中器件的高度与第二区100B中器件的高度的均一性。

第一栅极结构130和第二栅极结构131在半导体结构工作时用于控制导电沟道的开启和关断。

本实施例中，在第一区100A的鳍部101的数量为多个时，在形成第一栅极结构和第二栅极结构的步骤中，相邻鳍部101共用第一栅极结构130；或者，相邻鳍部101共用第二栅极结构131，或者，相邻鳍部101共用第一栅极结构130、以及相邻鳍部101共用第二栅极结构131。

具体地，相邻鳍部101共用第一栅极结构130以及使相邻鳍部101共用第二栅极结构131，能够使半导体结构占用的面积减小。

作为一种示例，图7中第一区100A示出了两个鳍部101，相邻鳍部101之间的衬底100顶部形成有第一栅极结构130，相邻鳍部101相背离一侧的衬底100顶部形成有第二栅极结构131，相邻鳍部101共用第一栅极结构130。

本实施例中，第一区100A中的第一栅极结构130和第二栅极结构131与第二区100B中的第三栅极结构132在同一步骤中形成。

具体地，第一区100A中的第一栅极结构130和第二栅极结构131与第二区100B中的第三栅极结构132在同一步骤中形成，能够减少工艺步骤，降低工艺成本，提高工艺效率，同时，在同一步骤中形成第一栅极结构130、第二栅极结构131和第三栅极结构132，使硬掩膜层102的顶部仅需要经历一次平坦化处理的过程，降低了硬掩膜层102被过多消耗的概率，使第一栅极结构130、第二栅极结构131和第三栅极结构132的高度能够最大可能的接近目标高度，从而提高了半导体结构的性能。

在其他实施例中，第一区中的第一栅极结构和第二栅极结构与第二区中的第三栅极结构还可以在不同步骤中形成。

本实施例中，在形成第一栅极结构130和第二栅极结构131的步骤中，以第一区100A的硬掩膜层102的顶部作为停止位置。

具体地，以第一区100A的硬掩膜层102的顶部作为停止位置，使第三栅极结构132的顶部与第一栅极结构130和第二栅极结构131的顶部相齐平，使第一栅极结构130、第二栅极结构131和第三栅极结构132的顶面平整度较高，为后续的半导体制程工艺(例如形成与栅极结构电连接的互连结构)提供了较好的工艺基础，同时，第三栅极结构132的顶部与第一栅极结构130和第二栅极结构131的顶部相齐平，使第一栅极结构130、第二栅极结构131和第三栅极结构132的高度相一致，提高了第一区100A中器件的高度与第二区100B中器件的高度的均一性。

本实施例中，形成第一栅极结构130、第二栅极结构131和第三栅极结构132的步骤包括：在第一区100A和第二区100B的衬底100顶部形成横跨鳍部101的伪栅结构110；在伪栅结构110露出的衬底100上形成层间介质层(图未示)；去除伪栅结构110，在层间介质层中形成第一栅极开口(图未示)；在第一栅极开口中形成第一栅极材料层121；去除第一区100A中鳍部101一侧的第一栅极材料层121，在剩余第一栅极材料层121中形成第二栅极开口(图未示)；在第二栅极开口中形成第二栅极材料层120；以鳍部101的顶部作为停止位置，对高于鳍部101顶部的第一栅极材料层121和第二栅极材料层120进行平坦化处理，将第一区100A中剩余的第二栅极材料层120作为第一栅极结构130，将第一区100A中剩余的第一栅极材料层121作为第二栅极结构131，将第二区100B中剩余的第一栅极材料层121作为第三栅极结构132。

具体地，伪栅结构110为形成第一栅极结构130、第二栅极结构131和第三栅极结构132提供空间位置。

作为一种示例，伪栅结构110的材料包括多晶硅。

层间介质层用于电隔离相邻器件。

其中，层间介质层的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，层间介质层的材料为氧化硅。

本实施例中，去除第一区100A中相邻鳍部101之间的第一栅极材料层121的工艺包括干法刻蚀工艺。

具体地，干法刻蚀工艺为各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远大于横向刻蚀速率，通过采用干法刻蚀工艺去除第一区100A中相邻鳍部101之间的第一栅极材料层121，能够提高第二栅极开口侧壁的形貌质量，利于后续在第二栅极开口中沉积第一栅极结构130，降低了第一栅极结构130与鳍部101之间出现空洞的概率，从而提高了半导体结构的性能。

本实施例中，在形成第一栅极结构130和第二栅极结构131的步骤中，第一栅极结构130包括具有第一厚度的第一功函数层(图未示)，第二栅极结构131包括具有第二厚度的第二功函数层(图未示)。

具体地，第一区100A中鳍部101的一侧形成有第一栅极结构130，鳍部101的另一侧形成有第二栅极结构131，第一栅极结构130包括具有第一厚度的第一功函数层，第二栅极结构131包括具有第二厚度的第二功函数层，使同一个导电沟道的两侧具有不同的阈值开启电压，从而利于调节半导体结构的电压，在输入和输出之间引入附加的增益级，调节电压的增益特性，同时，具有较高的输入阻抗，可以更好地适应不同的信号源，并且在高频应用中，具有更高的频率响应和更低的损耗。

需要说明的是，作为一种示例，第一区100A中的第二栅极结构131与第二区100B中的第三栅极结构132均是由第二栅极材料层120提供形成的，因此，第一区100A中的第二栅极结构131与第二区100B中的第三栅极结构132的功函数的厚度相一致，从而使第三栅极结构132的阈值开启电压与第二栅极结构131的阈值开启电压相同。

在其他实施例中，也可以在不同步骤中形成第二栅极结构与第三栅极结构，第二栅极结构的功函数的厚度与第三栅极结构的功函数的厚度不相同。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括第一区以及与其相邻的第二区；

鳍部，凸立于所述第一区和第二区的衬底顶部；

第一栅极结构，位于所述第一区的鳍部的一侧且覆盖所述鳍部的侧壁；

第二栅极结构，位于所述第一区的鳍部的另一侧且覆盖所述鳍部的侧壁，所述第一栅极结构的顶部与所述第二栅极结构的顶部相齐平；

第三栅极结构，位于所述第二区的衬底顶部且横跨所述鳍部的部分顶部和部分侧壁，所述第三栅极结构的顶部与所述第一栅极结构和第二栅极结构的顶部相齐平。

2.如权利要求1所述的半导体结构，其特征在于，位于所述第一区的鳍部的数量为一个或多个；

在所述第一区的鳍部的数量为多个时，相邻所述鳍部共用第一栅极结构；或者，相邻所述鳍部共用第二栅极结构，或者，相邻所述鳍部共用第一栅极结构、以及相邻所述鳍部共用第二栅极结构。

3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：硬掩膜层，位于所述第一区的鳍部的顶部；

所述硬掩膜层的顶部与所述第一栅极结构、第二栅极结构、以及所述第三栅极结构的顶部相齐平。

4.如权利要求3所述的半导体结构，其特征在于，所述硬掩膜层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

5.如权利要求3所述的半导体结构，其特征在于，所述硬掩膜层的厚度为1纳米至20纳米。

6.如权利要求1所述的半导体结构，其特征在于，所述第一栅极结构包括具有第一厚度的第一功函数层，所述第二栅极结构包括具有第二厚度的第二功函数层。

7.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括第一区以及与其相邻的第二区，所述第一区和第二区的衬底顶部凸立有鳍部；

在所述第一区中，在所述鳍部的一侧的衬底顶部形成覆盖所述鳍部侧壁的第一栅极结构，在所述鳍部的另一侧的衬底顶部形成覆盖所述鳍部侧壁的第二栅极结构，所述第一栅极结构的顶部与所述第二栅极结构的顶部相齐平；

在所述第二区中，在所述衬底顶部形成横跨所述鳍部部分顶部和部分侧壁的第三栅极结构，所述第三栅极结构的顶部与所述第一栅极结构和第二栅极结构的顶部相齐平。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述提供衬底的步骤中，位于所述第一区的鳍部的数量为一个或多个；

在所述第一区的鳍部的数量为多个时，在形成所述第一栅极结构和第二栅极结构的步骤中，相邻所述鳍部共用同第一栅极结构；或者，相邻所述鳍部共用第二栅极结构；或者，相邻所述鳍部共用同第一栅极结构、以及相邻所述鳍部共用同第二栅极结构。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述提供衬底的步骤中，所述鳍部的顶部还形成有硬掩膜层；

在形成所述第一栅极结构、第二栅极结构和第三栅极结构之前，还包括：去除所述第二区的硬掩膜层；

在形成所述第一栅极结构和第二栅极结构的步骤中，以所述第一区的硬掩膜层的顶部作为停止位置。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的厚度为1纳米至20纳米。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第二区的硬掩膜层的步骤包括：在所述第一区的衬底顶部形成覆盖所述鳍部的掩膜层，所述掩膜层露出所述第二区的硬掩膜层；以所述掩膜层为掩膜，对所述第二区的硬掩膜层进行图形化处理，去除所述第二区的硬掩膜层；去除所述掩膜层。

13.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第二区的硬掩膜层的工艺包括干法刻蚀工艺。

14.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一区中的第一栅极结构和第二栅极结构与所述第二区中的第三栅极结构在同一步骤中形成。

15.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一栅极结构、第二栅极结构和第三栅极结构的步骤包括：在所述第一区和第二区的衬底顶部形成横跨所述鳍部的伪栅结构；在所述伪栅结构露出的所述衬底上形成层间介质层；去除所述伪栅结构，在所述层间介质层中形成第一栅极开口；在所述第一栅极开口中形成第一栅极材料层；去除所述第一区中鳍部一侧的第一栅极材料层，在剩余所述第一栅极材料层中形成第二栅极开口；在所述第二栅极开口中形成第二栅极材料层；以所述鳍部的顶部作为停止位置，对高于所述鳍部顶部的第一栅极材料层和第二栅极材料层进行平坦化处理，将所述第一区中剩余的第二栅极材料层作为所述第一栅极结构，将所述第一区中剩余的第一栅极材料层作为所述第二栅极结构，将所述第二区中剩余的第一栅极材料层作为所述第三栅极结构。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，去除所述第一区中相邻所述鳍部之间的第一栅极材料层的工艺包括干法刻蚀工艺。

17.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述第一栅极结构和第二栅极结构的步骤中，所述第一栅极结构包括具有第一厚度的第一功函数层，所述第二栅极结构包括具有第二厚度的第二功函数层。