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CN116169141B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法

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CN116169141B CN202111414653.0A CN202111414653A CN116169141B CN 116169141 B CN116169141 B CN 116169141B CN 202111414653 A CN202111414653 A CN 202111414653A CN 116169141 B CN116169141 B CN 116169141B
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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括相邻的工作区和隔离区，基底上均形成有器件栅极结构，基底顶部形成有第一层间介质层；在隔离区中的器件栅极结构的顶部形成第一沟槽；在第一沟槽中形成牺牲层；在第一层间介质层顶部形成第二层间介质层；在第二层间介质层中形成第二沟槽，第二沟槽在基底上的投影与牺牲层在基底上的投影正交；去除第二沟槽露出的牺牲层，在第一层间介质层中形成第一接触孔；在第一接触孔中形成第一栅极插塞，第一栅极插塞用于加载第一电位；在工作区的器件栅极结构顶部形成第二栅极插塞，第二栅极插塞用于加载第二电位，第二电位和第一电位为相反电位。降低第一栅极插塞与相邻源漏掺杂区发生短接的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体集成电路(Integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。
在集成电路发展过程中，通常随着功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)也逐渐减小，诸如鳍式场效应晶体管(FinFET)等三维结构的设计成为本领域关注的热点。而且，为了制作尺寸更小、分布更密集的鳍部，现有技术引入了单扩散隔断(Single diffusion break，SDB)结构，单扩散隔断结构一般分布在沿鳍部的延伸方向上，通过刻蚀工艺去除鳍部的某些区域，在鳍部中形成一个或多个隔断沟槽，然后通过在隔断沟槽中填充绝缘材料，从而沿鳍部的延伸方向对鳍部进行分割，从而防止相邻源漏掺杂区之间的桥接(source-drain bridge)。
目前，在技术节点不断缩小的情况下，隔断结构的制备工艺的难度也相应增加。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底包括衬底和凸立于衬底上的鳍部，基底包括相邻的工作区和隔离区；隔离层，位于鳍部露出的衬底上，隔离层覆盖鳍部的部分侧壁；器件栅极结构，分别位于器件区和隔离区的基底上，隔离区的器件栅极结构用于作为隔断结构；底部介质层，位于器件栅极结构露出的衬底上且覆盖器件栅极结构的侧壁，且底部介质层的顶部与器件栅极结构的顶部相齐平；第一介质层，位于隔离区的器件栅极结构和底部介质层的顶部，第一介质层的延伸方向与器件栅极结构的延伸方向相同，第一介质层露出器件栅极结构的部分顶面；第二介质层，位于基底的顶部，且覆盖器件栅极结构的顶部和第一介质层的侧壁，第二介质层顶部与第一介质层的顶部相齐平；第一栅极插塞，位于隔离区中，且贯穿器件栅极结构顶部的第二介质层，并与第一介质层露出的器件栅极结构的顶部电连接；第二栅极插塞，位于工作区中，且贯穿器件栅极结构顶部的第二介质层，第二栅极插塞与工作区的器件栅极结构电连接。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的工作区和隔离区，所述器件区和隔离区的基底上均形成有沿第一方向延伸的器件栅极结构，所述隔离区的器件栅极结构用于作为隔断结构，所述基底的顶部形成有第一层间介质层，所述第一层间介质层覆盖所述器件栅极结构的顶部；在所述隔离区中，在所述器件栅极结构的顶部形成沿所述第一方向延伸并贯穿所述第一层间介质层的第一沟槽；在所述第一沟槽中形成牺牲层；在所述牺牲层和第一层间介质层的顶部形成第二层间介质层；在所述第二层间介质层中形成沿第二方向延伸并贯穿所述第二层间介质层的第二沟槽，所述第二沟槽在基底上的投影与所述牺牲层在基底上的投影正交，且所述第二沟槽露出所述牺牲层的部分顶面，所述第二方向垂直于所述第一方向；去除所述第二沟槽露出的所述牺牲层，在所述第一层间介质层中形成露出所述器件栅极结构顶部的第一接触孔；在所述第一接触孔中形成第一栅极插塞，所述第一栅极插塞与所述隔离区的器件栅极结构电连接，所述第一栅极插塞用于加载第一电位；在所述工作区的器件栅极结构的顶部形成第二栅极插塞，所述第二栅极插塞与所述工作区的器件栅极结构电连接，所述第二栅极插塞用于加载第二电位，所述第二电位和第一电位为相反电位。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在隔离区中，在器件栅极结构的顶部形成沿第一方向延伸并贯穿第一层间介质层的第一沟槽，在第二层间介质层中形成沿第二方向延伸并贯穿第二层间介质层的第二沟槽，第二沟槽在基底上的投影与牺牲层在基底上的投影正交，且第二沟槽露出牺牲层的部分顶面，第二方向垂直于第一方向，去除第二沟槽露出的牺牲层，在第一层间介质层中形成露出第一器件栅极结构顶部的第一接触孔，在第一接触孔中形成第一栅极插塞。与直接通过一次刻蚀工艺在隔离区的器件栅极结构的顶部形成第一接触孔的方案相比，本发明实施例通过先形成沿第一方向延伸的长条形第一沟槽，再形成沿第二方向延伸的长条形第二沟槽，这易于分别获得宽度较小的第一沟槽和第二沟槽，从而利用第一沟槽和第二沟槽相互正交，获得能够满足工艺尺寸要求的第一接触孔，而工作区的器件栅极结构两侧通常形成有源漏掺杂区，相应的，使所述隔离区的器件栅极结构能够用于作为隔断结构的同时，降低了第一栅极插塞与相邻源漏掺杂区发生短接的概率，从而提高了半导体结构的性能。
附图说明
图1至图3是本发明半导体结构一实施例的结构示意图；
图4至图31是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前因为光刻机设备的制约，在半导体器件中形成的栅极插塞的尺寸过大，不能满足栅极插塞尺寸越来越小的工艺要求，从而增大了栅极插塞与相邻源漏掺杂区发生短接的概率。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：基底，所述基底包括相邻的工作区和隔离区；器件栅极结构，分别位于所述器件区和隔离区的所述基底上，所述隔离区的器件栅极结构用于作为隔断结构；牺牲层，位于隔离区的所述器件栅极结构的顶部，所述牺牲层的延伸方向与器件栅极结构的延伸方向相同，所述牺牲层露出所述器件栅极结构的部分顶面；层间介质层，位于所述基底的顶部，且覆盖所述器件栅极结构的顶部和所述牺牲层的侧壁，所述层间介质层顶部与所述牺牲层的顶部相齐平；第一栅极插塞，位于所述隔离区中，且贯穿所述器件栅极结构顶部的所述层间介质层，并与所述牺牲层露出的所述器件栅极结构的顶部电连接，所述第一栅极插塞用于加载第一电位；第二栅极插塞，位于所述工作区中，且贯穿所述器件栅极结构顶部的所述层间介质层，所述第二栅极插塞与所述工作区的器件栅极结构电连接，所述第二栅极插塞用于加载第二电位，所述第二电位和第一电位为相反电位。
本发明实施例提供的形成方法中，通过先形成沿第一方向延伸的长条形第一沟槽，再形成沿第二方向延伸的长条形第二沟槽，这易于分别获得宽度较小的第一沟槽和第二沟槽，从而利用第一沟槽和第二沟槽相互正交，获得能够满足工艺尺寸要求的第一接触孔，而工作区的器件栅极结构两侧通常形成有源漏掺杂区，相应的，使所述隔离区的器件栅极结构能够用于作为隔断结构的同时，降低了第一栅极插塞与相邻源漏掺杂区发生短接的概率，从而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图3是本发明半导体结构一实施例的结构示意图。其中，图1是俯视图，图2为图1沿ab方向的剖视图，图3是图1沿cd方向的剖视图。
其中，为了便于图示，图1中未示意出层间介质层205。
所述半导体结构包括：基底(图未示)，基底包括衬底(图未示)和凸立于衬底上的鳍部200，基底包括相邻的工作区200A和隔离区200B；隔离层(图未示)，位于鳍部200露出的衬底上，隔离层覆盖鳍部的部分侧壁；器件栅极结构202，分别位于工作区200A和隔离区200B的基底上，隔离区200B的器件栅极结构202用于作为隔断结构；底部介质层203，位于器件栅极结构202露出的衬底上且覆盖器件栅极结构202的侧壁，且底部介质层203的顶部与器件栅极结构202的顶部相齐平；第一介质层209，位于隔离区200B的器件栅极结构202和底部介质层203的顶部，第一介质层209的延伸方向与器件栅极结构202的延伸方向相同，第一介质层209露出器件栅极结构202的部分顶面；第二介质层205，位于基底的顶部，且覆盖器件栅极结构202的顶部和第一介质层209的侧壁，第二介质层205顶部与第一介质层209的顶部相齐平；第一栅极插塞219，位于隔离区200B中，且贯穿器件栅极结构202顶部的第二介质层205，并与第一介质层209露出的器件栅极结构202的顶部电连接；第二栅极插塞220，位于工作区200A中，且贯穿器件栅极结构202顶部的第二介质层205，第二栅极插塞220与工作区200A的器件栅极结构202电连接。
本实施例中，所述工作区200A和隔离区200B沿第二方向(如图1中X方向所示)排布，所述器件栅极结构202沿第一方向延伸(如图1中Y方向所示)且沿所述第二方向(如图1中X方向所示)排布，也就是说，所述器件栅极结构202的排布方向与所述工作区200A和隔离区200B的排布方向相同。
在所述半导体结构的形成方法中，通过先形成沿第一方向延伸的长条形第一沟槽，在第一沟槽中填充牺牲层209后，再形成沿第二方向延伸的长条形第二沟槽，这易于分别获得宽度较小的第一沟槽和第二沟槽，从而利用第一沟槽和第二沟槽相互正交的方式(即牺牲层209和第二沟槽相互正交)，去除第二沟槽露出的牺牲层209，获得能够满足工艺尺寸要求的第一接触孔，所述第一接触孔用于形成第一栅极插塞219，而工作区200A的器件栅极结构202两侧通常形成有源漏掺杂区，相应的，使所述隔离区200B的器件栅极结构202能够用于作为隔断结构的同时，降低了在所述第一接触孔中形成的第一栅极插塞219与相邻源漏掺杂区发生短接的概率，从而提高了半导体结构的性能。
而且，通过利用第一沟槽和第二沟槽相互正交的方式，能够获得较小尺寸的第一接触孔，从而增大了形成第一接触孔所对应光刻工艺的工艺窗口、降低对光刻工艺的要求。
因此，在所述隔离区200B中，所述牺牲层209位于第一栅极插塞219侧部的器件栅极结构202顶部，所述牺牲层209是在形成第一接触孔后被保留下来的。
需要说明的是，为了降低所述器件区200A中的所述第二栅极插塞220与所述器件栅极结构202两侧的源漏掺杂区发生短接的概率，所述器件区200A中的所述器件栅极结构202与其两侧的源漏掺杂区之间留有足够的距离。
所述基底包括衬底(图未示)以及位于所述衬底上的鳍部200。本实施例中，所述衬底的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述鳍部200分立在所述衬底上，所述鳍部200的材料与所述衬底的材料相同，均为硅。
本实施例中，所述基底包括工作区200A和隔离区200B，所述工作区200A用于形成晶体管，所述隔离区200B用于形成隔断结构。
具体地，所述隔离区200B位于所述工作区200A的两侧。
本实施例中，所述半导体结构还包括：隔离层(图未示)，位于所述鳍部200露出的所述衬底上，所述隔离层覆盖所述鳍部200的部分侧壁。
所述隔离层用于隔离相邻器件。所述隔离层的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层的材料为氧化硅。
在晶体管器件工作时，所述器件区200A中的器件栅极结构202用于控制导电沟道的开启或关断。
所述隔离区200B的器件栅极结构202用于作为隔断结构，从而电隔离相邻所述工作区200A中的晶体管。
需要说明的是，在所述隔离区200B形成的器件栅极结构202用于作为隔断结构，相较于现有切割鳍部，在隔离区的鳍部中形成隔断结构的方案，本实施例省去了切割所述隔离区200B中的鳍部200的工艺步骤，降低了切割工艺对所述鳍部200中导电沟道的影响，同时，也减少了切割工艺的过程中产生其他工艺缺陷的概率。
本实施例中，所述器件栅极结构202为金属栅极结构，所述器件栅极结构202包括栅介质层和覆盖所述栅介质层的栅电极层。
本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
栅电极层用于后续与外部互连结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。具体地，所述栅电极层可以包括功函数层以及覆盖功函数层的电极层，或者，所述栅电极层也可以仅包括功函数层。
本实施例中，所述半导体结构还包括：源漏掺杂层(图未示)，所述源漏掺杂层位于所述器件栅极结构202两侧的基底中。所述源漏掺杂层用于作为晶体管的源区或漏区。
本实施例中，所述半导体结构还包括：底部源漏插塞230，位于相邻所述器件栅极结构202两侧的所述源漏掺杂层顶部。
底部源漏插塞230与源漏掺杂层(图未示)电连接，用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。
本实施例中，所述半导体结构还包括：底部介质层203，位于所述器件栅极结构202露出的所述衬底上且覆盖所述器件栅极结构202的侧壁。
具体地，所述底部源漏插塞130位于所述源漏掺杂层顶部的第一层间介质层205中，也就是说，所述底部介质层203位于所述器件栅极结构202和底部源漏插塞230露出的所述衬底上。
所述器件栅极结构202为金属栅极结构，所述底部介质层203用于为器件栅极结构202的形成提供工艺基础，而且，还用于为所述底部源漏插塞230的形成提供工艺基础。
本实施例中，位于所述隔离区200B的器件栅极结构202用于作为隔断结构。
具体地，采用器件栅极结构202作为所述隔离区200B的隔断结构，能够与所述器件区200A中的器件栅极结构202在同一步骤中形成，相较于有切割鳍部，在隔离区的鳍部中形成隔断结构的方案，本实施例简化了工艺步骤，降低了工艺成本，同时，也减少了切割工艺的过程中产生其他工艺缺陷的概率。
所述底部介质层203的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述底部介质层203的材料为氧化硅。
所述层间介质层205用于隔离所述第一栅极插塞219和第二栅极插塞220。
所述层间介质层205的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层205的材料为氧化硅。
由前述记载可知，在所述半导体结构的形成方法中，通过先形成沿第一方向延伸的长条形第一沟槽，再第一沟槽中填充牺牲层209后，再形成沿第二方向延伸的长条形第二沟槽，从而利用第一沟槽和第二沟槽相互正交的方式(即牺牲层209和第二沟槽相互正交)，去除第二沟槽露出的牺牲层209，能够满足工艺尺寸要求的第一接触孔，因此，所述牺牲层用于定义第一接触孔的尺寸，且还用于电隔离相邻的所述第一栅极插塞219。
本实施例中，所述牺牲层的材料包括氮化硅、碳化硅和氮碳化硅中的一种或多种。
氮化硅、碳化硅和氮碳化硅的材料硬度较大，与所述层间介质层205之间具有较大的刻蚀选择比，从而能够在去除第二沟槽露出的牺牲层20的过程中，减小对所述层间介质层205的损伤，从而有利于确保第一接触孔的尺寸和形貌能够满足工艺需求，同时，氮化硅、碳化硅和氮碳化硅也是绝缘材料，能够起到很好的隔绝效果。
所述第一栅极插塞219用于实现隔离区200B中的器件栅极结构202与外部电路或其他互连结构之间的电连接。
本实施例中，第一栅极插塞219的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一栅极插塞219的电阻，相应降低了功耗。在其他实施例中，第一栅极插塞的材料还可以为钴或钌等导电材料。
还需要说明的是，以所述器件栅极结构202延伸方向为第一方向，所述第一栅极插塞219沿所述第一方向的尺寸不宜过大，也不宜过小，如果所述第一栅极插塞219沿所述第一方向的尺寸过大，则容易导致所述第一栅极插塞219与所述工作区200A中器件栅极结构202两侧的源漏掺杂层发生短接的概率，从而降低了所述半导体结构的性能；如果所述第一栅极插塞219沿所述第一方向的尺寸过小，则容易导致所述第一栅极插塞219的尺寸达不到工艺要求，使得所述第一栅极插塞的电性效果下降，相应的，使得所述隔离区200B中的所述器件栅极结构202的电隔离效果下降，从而影响半导体结构的性能。为此，本实施例中，以所述器件栅极结构202延伸方向为第一方向，所述第一栅极插塞219沿所述第一方向的尺寸为10纳米至15纳米。例如，所述第一栅极插塞219沿所述第一方向的尺寸为11纳米、12纳米或14纳米。
还需要说明的是，以与所述器件栅极结构202的延伸方向相垂直的方向为第二方向，所述第一栅极插塞219沿所述第二方向的尺寸不宜过大，也不宜过小。如果所述第一栅极插塞219沿所述第二方向的尺寸过大，则增大了第一栅极插塞219与所述工作区200A中器件栅极结构202两侧的源漏掺杂层发生短接的概率，从而降低了所述半导体结构的性能；如果所述第一栅极插塞219沿所述第二方向的尺寸过小，容易使得第一栅极插塞219沿所述第二方向的尺寸不满足工艺要求，相应的，使得所述隔离区200B中的所述第一栅极插塞219的电性效果下降，相应的，容易导致所述隔离区200B中的器件栅极结构的电隔离效果下降，从而影响半导体结构的性能。为此，本实施例中，以与所述器件栅极结构202的延伸方向相垂直的方向为第二方向，所述第一栅极插塞219沿所述第二方向的尺寸为10纳米至15纳米。例如，所述第一栅极插塞219沿所述第二方向的尺寸为11纳米、12纳米或14纳米。
所述第二栅极插塞220用于实现工作区200A中的器件栅极结构202与外部电路或其他互连结构之间的电连接。
本实施例中，第二栅极插塞220的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一栅极插塞219的电阻，相应降低了功耗。在其他实施例中，第二栅极插塞的材料还可以为钴或钌等导电材料。
需要说明的是，由于所述隔离区200B中的所述器件栅极结构202用于电隔离相邻所述工作区200A中的器件栅极结构。为此，所述第一栅极插塞219用于加载第一电位，所述第二栅极插塞220用于加载第二电位，所述第二电位和第一电位为相反电位。
当器件区200A用于作为NMOS晶体管时，位于隔离区200B中的器件栅极结构202为了能够对相邻的NMOS晶体管起到电隔离效果，对隔离区200B中的器件栅极结构202加载的第一电位用于作为截断栅极电压，由于器件区200A中的NMOS晶体管需要加载正向的第二电位才能导通，因此，隔离区200B中的器件栅极结构202需要加载负向电压，使得隔离区200B两侧的器件区200A之间没有电流导通，进而位于隔离区200B中的器件栅极结构202能够达到电隔离的效果。
当器件区200A用于作为PMOS晶体管时，位于隔离区200B中的器件栅极结构202为了能够对相邻的PMOS晶体管起到电隔离效果，对隔离区200B中的器件栅极结构202加载的第一电位用于作为截断栅极电压，由于器件区200A中的PMOS晶体管需要加载负向的第二电位才能导通，因此，隔离区200B中的器件栅极结构202需要加载正向电压，使得隔离区200B两侧的器件区200A之间没有电流导通，进而位于隔离区200B中的器件栅极结构202能够达到电隔离的效果。
本实施例中，所述半导体结构还包括：顶部源漏插塞221，位于所述底部源漏插塞230的顶部的层间介质层205中，并与所述底部源漏插塞230电连接。
所述顶部源漏插塞221通过底部源漏插塞230与源漏掺杂层电连接，从而将源漏掺杂层的电性引出。
对所述顶部源漏插塞221的材料的描述，可参考前述对所述第一栅极插塞219的相应描述，在此不再赘述。
图4至图31是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图7，其中，图4是俯视图，图5为图4沿AB方向的剖视图，图6是俯视图，图7是图6沿AB方向的剖视图，提供基底，所述基底包括相邻的工作区100A和隔离区100B，所述器件区100A和隔离区100B的基底上均形成有沿第一方向(如图4中Y方向所示)延伸的器件栅极结构102，所述隔离区100B的器件栅极结构102用于作为隔断结构，所述基底的顶部形成有第一层间介质层105，所述第一层间介质层105覆盖所述器件栅极结构102的顶部。
所述基底用于为后续工艺制程提供工艺平台。
所述基底包括衬底(图未示)以及位于所述衬底上的鳍部100。本实施例中，所述衬底的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述鳍部100分立在所述衬底上，所述鳍部100的材料与所述衬底的材料相同，均为硅。
本实施例中，所述基底包括工作区100A和隔离区100B，所述工作区100A用于形成晶体管，所述隔离区100B用于形成隔断结构。
本实施例中，所述工作区100A和隔离区100B沿第二方向(如图1中X方向所示)排布。
本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部100后，在所述鳍部100露出的衬底上形成隔离层(图未示)，所述隔离层覆盖鳍部100的部分侧壁。
所述隔离层用于隔离相邻器件。所述隔离层的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层的材料为氧化硅。
本实施例中，所述器件栅极结构102沿第一方向延伸(如图4中Y方向所示)且沿第二方向(如图4中X方向所示)排布，也就是说，所述器件栅极结构102的排布方向与所述工作区100A和隔离区100B的排布方向相同。
在晶体管工作时，所述器件区100A中的器件栅极结构102用于控制导电沟道的开启或关断。
所述隔离区100B的器件栅极结构102用于作为隔断结构，从而电隔离相邻所述工作区100A中的晶体管。
需要说明的是，在所述隔离区100B形成的器件栅极结构102用于作为隔断结构，相较于现有切割鳍部，在隔离区的鳍部中形成隔断结构的方案，本实施例省去了切割所述隔离区100B中的鳍部100的工艺步骤，降低了切割工艺对所述鳍部100中导电沟道的影响，同时，也减少了切割工艺的过程中产生的其他工艺缺陷。
本实施例中，所述器件栅极结构102位于衬底上，所述器件栅极结构102横跨所述鳍部100且覆盖所述鳍部100的部分顶部和部分侧壁。
本实施例中，所述器件栅极结构102为金属栅极结构，所述器件栅极结构102包括栅介质层和覆盖所述栅介质层的栅电极层。
本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
栅电极层用于后续与外部互连结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。具体地，所述栅电极层可以包括功函数层以及覆盖功函数层的电极层，或者，所述栅电极层也可以仅包括功函数层。
本实施例中，所述器件栅极结构102两侧的基底中形成有源漏掺杂层(图未示)。所述源漏掺杂层用于作为晶体管的源区或漏区。
本实施例中，所述器件栅极结构102两侧的所述源漏掺杂层顶部形成有底部源漏插塞130。所述底部源漏插塞130与源漏掺杂层电连接，用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。
其中，后续在底部源漏插塞130上形成与底部源漏插塞115相接触的顶部源漏插塞，顶部源漏插塞与源漏掺杂层之间通过底部源漏插塞130实现电连接。
参考图5，本实施例中，所述器件栅极结构102和底部源漏插塞130露出的所述衬底上形成有底部介质层103，所述底部介质层103覆盖所述器件栅极结构102的侧壁。
所述底部介质层103的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述底部介质层103的材料为氧化硅。
具体地，所述底部源漏插塞130位于所述源漏掺杂层顶部的底部介质层103中。
结合参考图6和图7，本实施例中，形成所述器件栅极结构102后，形成覆盖所述器件栅极结构102的第一层间介质层105。
具体地，在形成底部源漏插塞130之后，形成所述第一层间介质层105，因此，所述第一层间介质层105覆盖所述底部源漏插塞130。
所述第一层间介质层105用于为后续形成牺牲层提供工艺基础，同时，也用于隔离后续形成的第一栅极插塞和第二栅极插塞。
所述第一层间介质层105的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一层间介质层105的材料为氧化硅。
本实施例中，形成所述第一层间介质层105的工艺包括化学气相沉积工艺。
参考图8至图11，其中，图8是俯视图，图9为图8沿AB方向的剖视图；
图10是俯视图，图11是图10沿AB方向的剖视图；在所述隔离区100B中，在所述器件栅极结构102的顶部形成沿所述第一方向(如图10中Y方向所示)延伸并贯穿所述第一层间介质层105的第一沟槽108。
所述第一沟槽108为后续形成牺牲层提供空间位置。
本实施例中，沿所述第一方向，所述第一沟槽108同时露出所述隔离区100B中，在所述第一方向上的各个所述器件栅极结构102，利于增大形成所述第一沟槽108的工艺窗口。
在其他实施例中，所述第一沟槽也可以与所述隔离区中的器件栅极结构一一对应。
结合参考图8至图11，对在所述隔离区100B中形成第一沟槽108的步骤做详细说明。
参考图8至图9，在所述第一层间介质层105的顶部形成第一掩膜层107，所述第一掩膜层107中具有位于所述隔离区的第一掩膜开口106，所述第一掩膜开口106的顶部尺寸W1大于所述第一掩膜开口106的底部尺寸，所述第一掩膜开口106沿第一方向(如图8中Y方向所示)延伸且位于所述器件栅极结构102的顶部。
本实施例中，所述第一掩膜层107作为形成所述第一沟槽108的刻蚀掩膜。
需要说明的是，所述第一掩膜开口106的顶部尺寸W1大于所述第一掩膜开口106的底部尺寸，使得在将第一掩膜开口图形传递至第一层间介质层105的过程中，能够保证在所述隔离区100B中形成的第一沟槽108能够获得较小的尺寸，以满足工艺要求，同时，相较于第一掩膜开口的顶部尺寸与底部尺寸相等的方案，本实施例能够增大形成所述第一掩膜开口106的工艺窗口，从而增大了形成所述第一掩膜开口106所需的光刻工艺的工艺窗口、降低对光刻工艺的要求。
还需要说明的是，所述第一掩膜开口106的沿所述第二方向(如图8中X方向所示)的顶部尺寸W1不宜过大，也不宜过小。如果所述第一掩膜开口106的沿所述第二方向过大，则容易使得所述第一掩膜开口106也位于与所述隔离区100B的器件栅极结构102相邻的底部源漏插塞130的顶部，在后续以所述第一掩膜层107作为刻蚀掩膜形成第一沟槽108的过程中，相关刻蚀工艺对相邻工作区100A的底部源漏插塞130的顶部造成损伤的概率增大，且还容易导致第一沟槽108暴露相邻工作区100A的底部源漏插塞130，从而导致后续形成的第一栅极插塞与相邻工作区100A的底部源漏插塞130短接，进而影响了半导体结构的性能；如果所述第一掩膜开口106的沿所述第二方向过小，容易使得后续形成的第一沟槽沿第二方向的尺寸不能满足工艺要求，从而影响第一栅极插塞的形成质量和导电性能，进而影响半导体结构的性能。为此，本实施例中，所述第一掩膜开口106的沿所述第二方向的顶部尺寸W1为37纳米至39纳米。例如，所述第一掩膜开口106的沿所述第二方向的顶部尺寸W1为38纳米。
本实施例中，所述第一掩膜层107包括第一有机材料层、位于所述第一有机材料层上的第一抗反射涂层以及位于所述第一抗反射涂层上的第一光刻胶层。
所述第一有机材料层的材料包括有机材料。本实施例中，所述第一有机材料层的材料为旋涂碳(Spin-on carbon，SOC)。在其他实施例中，所述第一有机材料层的材料还可以为其他有机材料，例如：ODL(organic dielectric layer，有机介电层)材料、DUO(DeepUV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced PatterningFilm，先进图膜)材料中的一种或多种。
第一抗反射涂层的材料包括BARC(bottom anti-reflective coating，底部抗反射涂层)材料。作为一种示例，所述BARC材料为Si-ARC(含硅的抗反射涂层)材料。
本实施例中，在形成所述第一掩膜层107的过程中，以所述第一光刻胶层为掩膜，依次刻蚀所述第一抗反射涂层和第一有机材料层。
需要说明的是，在其他实施例中，在刻蚀所述第一抗反射涂层和第一有机材料层的过程中，所述第一光刻胶层会被消耗，所述第一掩膜层相应可以仅包括第一有机材料层、以及位于所述第一有机材料层上的第一抗反射涂层。
参考图10至图11，以所述第一掩膜层107为掩膜刻蚀所述第一层间介质层105，在所述器件栅极结构102的顶部形成沿第一方向延伸并贯穿所述第一层间介质层105的第一沟槽108。
本实施例中，以所述第一掩膜层107为掩膜刻蚀所述第一层间介质层105的工艺包括各向异性的干法刻蚀工艺。
所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，提高所述第一沟槽108侧壁的形貌质量，且有利于精确控制所述第一沟槽108沿所述第二方向的尺寸D1，同时，干法刻蚀工艺具有较高的工艺可控性，在形成所述第一沟槽108的过程中，降低了对所述工作区100A中的源漏掺杂层造成损伤的概率。
需要说明的是，以与所述器件栅极结构102的延伸方向相垂直的方向为第二方向(如图10中X方向所示)，所述第一沟槽108沿所述第二方向的尺寸D1不宜过大，也不宜过小。如果所述第一沟槽108沿所述第二方向的尺寸D1过大，则容易增大第一沟槽108暴露相邻工作区100A的底部源漏插塞130的概率，从而导致后续在所述第一沟槽108中形成的第一栅极插塞与所述工作区100A中器件栅极结构102两侧的源漏掺杂区发生短接的概率，从而降低了所述半导体结构的性能；如果所述第一沟槽108沿所述第二方向的尺寸D1过小，则容易导致后续在所述第一沟槽108中形成的第一栅极插塞沿第二方向的尺寸也过小，使得所述第一栅极插塞的导电性能不能满足工艺要求，相应的，使得所述隔离区100A中的所述器件栅极结构102的电隔离效果下降，从而影响半导体结构的性能。为此，本实施例中，以与所述器件栅极结构102的延伸方向相垂直的方向为第二方向，所述第一沟槽108沿所述第二方向的尺寸D1为10纳米至15纳米。例如，所述第一沟槽108沿所述第二方向的尺寸D1为11纳米、12纳米或14纳米。
需要说明的是，本实施例中，在形成所述第一沟槽108之后，所述半导体结构的形成方法还包括：去除所述第一掩膜层107。
参考图12至图13，其中，图12是俯视图，图13为图12沿AB方向的剖视图；在所述第一沟槽108中形成牺牲层109。
通过在所述第一沟槽108中形成牺牲层109，后续形成第二沟槽之后，通过第一沟槽108与第二沟槽的相互正交露出的所述牺牲层109，来定义出所述第一接触孔的位置，从而获得能够满足工艺尺寸要求的第一接触孔。
本实施例中，在所述第一沟槽108中形成牺牲层190的步骤包括：在所述第一层间介质层105的顶部和所述第一沟槽108中形成牺牲材料层(图未示)；以所述第一层间介质层105的顶部为停止位置，对高于所述第一层间介质层105顶部的牺牲材料层进行平坦化处理，在所述第一沟槽108中剩余的所述牺牲材料层作为所述牺牲层190。
本实施例中，所述牺牲层的材料包括氮化硅、碳化硅和氮碳化硅中的一种或多种。
氮化硅、碳化硅和氮碳化硅的材料硬度较大，与所述第一层间介质层105之间具有较大的刻蚀选择比，与后续形成的第二层间介质层之间也具有较大的刻蚀选择比，从而在后续去除第二沟槽露出的所述牺牲层109中，有利于去除第二沟槽露出的所述牺牲层109，而减小对第一层间介质层105和第二层间介质层的损伤，进而有利于精确控制后续形成的第一接触孔的形貌、尺寸和位置。
本实施例中，在所述第一层间介质层105的顶部和所述第一沟槽108中形成牺牲材料层的工艺包括化学气相沉积工艺。
本实施例中，对高于所述第一层间介质层105顶部的牺牲材料层进行平坦化处理的工艺包括化学机械研磨工艺。
参考图14至图15，其中，图14是俯视图，图15为图14沿AB方向的剖视图；在所述牺牲层109和第一层间介质层105的顶部形成第二层间介质层110。
所述第二层间介质层110为后续形成第二沟槽提供工艺基础。
所述第二层间介质层110的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二层间介质层110的材料为氧化硅。
本实施例中，形成所述第二层间介质层110的工艺包括化学气相沉积工艺。
参考图16至图21，其中，图16是俯视图，图17为图16沿AB方向的剖视图，图18为图16沿CD方向的剖视图，图19是俯视图，图20为图19沿AB方向的剖视图，图21为图19沿CD方向的剖视图；在所述第二层间介质层110中形成沿第二方向(如图19中X方向所示)延伸并贯穿所述第二层间介质层110的第二沟槽113，所述第二沟槽113在基底上的投影与所述牺牲层109在基底上的投影正交，且所述第二沟槽113露出所述牺牲层109的部分顶面，所述第二方向垂直于所述第一方向(如图19中Y方向所示)。
所述第二沟槽113在基底上的投影与所述牺牲层109在基底上的投影正交，也就表示所述第二沟槽113在基底上的投影与所述第一沟槽108在基底上的投影正交，因此，本实施例通过先形成沿第一方向延伸的长条形第一沟槽108，再形成沿第二方向延伸的长条形第二沟槽113，这易于分别获得宽度较小的第一沟槽108和第二沟槽113，从而利用第一沟槽108和第二沟槽113相互正交，后续获得能够满足工艺尺寸要求的第一接触孔，而工作区100A的器件栅极结构102两侧通常形成有源漏掺杂区，相应的，使所述隔离区100B的器件栅极结构102能够用于作为隔断结构的同时，降低了后续形成的第一栅极插塞与相邻源漏掺杂区发生短接的概率，从而提高了半导体结构的性能。
本实施例中，沿所述第二方向，所述第二沟槽113同时露出所述第二方向上的各个所述牺牲层109的部分顶面，从而增大了形成所述第二沟槽113的工艺窗口。
而且，后续还需去除所述第二沟槽113露出的所述牺牲层109，在所述第一层间介质层105中形成露出所述器件栅极结构102顶部的第一接触孔，因此，通过使所述第二沟槽113同时露出所述第二方向上的各个所述牺牲层109的部分顶面，利于后续去除露出的所述牺牲层109，例如，提高去除露出的所述牺牲层109的效率，或者，增大去除露出的所述牺牲层109的工艺窗口。
需要说明的是，后续还会在第一接触孔中形成第一栅极插塞，由于在隔离区中，与所述第一栅极插塞相连的互连结构通常位于器件栅极结构102在第一方向上的端部位置，因此，为了减小对传统电路设计的影响，所述第二沟槽113露出的所述牺牲层109位于所述牺牲层109的端部。
结合参考图16至图21，对在所述第二层间介质层110中形成沿第二方向延伸并贯穿所述第二层间介质层110的第二沟槽113的步骤做详细说明。
参考图16至图18，在所述第二层间介质层110的顶部形成具有第二掩膜开口111的第二掩膜层112，所述第二掩膜开口111的顶部尺寸W2大于所述第二掩膜开口111的底部尺寸，所述第二掩膜开口111沿第二方向延伸且位于所述器件栅极结构102的顶部。
本实施例中，所述第二掩膜层112作为形成所述第二沟槽113的刻蚀掩膜。
需要说明的是，所述第二掩膜开口111的顶部尺寸W1大于所述第二掩膜开口111的底部尺寸，使得在将第二掩膜开口图形传递至第二层间介质层110的过程中，能够保证在所述第二层间介质层110中形成的第二沟槽113沿第一方向的尺寸能够获得较小的尺寸，以满足工艺要求，同时，相较于第二掩膜开口的顶部尺寸与底部尺寸相等的方案，本实施例能够增大形成所述第二掩膜开口111的工艺窗口，降低了形成所述第二掩膜开口111所需的光刻工艺的工艺窗口、降低对光刻工艺的要求。
还需要说明的是，所述第二掩膜开口111沿所述第一方向(如图16中Y方向所示)的顶部尺寸W2不宜过大，也不宜过小。如果所述第二掩膜开口111沿所述第一方向的顶部尺寸W2过大，则容易使得以所述第二掩膜层112为掩膜形成的第二凹槽113沿第一方向的尺寸也过大，相应的，使得后续形成的第一接触孔沿第一方向的尺寸也过大，从而导致后续在所述第一接触孔中形成的第一栅极插塞不能满足工艺对尺寸的要求，影响半导体结构的性能；如果所述第二掩膜开口111沿所述第一方向的顶部尺寸W2过小，容易使得形成的第二沟槽113沿第一方向的尺寸也过小，相应的，使得后续形成的第一接触孔沿第一方向的也过小，容易增大后续第一栅极插塞的材料在第一接触孔中的填充难度，且导致后续在所述第一接触孔中形成的第一栅极插塞不能满足工艺尺寸的要求，从而使得后续在隔离区100A中形成的器件栅极结构102的电隔离效果下降，进而影响半导体结构的性能。为此，本实施例中，所述第二掩膜开口111沿所述第一方向的顶部尺寸W2为37纳米至39纳米。例如，所述第二掩膜开口111的沿所述第一方向的顶部尺寸W2为38纳米。
本实施例中，对所述第二掩膜层112的具体描述如前述第一掩膜层107所述，在此不再赘述。
参考图19至图21，以所述第二掩膜层112为掩膜刻蚀所述第二层间介质层110，在所述器件栅极结构102的顶部形成沿第二方向(如图19中X方向所示)延伸并贯穿所述第二层间介质层110的第二沟槽113。
本实施例中，以所述第二掩膜层112为掩膜刻蚀所述第二层间介质层110的工艺包括各向异性的干法刻蚀工艺。
所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，提高所述第二沟槽113侧壁的形貌质量，且有利于精确控制所述第二沟槽113沿所述第一方向的尺寸D2。
需要说明的是，所述第二沟槽113沿所述第一方向的尺寸D2不宜过大，也不宜过小。如果所述第二沟槽113沿所述第一方向的尺寸D2过大，则则容易导致后续在所述第二沟槽113中形成的第一栅极插塞沿第一方向的尺寸也过大，增大了所述第一栅极插塞与所述器件区100A中所述器件栅极结构102两侧的底部源漏插塞130相短接的概率，从而影响半导体结构的性能；如果所述第二沟槽113沿所述第一方向的尺寸D2过小，则容易导致后续在所述第二沟槽113中形成的第一栅极插塞沿第一方向的尺寸也过小，即所述第一栅极插塞沿第一方向的尺寸不能满足工艺要求，使得所述第一栅极插塞的导电性能不能满足工艺要求，相应的，导致所述隔离区100A中的所述器件栅极结构102的电隔离效果下降，从而影响半导体结构的性能。为此，本实施例中，所述第二沟槽113沿所述第一方向的尺寸D2为10纳米至15纳米。例如，所述第二沟槽113沿所述第一方向的尺寸D2为11纳米、12纳米或14纳米。
还需要说明的是，形成所述第二沟槽113之后，所述半导体结构的形成方法还包括：去除所述第二掩膜层112。
参考图22至图24，其中，图22是俯视图，图23为图22沿AB方向的剖视图，图24为图22沿CD方向的剖视图；去除所述第二沟槽113露出的所述牺牲层109，在所述第一层间介质层105中形成露出所述器件栅极结构102顶部的第一接触孔115。
所述第一接触孔115为后续形成第一栅极插塞提供空间位置。
本实施例中，去除所述第二沟槽113露出的所述牺牲层109的工艺包括干法刻蚀工艺。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺。所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，提高所述第一接触孔115侧壁的形貌质量和尺寸精度。
需要说明的是，在去除所述第二沟槽113露出的所述牺牲层109的步骤中，所述牺牲层109与所述第一层间介质层105的刻蚀选择比不宜过小。如果所述牺牲层109与所述第一层间介质层105的刻蚀选择比过小，在去除所述第二沟槽113露出的所述牺牲层109的过程中，采用的刻蚀工艺也容易将所述第一层间介质层105去除，从而增大了后续在隔离区100B中形成的第一栅极插塞与所述底部源漏插塞130相互短接的概率，从而影响半导体结构的性能。为此，本实施例中，去除所述第二沟槽113露出的所述牺牲层109的步骤中，所述牺牲层109与所述第一层间介质层105的刻蚀选择比大于5：1。
还需要说明的是，在去除所述第二沟槽113露出的所述牺牲层109的步骤中，所述牺牲层109与所述第二层间介质层110的刻蚀选择比不宜过小。如果所述牺牲层109与所述第二层间介质层110的刻蚀选择比过小，在去除所述第二沟槽113露出的所述牺牲层109的过程中，采用的刻蚀工艺也容易对所述第二沟槽113侧壁露出的第二层间介质层110造成损耗，相应的，使得所述第二沟槽113沿所述第一方向的尺寸变大，使得形成的所述第一接触孔115沿所述第一方向的尺寸不能满足工艺要求，从而影响半导体结构的性能。为此，本实施例中，去除所述第二沟槽113露出的所述牺牲层109的步骤中，所述牺牲层109与所述第二层间介质层110的刻蚀选择比大于5：1。
参考图25，在所述工作区100A中，在所述器件栅极结构102顶部的所述第二层间介质层110和第一层间介质层105中形成第二接触孔117。
所述第二接触孔117为后续在所述工作区100A中形成第二栅极插塞提供空间位置。
本实施例中，形成所述第二接触孔117的工艺包括干法刻蚀工艺。
需要说明的是，在所述第一层间介质层105中形成第二接触孔117的步骤中，还包括：在位于相邻所述器件栅极结构102之间的底部源漏插塞130的顶部形成贯穿所述第二层间介质层110和第一层间介质层105的源漏接触孔116，所述源漏接触孔116露出所述底部源漏插塞130。
所述源漏接触孔116为后续形成顶部源漏插塞提供空间位置。
参考图26至图31，其中，图26是俯视图，图27为图26沿AB方向的剖视图，图28为图26沿CD方向的剖视图，图29是俯视图，图30为图29沿AB方向的剖视图，图31为图29沿CD方向的剖视图；在所述第一接触孔115中形成第一栅极插塞119，所述第一栅极插塞119与所述隔离区100B的器件栅极结构102电连接，所述第一栅极插塞119用于加载第一电位，在所述工作区100A的器件栅极结构102的顶部形成第二栅极插塞120，所述第二栅极插塞120与所述工作区100A的器件栅极结构102电连接，所述第二栅极插塞120用于加载第二电位，所述第二电位和第一电位为相反电位。
所述第一栅极插塞119用于实现隔离区100B中的器件栅极结构102与外部电路或其他互连结构之间的电连接，所述第二栅极插塞120用于实现工作区100A中的器件栅极结构102与外部电路或其他互连结构之间的电连接。
本实施例中，在同一步骤中，在所述第一接触孔115中形成第一栅极插塞119，在第二接触孔117中形成第二栅极插塞120。
具体地，在同一步骤中形成第一栅极插塞119和第二栅极插塞120，减少了工艺步骤，降低了工艺成本。在其他实施例中，也可以先形成第一栅极插塞，再形成第二栅极插塞；或者先形成第二栅极插塞，再形成第一栅极插塞。
本实施例中，形成所述第一栅极插塞119和所述第二栅极插塞120的步骤包括：如图26至图28所示，在所述第一接触孔115、第二接触孔117、以及所述第二沟槽113中形成导电材料层118；如图29至图31所示，以所述第一层间介质层105的顶部为停止位置，对高于所述第一层间介质层105和牺牲层109顶部的导电材料层118以及第二层间介质层110进行平坦化处理，所述第一接触孔115中剩余的所述导电材料层118作为所述第一栅极插塞119，所述第二接触孔117中剩余的所述导电材料层118作为所述第二栅极插塞120。
后续还需形成分别与第一栅极插塞119和第二栅极插塞120电连接的互连结构，因此，通过在平坦化处理的过程中，去除第二层间介质层110，以获得分立的第一栅极插塞119，以减小对后续互连结构的形成工艺的影响，提高了第二栅极插塞120的工艺兼容性。
本实施例中，第一栅极插塞119和第二栅极插塞120的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一栅极插塞119和第二栅极插塞120的电阻，相应降低了功耗。在其他实施例中，第一栅极插塞和第二栅极插塞的材料还可以为钴或钌等导电材料。
需要说明的是，在所述第一接触孔115中形成第一栅极插塞119，在第二接触孔117中形成第二栅极插塞120的过程中，还在所述源漏接触孔116中形成顶部源漏插塞121。
所述顶部源漏插塞121通过底部源漏插塞130与源漏掺杂层电连接，从而将源漏掺杂层的电性引出。
本实施例中，所述隔离区100B中的器件栅极结构102对相邻所述工作区100A起到电性隔离的作用。
具体的，所述第一栅极插塞119用于加载第一电位，所述第二栅极插塞120用于加载第二电位，所述第二电位和第一电位为相反电位。
当器件区100A用于作为NMOS晶体管时，位于隔离区100B中的器件栅极结构102为了能够对相邻的NMOS晶体管起到电隔离效果，对隔离区100B中的器件栅极结构102加载的第一电位用于作为截断栅极电压，由于器件区100A中的NMOS晶体管需要加载正向的第二电位才能导通，因此，隔离区100B中的器件栅极结构102需要加载负向电压，使得隔离区100B两侧的器件区100A之间没有电流导通，进而位于隔离区100B中的器件栅极结构102能够达到电隔离的效果。
当器件区100A用于作为PMOS晶体管时，位于隔离区100B中的器件栅极结构102为了能够对相邻的PMOS晶体管起到电隔离效果，对隔离区100B中的器件栅极结构102加载的第一电位用于作为截断栅极电压，由于器件区100A中的PMOS晶体管需要加载负向的第二电位才能导通，因此，隔离区100B中的器件栅极结构102需要加载正向电压，使得隔离区100B两侧的器件区100A之间没有电流导通，进而位于隔离区100B中的器件栅极结构102能够达到电隔离的效果。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底和凸立于所述衬底上的鳍部，所述基底包括相邻的工作区和隔离区；
隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁；
器件栅极结构，分别位于所述工作区和隔离区的所述基底上，所述隔离区的所述器件栅极结构用于作为隔断结构；
底部介质层，位于所述器件栅极结构露出的所述衬底上且覆盖所述器件栅极结构的侧壁，且所述底部介质层的顶部与所述器件栅极结构的顶部相齐平；
第一介质层，位于隔离区的所述器件栅极结构和底部介质层的顶部，所述第一介质层的延伸方向与器件栅极结构的延伸方向相同，所述第一介质层露出所述器件栅极结构的部分顶面；
第二介质层，位于所述基底的顶部，且覆盖所述器件栅极结构的顶部和所述第一介质层的侧壁，所述第二介质层顶部与所述第一介质层的顶部相齐平；
第一栅极插塞，位于所述隔离区中，且贯穿所述器件栅极结构顶部的所述第二介质层，并与所述第一介质层露出的所述器件栅极结构的顶部电连接，所述第一栅极插塞用于加载第一电位；
第二栅极插塞，位于所述工作区中，且贯穿所述器件栅极结构顶部的所述第二介质层，所述第二栅极插塞与所述工作区的器件栅极结构电连接，所述第二栅极插塞用于加载第二电位，所述第二电位和第一电位为相反电位。
2.如权利要求1所述的半导体结构，其特征在于，以所述器件栅极结构延伸方向为第一方向，所述第一栅极插塞沿所述第一方向的尺寸为10纳米至15纳米。
3.如权利要求1所述的半导体结构，其特征在于，以与所述器件栅极结构的延伸方向相垂直的方向为第二方向，所述第一栅极插塞沿所述第二方向的尺寸为10纳米至15纳米。
4.如权利要求1所述的半导体结构，其特征在于，所述第一介质层的材料包括氮化硅、碳化硅和氮碳化硅中的一种或多种。
5.如权利要求1所述的半导体结构，其特征在于，所述器件栅极结构包括栅介质层和覆盖所述栅介质层的栅电极层；
所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；
所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
6.如权利要求1所述的半导体结构，其特征在于，所述第一栅极插塞的材料包括钨、钴和钌中的一种或多种；所述第二栅极插塞的材料包括钨、钴和钌中的一种或多种。
7.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的工作区和隔离区，所述工作区和隔离区的基底上均形成有沿第一方向延伸的器件栅极结构，所述隔离区的器件栅极结构用于作为隔断结构，所述基底的顶部形成有第一层间介质层，所述第一层间介质层覆盖所述器件栅极结构的顶部；
在所述隔离区中，在所述器件栅极结构的顶部形成沿所述第一方向延伸并贯穿所述第一层间介质层的第一沟槽；
在所述第一沟槽中形成牺牲层；
在所述牺牲层和第一层间介质层的顶部形成第二层间介质层；
在所述第二层间介质层中形成沿第二方向延伸并贯穿所述第二层间介质层的第二沟槽，所述第二沟槽在基底上的投影与所述牺牲层在基底上的投影正交，且所述第二沟槽露出所述牺牲层的部分顶面，所述第二方向垂直于所述第一方向；
去除所述第二沟槽露出的所述牺牲层，在所述第一层间介质层中形成露出所述器件栅极结构顶部的第一接触孔；
在所述第一接触孔中形成第一栅极插塞，所述第一栅极插塞与所述隔离区的器件栅极结构电连接，所述第一栅极插塞用于加载第一电位；
在所述工作区的器件栅极结构的顶部形成第二栅极插塞，所述第二栅极插塞与所述工作区的器件栅极结构电连接，所述第二栅极插塞用于加载第二电位，所述第二电位和第一电位为相反电位。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述隔离区中形成第一沟槽的步骤包括：在所述第一层间介质层的顶部形成第一掩膜层，所述第一掩膜层中具有位于所述隔离区的第一掩膜开口，所述第一掩膜开口的顶部尺寸大于所述第一掩膜开口的底部尺寸，所述第一掩膜开口沿第一方向延伸且位于所述器件栅极结构的顶部；以所述第一掩膜层为掩膜刻蚀所述第一层间介质层，在所述器件栅极结构的顶部形成沿第一方向延伸并贯穿所述第一层间介质层的第一沟槽。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一掩膜开口的沿所述第二方向的顶部尺寸为37纳米至39纳米。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，以与所述器件栅极结构的延伸方向相垂直的方向为第二方向，所述第一沟槽沿所述第二方向的尺寸为10纳米至15纳米。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第二层间介质层中形成沿第二方向延伸并贯穿所述第二层间介质层的第二沟槽的步骤包括：在所述第二层间介质层的顶部形成具有第二掩膜开口的第二掩膜层，所述第二掩膜开口的顶部尺寸大于所述第二掩膜开口的底部尺寸，所述第二掩膜开口沿第二方向延伸且位于所述器件栅极结构的顶部；以所述第二掩膜层为掩膜刻蚀所述第二层间介质层，在所述器件栅极结构的顶部形成沿第二方向延伸并贯穿所述第二层间介质层的第二沟槽。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二掩膜开口沿所述第一方向的顶部尺寸为37纳米至39纳米。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二沟槽沿所述第一方向的尺寸为10纳米至15纳米。
14.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第一沟槽中形成牺牲层的步骤包括：在所述第一层间介质层的顶部和所述第一沟槽中形成牺牲材料层；以所述第一层间介质层的顶部为停止位置，对高于所述第一层间介质层顶部的牺牲材料层进行平坦化处理，在所述第一沟槽中剩余的所述牺牲材料层作为所述牺牲层。
15.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述第一接触孔之后，在所述第一接触孔中形成第一栅极插塞之前，还包括：在所述工作区中，在所述器件栅极结构顶部的所述第二层间介质层和第一层间介质层中形成第二接触孔，所述第二接触孔露出所述器件栅极结构顶部
在同一步骤中，在所述第一接触孔中形成第一栅极插塞，在所述第二接触孔中形成第二栅极插塞。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第一栅极插塞和所述第二栅极插塞的步骤包括：在所述第一接触孔、第二接触孔、以及所述第二沟槽中形成导电材料层；以所述第一层间介质层的顶部为停止位置，对高于所述第一层间介质层和牺牲层顶部的导电材料层以及第二层间介质层进行平坦化处理，所述第一接触孔中剩余的所述导电材料层作为所述第一栅极插塞，所述第二接触孔中剩余的所述导电材料层作为所述第二栅极插塞。
17.如权利要求7所述的半导体结构的形成方法，其特征在于，沿所述第一方向，所述第一沟槽同时露出所述隔离区中，在所述第一方向上的各个所述器件栅极结构。
18.如权利要求7所述的半导体结构的形成方法，其特征在于，沿所述第二方向，所述第二沟槽同时露出所述第二方向上的各个所述牺牲层的部分顶面。
19.如权利要求7所述的半导体结构的形成方法，其特征在于，去除所述第二沟槽露出的所述牺牲层的步骤中，所述牺牲层与所述第一层间介质层的刻蚀选择比大于5：1。
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