CN120076355A - 半导体结构及其制造方法 - Google Patents

Abstract

本申请涉及半导体结构及其制造方法。半导体结构包括：衬底，其具有第一表面以及相对于所述第一表面的第二表面；第一沟槽结构，穿越所述第一表面往所述第二表面延伸，其中所述第一沟槽结构包括第一多晶硅结构以及围绕所述第一多晶硅结构的第一氧化层屏蔽金属层，位于所述衬底的所述第一表面上，且覆盖所述第一沟槽结构；第一导电层设置于所述屏蔽金属层上；以及第二导电层设置于所述衬底的所述第二表面，其中所述第一多晶硅结构的顶面及所述第一氧化层的顶面与所述第一表面共平面。

Description

半导体结构及其制造方法

技术领域

本发明系关于半导体结构及其制造方法，更具体而言，是关于沟槽式金属氧化半导体(MOS)结构的整流器件及其制造方法。

背景技术

现代功率电路需要具有高功率、低损耗与快速切换的整流器。对于高电压应用，当需要高击穿电压(breakdown voltage)和高工作温度时经常会采用具有高开关速度的P-N结栅整流器。对于低电压应用，当需要高开关速度和非常低的顺向电压(forward bias)时经常采用肖特基(Schottky)势垒整流器。肖特基势垒整流器是一种多数载流子器件，它运用金属氧化半导体(MOS)制程，允许在恢复过程中仅仅只有很小的逆向漏电流流过。不幸的是，当工作在升高的温度时，肖特基势垒整流器会承受所不希望出现的高逆向漏电流。

目前采用的一些改进措施来改善肖特基整流器的闭塞能力。这类改善方法之一是利用肖特基势垒二极管(Schottky Barrier Diode，SBD)，其具有较低的顺向电压，有利于正向功率损耗。但SBD也有较高的逆向漏电流，导致较高的反向功率损耗，成为此类装置的技术瓶颈。由于肖特基势垒降低效应，肖特基的漏电流也受到金属半导体界面处电场的影响。

因此，现有技术的关于整流器件需要进一步改良，以获得更理想的高功率、低损耗，以能适用于快速切换应用。

发明内容

本公开的实施例涉及一种半导体结构。所述半导体结构包括：衬底，其具有第一表面以及相对于所述第一表面的第二表面；第一沟槽结构，穿越所述第一表面往所述第二表面延伸，其中所述第一沟槽结构包括第一多晶硅结构以及围绕所述第一多晶硅结构的第一氧化层屏蔽金属层，位于所述衬底的所述第一表面上，且覆盖所述第一沟槽结构；第一导电层设置于所述屏蔽金属层上；以及第二导电层设置于所述衬底的所述第二表面，其中所述第一多晶硅结构的顶面及所述第一氧化层的顶面与所述第一表面共平面。

本公开的实施例涉及一种半导体结构的制造方法。所述方法包括：形成在衬底中间隔地由第一表面往相对于所述第一表面的第二表面的第一沟槽与第二沟槽；形成第一氧化层于所述第一沟槽中；形成第二氧化层于所述第二沟槽中；形成第一多晶硅结构于所述第一沟槽中且被所述第一氧化层围绕，以形成一第一沟槽结构；及形成第二多晶硅结构于所述第二沟槽中且被所述第二氧化层围绕，以形成一第二沟槽结构。

附图说明

当结合附图阅读以下的详细描述时，本公开之若干实施例的态样可被最佳地理解。应注意，各种结构可不按比例绘制。实际上，为了论述清楚起见，各种结构的尺寸可任意放大或缩小。

图1所示为根据本案的某些实施例的半导体结构的剖面图；

图2所示为根据本案的某些实施例的半导体结构的剖面图；

图3所示为根据本案的某些实施例的半导体结构的深度对电场关系图。

图4至19所示为根据本案的某些实施例的半导体结构的制造方法中的一或者更多阶段。

相同或类似的组件在图式和详细描述中使用同样的参考标号来标示。从以下的详细描述并结合附图，本公开之若干实施例将可被立即地理解。

具体实施方式

以下公开提供了用于实施所提供标的的不同特征的许多不同实施例或范例。下文描述了组件和配置的具体实例。当然，这些仅为范例且不欲为限制性的。在本公开中，对在第二特征上方或之上形成第一特征的引用可以包含将第一特征和第二特征形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰起见并且本身并不指示所讨论的各个实施例和/或配置之间的关系。

下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。

本公开提供一种半导体结构及其制造方法。本公开的半导体结构中，通过沟槽结构中多晶硅结构及氧化层的形状及位置，使本公开的半导体结构的碳化硅基板不易被击穿，因此具有较高的顺向电压及击穿电压。并且，本公开的半导体结构具有较低的外延(epitaxial)浓度，从而具有较低的顺向电压降和较低的表面电场，以及较低的漏电流。

图1所示是根据本案的某些实施例的半导体结构10的剖面图。具体而言，半导体结构10为沟槽式MOS整流器件结构，具有垂直的电流传导路径。例如，半导体结构10之电流可垂直地传导通过半导体结构10。

如图1所示，半导体结构10包括衬底11、第一沟槽结构21、第二沟槽结构22。半导体结构10还可包括屏蔽金属层35、第一导电层36，以及第二导电层37。

在一些实施例中，衬底11包括基材111及位于基材111上的外延层(epitaxiallayer)112。在一些实施例中，基材111包括例如是硅、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)、砷化镓(GaAs)、磷砷化镓(GaAsP)或其他半导体材料。外延层112包括例如硅、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)、砷化镓(GaAs)、磷砷化镓(GaAsP)或其他半导体材料。在一些实施例中，外延层112包括碳化硅。基材111是N型或P型的半导体材料。外延层112是N型或P型的半导体材料。

基材111与外延层112具有相同导电型掺杂，例如基材111与外延层112均为N型。在一些实施例中，基材111属于硅基板或硅晶圆的一部分。基材111的掺杂浓度大于外延层112的掺杂浓度。

衬底可具有第一表面11A，以及相对于第一表面11A的第二表面11B。第二表面11B及第一表面11A可以位于衬底11之相对侧。第一表面11A、第二表面11B可以是水平面。为方便说明，正交于第一表面11A、第二表面11B的方向定义为垂直方向Z，而第一方向X及第二方向Y构成的平面正交于垂直方向Z。在一些实施例中，第一表面11A可为外延层112的有源面(active surface)。基材111的底面为第二表面11B，可用以接触金属层，例如用以接触第二导电层37。

第一沟槽结构21穿越所述第一表面11A往所述第二表面11B延伸，其中第一沟槽结构21包括第一多晶硅结构211以及围绕所述第一多晶硅结构211的第一氧化层212。在一些实施例中，第一沟槽结构21的顶表面与第一表面11A为共平面。在一些实施例中，第一多晶硅结构211的顶面及第一氧化层212的顶面与第一表面11A共平面。由俯视角度观之，第一沟槽结构21往平行所述第一表面11A的第一方向X延伸。

第一氧化层212用以电性隔离第一多晶硅结构211与外延层112。换言之，第一多晶硅结构211经由沟槽内第一氧化层212与外延层112分离。第一氧化层212包围第一多晶硅结构211。第一多晶硅结构211的侧壁及底壁与第一氧化层212接触。第一氧化层212包含底壁部分212a以及位于底壁部分212a上且围绕第一多晶硅结构211的侧壁部分212b。第一多晶硅结构211位于第一氧化层212的底壁部分212a上，且第一多晶硅结构211的侧壁被第一氧化层212的侧壁部分212b围绕。在一些实施例中，第一多晶硅结构211为柱状结构。

第一氧化层212的底壁部分212a的厚度T1及侧壁部分212b的厚度T2可以依据的第一多晶硅结构211的尺寸或是操作电压进行调整，例如第一氧化层212的侧壁部分212b的厚度T2小于或等于沟槽内的第一多晶硅结构211的宽度W211。第一氧化层212的电应力(electrical stress)可通过调整第一氧化层212的底壁部分212a的厚度T1以使第一氧化层212的电应力减少，例如使底壁部分212a的厚度T1大于侧壁部分212b的厚度T2。在一些实施例中，第一氧化层212包含氧化硅。第一多晶硅结构211包含多晶硅材料。

衬底11中包含第一掺杂区31。第一掺杂区31往第一方向X延伸。在一些实施例中，第一掺杂区31设置在第一表面11A和第二表面11B之间、与第一氧化层212相邻且与第一多晶硅结构211分离。在一些实施例中，第一掺杂区31位于外延层112中且与第一氧化层212接触。至少一部份的第一氧化层212位于第一多晶硅结构211与所述第一掺杂区31间。第一掺杂区31位于第一氧化层212与第二表面11B间。由俯视角度观之，第一掺杂区31设置于第一多晶硅结构211下方且至少部分与第一多晶硅结构211重迭。第一掺杂区31的宽度W31越宽，在反向电压下，第一掺杂区31所承受的电场强度越强，提升半导体结构10的耐压能力；然而在正向电压下，则可能导致导电通道(conductive channel)紧缩，使电阻上升。故可视需求，来调节第一掺杂区31的浓度、宽度和深度的关系。在一些实施例中，第一掺杂区31的宽度W31小于或等于第一多晶硅结构211的宽度W211。而在另一些施例中，第一掺杂区31的宽度W31大于第一多晶硅结构211的宽度W211。

第一掺杂区31具有与外延层112不同的导电型。第一掺杂区31的掺杂浓度大于外延层112的掺杂浓度。至少一部分外延层112设置于第一掺杂区31与基材111之间。在一些实施例中，第一掺杂区31具有第二型的的导电型。在一些实施例中，第一掺杂区31具有P型，而外延层112具有N型。第一掺杂区31包含P型掺杂剂，P型掺杂剂可以例如硼、铝、镓、铟等。在一些实施例中，第一掺杂区31包含的P型掺杂剂是硼。

第一掺杂区31可减少第一沟槽结构21底部的电应力。第一掺杂区31具有第一下周缘31p，第一氧化层212具有第二下周缘212p，第一多晶硅结构211具有第三下周缘211p。第一下周缘31p、第二下周缘212p及第三下周缘211p经配置以承受半导体结构10的反向电压。在一些实施例中，第三下周缘211p的水平高度是高于第二下周缘212p的水平高度，第二下周缘212p的水平高度高于第一下周缘31p的水平高度。于通电时，第一下周缘31p的电场大于第二下周缘212p的电场，以及第二下周缘212p的电场大于所述第三下周缘211p的电场。

第二沟槽结构22与第一沟槽结构21间隔设置。第二沟槽结构22穿越所述第一表面11A往所述第二表面11B延伸，其中第二沟槽结构22包括第二多晶硅结构221，以及围绕第二多晶硅结构221的第二氧化层222。在一些实施例中，第二沟槽结构22的顶表面与第一表面11A为共平面。在一些实施例中，第二多晶硅结构221的顶面及第二氧化层222的顶面与第一表面11A共平面。由俯视角度观之，第二沟槽结构22往平行所述第一表面11A的第一方向X延伸。

第二氧化层222用以电性隔离第二多晶硅结构221与外延层112。换言之，第二多晶硅结构221经由沟槽内第二氧化层222与外延层112分离。第二氧化层222包围第二多晶硅结构221。第二多晶硅结构221的侧壁及底壁与第二氧化层222接触。第二氧化层222包含底壁部分222a以及位于底壁部分222a上且围绕第二多晶硅结构221的侧壁部分222b。第二多晶硅结构221位于第二氧化层222的底壁部分222a上，且第二多晶硅结构221的侧壁被第二氧化层222的侧壁部分222b围绕。在一些实施例中，第二多晶硅结构221为柱状结构。

第二氧化层222的底壁部分222a的厚度T3及侧壁部分222b的厚度T4可以依据的第二多晶硅结构221的尺寸或是操作电压进行调整，例如第二氧化层222的侧壁部分222b的厚度T4小于或等于沟槽内的第二多晶硅结构221的宽度W221。第二氧化层222包含氧化硅。在一些实施例中，第二多晶硅结构221包含多晶硅材料。在一些实施例中，第二氧化层222的电应力可通过调整第二氧化层222的底壁部分222a的厚度T3以使第二氧化层222的电应力减少，例如使底壁部分222a的厚度T3大于侧壁部分222b的厚度T4。

衬底11中包含第二掺杂区32。第二掺杂区32往第一方向X延伸。在一些实施例中，第二掺杂区32设置在第一表面11A和第二表面11B之间、与第二氧化层222相邻且与第二多晶硅结构221分离。在一些实施例中，第二掺杂区32位于外延层112中且与第二氧化层222接触。至少一部份的第二氧化层222位于第二多晶硅结构221与第二掺杂区32间。第二掺杂区32位于第二氧化层222与第二表面11B间。由俯视角度观之，第二掺杂区32设置于第二多晶硅结构221下方且至少部分与第二多晶硅结构221重迭。

第二掺杂区32与第一表面11A的距离与第一掺杂区31与第一表面11A的距离可为相同或不同。在一些实施例中，第二掺杂区32与第一表面11A的距离与第一掺杂区31与第一表面11A的距离基本上相同。第二掺杂区32的宽度W32越宽，在反向电压下，第二掺杂区32所承受的电场强度越强，提升半导体结构10的耐压能力；然而在正向电压下，则可能导致导电通道紧缩，使电阻上升。故可视需求，来调节第二掺杂区32的浓度、宽度和深度的关系。在一些实施例中，第二掺杂区32的宽度W32小于或等于第二多晶硅结构221的宽度W221。而在另一些施例中，第二掺杂区32的宽度W32大于第二多晶硅结构221的宽度W221。

第二掺杂区32具有与外延层112不同的导电型。第二掺杂区32的掺杂浓度大于外延层112的掺杂浓度。至少一部分外延层112设置于第二掺杂区32与基材111之间。在一些实施例中，第二掺杂区32具有第二型的的导电型。在一些实施例中，第二掺杂区32具有P型，而外延层112具有N型。第二掺杂区32包含P型掺杂剂，P型掺杂剂可以例如硼、铝、镓、铟等。第二掺杂区32包含的P型掺杂剂是硼。

第二掺杂区32可减少第二沟槽结构22底部的电应力。第二掺杂区32具有第六下周缘32p，第一氧化层212具有第七下周缘222p，第一多晶硅结构211具有第八下周缘221p。第六下周缘32p、第七下周缘222p及第八下周缘221p经配置以承受半导体结构10的反向电压。在一些实施例中，第八下周缘221p的水平高度是高于第七下周缘222p的水平高度，第七下周缘222p的水平高度高于第六下周缘32p的水平高度。于通电时，第六下周缘32p的电场大于第七下周缘222p的电场，以及第七下周缘222p的电场大于所述第八下周缘221p的电场。下周缘的水平高度越接近第二表面11B，电场越大。

第一沟槽结构21与第二沟槽结构22间的衬底11形成台面(mesa surface)。在一些实施例中，台面将第一沟槽结构21与第二沟槽结构22分开。台面的宽度可由第一沟槽结构21与第二沟槽结构22的位置来调控。

在一些实施例中，衬底11中还包含第三掺杂区33设置于第一沟槽结构21与第二沟槽结构22间。第三掺杂区33位于台面，例如位于台面的中心邻近第一表面11A，用于降低台面的电场并减少漏电流。第三掺杂区33的宽度小于台面的宽度，换言之，第三掺杂区33被外延层112围绕。第三掺杂区33由第一表面11A往第二表面11B延伸。在一些实施例中，第一掺杂区31与第一表面11A的距离大于第三掺杂区33与第一表面11A的距离。在一些实施例中，第二掺杂区32与第一表面11A的距离大于第三掺杂区33与第一表面11A的距离。

第三掺杂区33具有与外延层112不同的导电型。第三掺杂区33的掺杂浓度大于外延层112的掺杂浓度。在一些实施例中，第三掺杂区33具有第二型的的导电型。在一些实施例中，第三掺杂区33具有P型，而外延层112具有N型。第三掺杂区33包含P型掺杂剂，P型掺杂剂可以例如硼、铝、镓、铟等。第三掺杂区33包含的P型掺杂剂是硼。

屏蔽金属层35，位于衬底11的第一表面11A上，且覆盖第一沟槽结构21、第二沟槽结构22及第三掺杂区33。屏蔽金属层35与第一多晶硅结构211、第二多晶硅结构221及第三掺杂区33接触。屏蔽金属层35包括镍(Ni)、钛(Ti)、钼(Mo)或其他金属或合金。

第一导电层36设置于屏蔽金属层35上。第一导电层36与屏蔽金属层35接触且电连接。第一导电层36包含导电材料，例如金属，可例如但不限于铜(Cu)、金(Au)、银(Ag)、铝(Al)、镍(Ni)、钛(Ti)、钨(W)、锡(Sn)、氮化钛(TiN)、铝硅(AlSi)合金、铝硅铜(AlSiCu)合金或其他金属或合金。在一些实施例中，第一导电层36的厚度大于屏蔽金属层35的厚度。

第二导电层37设置于衬底11的第二表面11B并且与基材111接触。第二导电层37包含导电材料，例如金属，可例如但不限于铜、金、银、铝、镍、钛、钨、锡、氮化钛、铝硅合金、铝硅铜合金或其他金属或合金。第一导电层36与第二导电层37可包含相同导电材料。第一导电层36与第二导电层37可包含不同导电材料。在一些实施例中，第一导电层36的厚度大于第二导电层37的厚度。

图2所示是根据本案的某些实施例的半导体结构20的剖面图。具体而言，半导体结构20为沟槽式MOS整流器件结构，具有垂直的电流传导路径。例如，半导体结构20之电流可垂直地传导通过半导体结构20。如图2所示，半导体结构20具有类似图1所示的半导体结构10，不同之处在于第一多晶硅结构211及第二多晶硅结构221的形状。

在一些实施例中，第一多晶硅结构211为阶梯状结构。在一些实施例中，第一多晶硅结构211是上宽下窄的阶梯状结构，第一多晶硅结构211的宽度沿垂直方向Z具有由第一表面11A往第二表面11B减小的趋势。在一些实施例中，第一多晶硅结构211包括第一部分211a与第一部分211a连接的第二部分211b。第二部分211b的宽度大于第一部分211a的宽度，第一部分211a与第二部分211b形成阶梯状结构。第一多晶硅结构211的第一部分211a及第二部分211b被第一氧化层212的侧壁部分212b围绕。在一些实施例中，通过调整第一氧化层212的侧壁部分212b的形状或结构，可以改变外延层112中的电场分布，使半导体结构10具有较高的击穿电压，或是可通过较低的外延浓度使半导体结构10达到类似的击穿电压。

第一氧化层212的侧壁部分212b的结构可以依据的第一多晶硅结构211的结构或是操作电压进行调整，例如第一氧化层212的侧壁部分212b亦具有阶梯状结构。在一些实施例中，对应第一多晶硅结构211上宽下窄的阶梯状结构，第一氧化层212的侧壁部分212b是上窄下宽的阶梯状构型，第一氧化层212的侧壁部分212b的宽度沿垂直方向Z具有由第一表面11A往第二表面11B增加的趋势。

在一些实施例中，第一掺杂区31具有第一下周缘31p，第一氧化层212具有第二下周缘212p，第一多晶硅结构211的第一部分211a具有第四下周缘211d，第一多晶硅结构211的第二部分211b具有第五下周缘211e。第一下周缘31p、第二下周缘212p、第四下周缘211d及第五下周缘211e经配置以承受半导体结构20的反向电压。第五下周缘211e的水平高度是高于第四下周缘211d的水平高度，第四下周缘211d的水平高度是高于第二下周缘212p的水平高度，第二下周缘212p的水平高度高于第一下周缘31p的水平高度。

图3所示是根据本案的某些实施例的半导体结构20的深度对电场关系图。如图2及图3所示，在一些实施例中，第一下周缘31p的深度大于第二下周缘212p的深度，第二下周缘212p的深度大于第四下周缘211d的深度，第四下周缘211d的深度大于第五下周缘211e的深度。于通电时，第一下周缘31p的电场E1峰值大于第二下周缘212p的电场E2峰值，第二下周缘212p的电场E2峰值大于第四下周缘211d的电场E4峰值，以及第四下周缘211d的电场E4峰值大于第五下周缘211e的电场E5峰值。简言之，当下周缘位于外延层112中相对于第一表面11A的深度越深，电场越高。本案通过第一多晶硅结构211、第一氧化层212及第一掺杂区31的配置及构型，半导体结构20具有高击穿电压。

请参见图2。在一些实施例中，第二多晶硅结构221为阶梯状结构。在一些实施例中，第二多晶硅结构221是上宽下窄的阶梯状结构，第二多晶硅结构221的宽度沿垂直方向Z具有由第一表面11A往第二表面11B减小的趋势。在一些实施例中，第二多晶硅结构221包括第一部分221a与第一部分221a连接的第二部分221b。第二部分221b的宽度大于第一部分221a的宽度，第一部分221a与第二部分221b形成阶梯状结构。第二多晶硅结构221的第一部分221a及第二部分211b被第二氧化层222的侧壁部分222b围绕。

第二氧化层222的侧壁部分222b的结构可以依据的第二多晶硅结构221的结构或是操作电压进行调整，例如第二氧化层222的侧壁部分222b亦具有阶梯状结构。在一些实施例中，对应第二多晶硅结构221上宽下窄的阶梯状结构，第二氧化层222的侧壁部分222b是上窄下宽的阶梯状构型，第二氧化层222的侧壁部分222b的宽度沿垂直方向Z具有由第一表面11A往第二表面11B增加的趋势。外延层112中的电分布可以通过调整第二氧化层222的侧壁部分222b的形状或结构，使半导体结构10具有较高的击穿电压，或是可通过较低的外延浓度达到类似的击穿电压。

在一些实施例中，第二掺杂区32具有第六下周缘32p，第二氧化层222具有第七下周缘222p，第二多晶硅结构221的第一部分221a具有第九下周缘221d，第二多晶硅结构221的第二部分221b具有第十下周缘221e。第六下周缘32p、第七下周缘222p、第九下周缘221d及第十下周缘221e经配置以承受半导体结构20的反向电压。第十下周缘221e的水平高度是高于第九下周缘221d的水平高度，第九下周缘221d的水平高度是高于第七下周缘222p的水平高度，第七下周缘222p的水平高度高于第六下周缘32p的水平高度。

在一些实施例中，第六下周缘32p的深度大于第七下周缘222p的深度，第七下周缘222p的深度大于第九下周缘221d的深度，第九下周缘221d的深度大于第十下周缘221e的深度。于通电时，第六下周缘32p的电场大于第七下周缘222p的电场，第七下周缘222p的电场大于第九下周缘221d的电场，以及第九下周缘221d的电场大于第十下周缘221e的电场。前述第六下周缘32p、第七下周缘222p、第九下周缘221d及第十下周缘221e对电场关系类似于如图3所示的深度对电场关系，当下周缘位于外延层112中相对于第一表面11A的的深度越深，电场越高。

图4到图19所示为根据本案的某些实施例的半导体结构的制造方法中的一或者更多阶段。这些附图中的至少一些附图已经简化，俾便更好地理解本公开的态样。

参照图4，衬底11可包括基材111及位于基材111上的外延层112。所述制造方法包括基材111进行外延生长(epitaxial growth)，形成外延层112。外延层112具有衬底11的第一表面11A，基材111具有衬底11的第二表面11B，第一表面11A与第二表面11B相对。在一些实施例中，外延生长同时进行离子注入，注入具有N型电性的离子，以形成N型的外延层112。

参照图5，在外延层112上形成第一图案化屏蔽层113，用来定义第三掺杂区33的位置。第一图案化屏蔽层113具有第一开口41，所述制造方法包括在第一开口41露出的第一表面11A形成第三掺杂区33。第三掺杂区33可以是经由自第一表面11A进行扩散或离子注入工艺而形成。在一些实施例中，第三掺杂区33往第一方向X延伸。在离子注入工艺之后进行退火工艺，以使掺杂离子扩散。掺杂离子例如硼离子、铝离子、镓离子、铟离子等。在一些实施例中，将硼离子注入第三掺杂区33，在形成第三掺杂区33之后，移除第一图案化屏蔽层113。

参照图6，在外延层112及第三掺杂区33上形成第二图案化屏蔽层114，用来定义第一沟槽210、第二沟槽220的位置，并通过第二图案化屏蔽层114对外延层112进行蚀刻工艺(例如等离子体干蚀刻工艺)来形成第一沟槽210与第二沟槽220。第三掺杂区33位于第一沟槽210与第二沟槽220间。所述蚀刻工艺针由第一表面11A对外延层112进行移除，会停止在外延层112中。根据第二图案化屏蔽层114的位置，第一沟槽210与第二沟槽220在衬底11中间隔地形成沿第一方向X且由第一表面11A往相对于第一表面11A的第二表面11B延伸。在形成第一沟槽210与第二沟槽220之后，移除第二图案化屏蔽层114。

在一些实施例中，第一沟槽210与第二沟槽220可具有垂直的侧壁。第一沟槽210与第二沟槽220可具有圆弧状的底面。此外，第一沟槽210与第二沟槽220可为圆形、椭圆形、矩形或多边形。在一些实施例中，第一沟槽210与第二沟槽220具有相同宽度。在一些实施例中，第一沟槽210与第二沟槽220具有相同深度。

参照图7、图8及图9，所述制造方法包括在在外延层112及第三掺杂区33上以及在第一沟槽210与第二沟槽220中形成第三图案化屏蔽层115，用来定义第一掺杂区31与第二掺杂区32的位置。第三图案化屏蔽层115具有第二开口42及第三开口43，第二开口42形成于第一沟槽210中使部分外延层112露出，第三开口42形成于第二沟槽220中使部分外延层112露出。所述制造方法包括形成第一掺杂区31于衬底11中，第一掺杂区31邻近第一沟槽210的底部，以及包括形成第二掺杂区32于衬底11中，第二掺杂区32邻近第二沟槽220的底部。

第一掺杂区31可以是经由自第二开口42进行扩散或离子注入工艺而形成。第二掺杂区32可以是经由自第三开口43进行扩散或离子注入工艺而形成。第一掺杂区31与第二掺杂区32可同时形成。第一掺杂区31与第二掺杂区32往第一方向X延伸。在离子注入工艺之后进行退火工艺，以使掺杂离子扩散。在一些实施例中，掺杂离子例如硼离子、铝离子、镓离子、铟离子等。在一些实施例中，将硼离子注入第一掺杂区31与第二掺杂区32。在一些实施例中，在形成第一掺杂区31与第二掺杂区32前形成第三掺杂区33。如图9所示，在形成第一掺杂区31与第二掺杂区32之后，移除第三图案化屏蔽层115。

参照图10，所述制造方法包括在第一沟槽210与第二沟槽220中形成第一沟槽内氧化层231。第一沟槽内氧化层231覆盖第一表面11A。第一沟槽内氧化层231可透过热氧化技术或其他沉积工艺而形成而形成。第一沟槽内氧化层231可保形或共形地沉积在第一沟槽210与第二沟槽220的内侧表面(包括相对的侧壁及延伸在侧壁之间的底部)上。在一些实施例中，第一沟槽内氧化层231可经由沉积工艺填入第一沟槽210与第二沟槽220中，使第一沟槽内氧化层231分别在第一沟槽210与第二沟槽220中至少覆盖第一掺杂区31与第二掺杂区32。在一些实施例中，第一沟槽内氧化层231包括氧化硅。

参照图11，将第一沟槽210、第二沟槽220以外的第一沟槽内氧化层231以及部分第一沟槽210、第二沟槽220中的第一沟槽内氧化层231以例如干蚀刻、其他蚀刻等方法去除，以形成位于第一沟槽210中的底部212a及位于第二沟槽220中的底部222a。所述蚀刻工艺例如干蚀刻工艺，并且会停止在第一沟槽210、第二沟槽220中的预定深度。在一些实施例中，底部212a及底部222a同时形成。

参照图12，所述制造方法包括在第一沟槽210与第二沟槽220中形成第二沟槽内氧化层232。第二沟槽内氧化层232覆盖第一表面11A且位于底部212a及底部222a上。第二沟槽内氧化层232可保形或共形地沉积在第一沟槽210与第二沟槽220的内侧表面及位于底部212a及底部222a上。在一些实施例中，第二沟槽内氧化层232可透过热氧化技术或其他沉积工艺而形成而形成。在一些实施例中，第二沟槽内氧化层232可经由沉积工艺填入第一沟槽210与第二沟槽220中，使第二沟槽内氧化层232在第一沟槽210中形成凹槽218以及在第二沟槽220中形成凹槽228。在一些实施例中，第二沟槽内氧化层232包括氧化硅。

参照图13，所述制造方法包括在凹槽218中形成第一保护层233以及在凹槽228中形成第二保护层234。第一保护层233形成于底部212a上，第二保护层234形成于底部222a上。第一保护层233及第二保护层234与第二沟槽内氧化层232具有不同的蚀刻选择比。第一保护层233及第二保护层234可经由沉积工艺分别填入凹槽218与凹槽228中。在一些实施例中，第一保护层233与第二保护层234同时形成。

在一些实施例中，第一保护层233及第二保护层234包括氮化硅。第一保护层233可保形或共形地沉积在凹槽218的一部分内侧表面上，凹槽218的一部分内侧表面未与第一保护层233接触。在一些实施例中，第一保护层233与凹槽218的部分侧壁及延伸在侧壁之间的底部接触，凹槽218的部分侧壁自第一保护层233露出。第二保护层234可保形或共形地沉积在凹槽228的一部分内侧表面上，凹槽228的一部分内侧表面未与第二保护层234接触。在一些实施例中，第二保护层234与凹槽228的部分侧壁及延伸在侧壁之间的底部接触，凹槽228的部分侧壁自第二保护层234露出。

参照图14，所述制造方法包括移除未与第一保护层233或第二保护层234接触的第二沟槽内氧化层232。前述部份第二沟槽内氧化层232以例如蚀刻等方法去除，以形成位于第一沟槽210中的第一侧壁212c及位于第二沟槽220中的第二侧壁212c。在一些实施例中，第一侧壁212c与第一保护层233的顶部共平面，第二侧壁212c与第二保护层234的顶部共平面。在一些实施例中，第一侧壁212c及第二侧壁212c同时形成。

参照图15，所述制造方法包括将第一保护层233及第二保护层234移除。第一保护层233及第二保护层234在第一侧壁212c及第二侧壁212c形成后移除，使部分底部212a以及部分底部222a露出。

参照图16，所述制造方法包括在第一沟槽210与第二沟槽220中形成第三沟槽内氧化层235。第三沟槽内氧化层235覆盖第一表面11A且位于第一侧壁212c及第二侧壁212c上。第三沟槽内氧化层235可透过热氧化技术或其他沉积工艺而形成而形成。在一些实施例中，第三沟槽内氧化层235可保形或共形地沉积在第一沟槽210与第二沟槽220的内侧表面并与第一侧壁212c的顶面及第二侧壁212c的顶面接触。在一些实施例中，第三沟槽内氧化层235可经由沉积工艺填入第一沟槽210与第二沟槽220中，在第一沟槽210中形成空间219以及在第二沟槽220中形成空间229。在一些实施例中，第三沟槽内氧化层235包括氧化硅。

在一些实施例中，第三沟槽内氧化层235的厚度小于第一侧壁212c的的厚度。第三沟槽内氧化层235的厚度小于第二侧壁212c的的厚度。空间219以及空间229具有阶梯状的侧壁。

参照图17，所述制造方法包括形成第一多晶硅结构211于第一沟槽210中，以及形成第二多晶硅结构221于第二沟槽220中。所述制造方法包括形成第一多晶硅结构211于空间219中，以及成第二多晶硅结构221于空间229中。在一些实施例中，于第一沟槽210中，第一多晶硅结构211形成于底部212a上，且被第一侧壁212c及第三沟槽内氧化层235围绕。在一些实施例中，于第二沟槽220中，第二多晶硅结构221形成于底部222a上，且被第二侧壁222c及第三沟槽内氧化层235围绕。

第一多晶硅结构211与第二多晶硅结构221可透过物理气相沉积(physical vapordeposition,PVD)，例如溅镀或喷涂而形成。第一多晶硅结构211与第二多晶硅结构221可透过电镀或CVD而形成。多晶硅材料可以覆盖沟第三沟槽内氧化层235，之后进行干式蚀刻工艺，将第一沟槽210与第二沟槽220以外的多晶硅材料以例如蚀刻等方法去除以形成第一多晶硅结构211与第二多晶硅结构221。

第一多晶硅结构211与第二多晶硅结构221的形状会分别对应空间219以及空间229的形状。在一些实施例中，空间219以及空间229具有阶梯状的侧壁，第一多晶硅结构211与第二多晶硅结构221亦具有阶梯状结构。

在一些实施例中，第一多晶硅结构211的包括第一部分211a与第一部分211a连接的第二部分211b，第二部分211b的宽度大于第一部分211a的宽度，第一部分211a与第二部分211b一体成形。在一些实施例中，第二多晶硅结构221包括第一部分221a与第一部分221a连接的第二部分221b，第二部分221b的宽度大于第一部分221a的宽度，第一部分221a与第二部分221b一体成形。

参照图18，所述制造方法包括将第一沟槽210、第二沟槽220以外的第三沟槽内氧化层235以例如蚀刻等方法去除，以形成第一沟槽结构21以及第二沟槽结构22。第一沟槽结构21形成于第一沟槽210中且包含第一氧化层212以及被第一氧化层212围绕的第一多晶硅结构211。第二沟槽结构22形成于第二沟槽220中且包含第二氧化层222以及被第二氧化层222围绕的第二多晶硅结构221。在一些实施例中，第一沟槽结构21以及第二沟槽结构22同时形成。在一些实施例中，所述制造方法包括使第一沟槽结构21以及第二沟槽结构22的顶面与第一表面共平面11A。

在一些实施例中，将第一沟槽210、第二沟槽220以外的第三沟槽内氧化层235去除，以形成位于第一沟槽210中的第三侧壁212d及位于第二沟槽220中的第四侧壁212d。在一些实施例中，第三侧壁212d及第四侧壁212d同时形成。第三侧壁212d的顶部与第一表面11A共平面，第四侧壁212d的顶部与第一表面11A共平面。第一侧壁212c与第三侧壁212d构成第一氧化层212的侧壁部分212b，侧壁部分212b及底部212a构成第一氧化层212。第一氧化层212的侧壁部分212b具有阶梯状结构。第二侧壁222c与第四侧壁222d构成第二氧化层222的侧壁部分222b，侧壁部分222b及底部222a构成第二氧化层222。第二氧化层222的侧壁部分222b具有阶梯状结构。

在一些实施例中，如欲形成如图1所示的半导体结构10，所述制造方法包括使所形成的第一侧壁212d的顶部与第一表面11A共平面，第二侧壁212d的顶部与第一表面11A共平面，且省略形成第一保护层233、第二保护层234、第三沟槽内氧化层235、第三侧壁212d及第四侧壁212d的步骤。第一多晶硅结构211形成于凹槽218中，第二多晶硅结构221形成于凹槽228中。在一些实施例中，形成于凹槽218中的第一多晶硅结构211具有柱状结构，形成于凹槽228中的第二多晶硅结构221具有柱状结构。在一些实施例中，在第一多晶硅结构211形成于凹槽218中，第二多晶硅结构221形成于凹槽228中之后，将第一沟槽210、第二沟槽220以外的第二沟槽内氧化层232去除，以形成位于第一沟槽210中的第一沟槽结构21以及位于第二沟槽220中的第二沟槽结构22。

参照图19，所述制造方法包括形成屏蔽金属层35于第一沟槽结构21、第二沟槽结构22以及第一表面11A上，使屏蔽金属层35与第一沟槽结构21、第二沟槽结构22接触。所述制造方法包括还形成第一导电层36于屏蔽金属层35上，以及形成第二导电层37于第二表面12B上。

经以上步骤形成的半导体结构20可与图2所示的半导体结构20基本上相同。半导体结构20具有第一掺杂区31及第二掺杂区32分别设置于第一沟槽结构21与第二沟槽结构22下，以及第三掺杂区33于第一沟槽结构21与第二沟槽结构22之间，达到增加击穿电压以及降低表面电场的效果。

根据上述说明的本公开的结构与工艺，在相同的目的与观念之下，上述工艺中的步骤可以做调整或是顺序的置换，以达到相同或相似的半导体结构。

在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个组件或特征与另一或多个组件或特征的关系。除了在附图中描绘的定向之外，空间相对术语还旨在涵盖装置在使用时或运行时的不同定向。可以以其它方式定向装置(旋转90度或处于其它定向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当组件被称为“连接到”或“耦接到”另一组件时，其可以直接连接到或耦接到另一组件，或者可以存在中间组件。

如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (20)

1.一种半导体结构，其特征在于，包括：

衬底，其具有第一表面以及相对于所述第一表面的第二表面；

第一沟槽结构，穿越所述第一表面往所述第二表面延伸，其中所述第一沟槽结构包括第一多晶硅结构以及围绕所述第一多晶硅结构的第一氧化层屏蔽金属层，位于所述衬底的所述第一表面上，且覆盖所述第一沟槽结构；第一导电层设置于所述屏蔽金属层上；以及

第二导电层设置于所述衬底的所述第二表面，

其中所述衬底中包含在所述第一表面和所述第二表面之间、与所述第一氧化层相邻且与所述第一多晶硅结构分离的第一掺杂区。

2.根据权利要求1所述的半导体结构，其中所述第一氧化层包含底壁部分及侧壁部分，且该底壁部分的厚度大于该侧壁部分的厚度。

3.根据权利要求1所述的半导体结构，其中至少一部份的第一氧化层位于所述第一多晶硅结构与所述第一掺杂区间。

4.根据权利要求1所述的半导体结构，其中所述第一掺杂区具有第一下周缘，所述第一氧化层具有第二下周缘，所述第一多晶硅结构具有第三下周缘，所述第一下周缘、第二下周缘及第三下周缘經配置以承受所述半导体结构的反向电压。

5.根据权利要求1所述的半导体结构，其中所述第一掺杂区位于所述第一氧化层与所述第二表面间。

6.根据权利要求1所述的半导体结构，其中所述第一多晶硅结构包括第一部分与所述第一部分连接的第二部分，所述第二部分的宽度大于所述第一部分的宽度，所述第一部分与所述第二部分形成阶梯状结构。

7.根据权利要求6所述的半导体结构，其中所述第一掺杂区具有第一下周缘，所述第一氧化层具有第二下周缘，所述第一多晶硅结构的所述第一部分具有第四下周缘，所述第一多晶硅结构的所述第二部分具有第五下周缘，所述第一下周缘、第二下周缘、第四下周缘及第五下周缘經配置以承受所述半导体结构的反向电压。

8.根据权利要求1所述的半导体结构，其中所述衬底包含碳化硅。

9.根据权利要求1所述的半导体结构，其进一步包括：

第二沟槽结构，穿越所述第一表面往所述第二表面延伸，其中所述第二沟槽结构包括第二多晶硅结构、围绕所述第二多晶硅结构的第二氧化层；

其中所述衬底中还包含第二掺杂区及第三掺杂区，所述第二掺杂区设置于所述第一表面和所述第二表面之间、与所述第二氧化层相邻且与所述第二多晶硅结构分离，所述第三掺杂区设置于所述第一沟槽结构与第二沟槽结构间，以及所述第二多晶硅结构的顶面及所述第二氧化层的顶面与所述第一表面共平面。

10.根据权利要求9所述的半导体结构，其中所述第三掺杂区由所述第一表面往所述第二表面延伸。

11.根据权利要求9所述的半导体结构，其中所述第一掺杂区与所述第一表面的距离大于所述第三掺杂区与所述第一表面的距离，以及所述第二掺杂区与所述第一表面的距离大于所述第三掺杂区与所述第一表面的距离。

12.一种半导体结构的制造方法，其特征在于，包括：

形成在衬底中间隔地由第一表面往相对于所述第一表面的第二表面的第一沟槽与第二沟槽；

形成第一氧化层於所述第一沟槽中；

形成第二氧化层於所述第二沟槽中；

形成第一多晶硅结构於所述第一沟槽中且被所述第一氧化层围绕，以形成一第一沟槽结构；及

形成第二多晶硅结构於所述第二沟槽中且被所述第二氧化层围绕，以形成一第二沟槽结构。

13.根据权利要求12所述的制造方法，还包括：

形成第一掺杂区于所述衬底中，所述第一掺杂区邻近所述第一沟槽的底部；以及

形成第二掺杂区于所述衬底中，所述第二掺杂区邻近所述第二沟槽的底部。

14.根据权利要求13所述的制造方法，还包括：

形成於第三掺杂区于所述衬底中，所述第三掺杂区邻近所述第一表面，且位於所述第一沟槽与所述第二沟槽間。

15.根据权利要求14所述的制造方法，其中，在形成所述第一掺杂区與所述第二掺杂区前形成所述第三掺杂区。

16.根据权利要求12所述的制造方法，其中形成第一氧化层于所述第一沟槽中还包括：

将底部部分形成于所述第一沟槽中；

将侧壁部分形成于所述第一沟槽中且位于所述底部部分上。

17.根据权利要求16所述的制造方法，其中所述侧壁部分与所述底部部分共同界定一空间，所述第一多晶硅结构是形成于所述空间中。

18.根据权利要求17所述的制造方法，其中所述空间具有阶梯状结构，使形成于所述空间中的所述第一多晶硅结构亦具有阶梯状结构。

19.根据权利要求12所述的制造方法，其中所述第一沟槽结构与所述第二沟槽结构同时形成。

20.根据权利要求12所述的制造方法，还包括：

形成屏蔽金属层于所述第一沟槽结构与所述第二沟槽结构上，以及

形成导电层于所述屏蔽金属层上。