CN120035154A - 一种沟槽型肖特基势垒二极管及其制造方法 - Google Patents

Abstract

本发明涉及一种沟槽型肖特基势垒二极管及其制造方法，所述沟槽型肖特基势垒二极管包括：衬底，具有第一导电类型；第一导电类型层，位于衬底上，第一导电类型层的掺杂浓度小于衬底的掺杂浓度；沟槽结构，从第一导电类型层的正面向衬底延伸；沟槽结构包括导电材料，还包括从侧面和底面包围导电材料的介电层；肖特基势垒层，位于第一导电类型层上和沟槽结构上；第二导电类型区，位于沟槽结构的下方，且第二导电类型区的顶部与介电层的底部直接接触，第二导电类型区的底部与衬底之间被部分第一导电类型层隔开。本发明能够在降低器件的正向导通压降的同时，保持反向耐压特性。

Description

一种沟槽型肖特基势垒二极管及其制造方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种沟槽型肖特基势垒二极管，还涉及一种沟槽型肖特基势垒二极管的制造方法。

背景技术

肖特基势垒二极管(SBD)一般是以肖特基金属为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。N型半导体中存在着大量的电子，而金属中仅有极少量的自由电子，因此电子会从浓度高的N型半导体中向浓度低的金属中扩散。而金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成了势垒，其电场方向为从N型半导体指向金属。但在该电场作用之下，金属中的电子也会产生从金属到N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基势垒二极管是一种低功耗的超高速半导体器件。最显著的特点为反向恢复时间极短、正向导通压降低。

近年来，沟槽型结构被用于肖特基势垒二极管制作中。沟槽型肖特基势垒二极管的优点主要有两个：一，传统平面型结构容易表面击穿，对器件的可靠性带来挑战，而沟槽型肖特基势垒二极管克服了平面型结构的这一缺点；二，沟槽型肖特基势垒二极管利用电荷平衡(charge balance)原理可以提高器件的击穿电压。

沟槽型肖特基二极管的正向导通特性影响着其作为功率器件的优良性，通常认为正向导通压降越低，其器件特性越好。然而，正向导通压降与反向耐压这两个参数通常为矛盾的关系，追求更低的正向导通压降通常会导致反向耐压降低，提高反向耐压则容易导致正向导通压降升高。

发明内容

基于此，有必要提供一种能够兼顾正向导通压降与反向耐压的沟槽型肖特基势垒二极管及其制造方法。

一种沟槽型肖特基势垒二极管，包括：衬底，具有第一导电类型；第一导电类型层，位于所述衬底上，所述第一导电类型层的掺杂浓度小于所述衬底的掺杂浓度；沟槽结构，从所述第一导电类型层的第一表面向所述衬底延伸，所述第一表面为所述第一导电类型层背离所述衬底的一面；所述沟槽结构包括导电材料，还包括从侧面和底面包围所述导电材料的介电层；肖特基势垒层，位于所述第一导电类型层上；第二导电类型区，位于所述沟槽结构的下方，且所述第二导电类型区的顶部与所述介电层的底部直接接触，所述第二导电类型区的底部与所述衬底之间被部分所述第一导电类型层隔开；所述第一导电类型和第二导电类型为相反的导电类型。

上述沟槽型肖特基势垒二极管，第二导电类型区与第一导电类型层形成的PN结能够承受反向耐压，因此具有较强的反向耐压承受能力。并且由于沟槽深度到达第二导电类型区，因此器件正向导通时漂移区电阻会一定程度上降低，从而导致器件的正向导通压降降低。

在其中一个实施例中，所述介电层的底部与所述衬底的顶部之间的距离不大于20微米。

在其中一个实施例中，所述第二导电类型区的厚度小于20微米，厚度方向为所述第一导电类型层指向所述衬底的方向。

在其中一个实施例中，还包括：正面电极，位于所述肖特基势垒层上；背面电极，位于所述衬底背离所述第一导电类型层的一面。

在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。

在其中一个实施例中，所述衬底为硅衬底。

在其中一个实施例中，所述第一导电类型层为硅外延层。

在其中一个实施例中，所述导电材料为第一导电类型的多晶硅。

在其中一个实施例中，所述介电层的材质为硅氧化物。

在其中一个实施例中，所述衬底的掺杂浓度为10¹⁸～10²¹/cm³。

在其中一个实施例中，所述第一导电类型层的掺杂浓度为10¹⁴～10¹⁷/cm³。

在其中的一个实施例中，沟槽结构的深度为第一导电类型层厚度的75％以上。

一种沟槽型肖特基势垒二极管的制造方法，包括：获取晶圆，所述晶圆形成有第一导电类型的衬底和所述衬底上的第一导电类型层，所述第一导电类型层的掺杂浓度小于所述衬底的掺杂浓度；在所述第一导电类型层中形成沟槽；对所述沟槽的底部进行掺杂，在所述沟槽的下方形成第二导电类型区，所述沟槽的底部到达所述第二导电类型区的顶部，所述第二导电类型区的底部与所述衬底之间被部分所述第一导电类型层隔开；在所述沟槽的内表面形成介电层；向已形成所述介电层的所述沟槽中填充导电材料；在所述第一导电类型层上形成肖特基势垒层。

上述沟槽型肖特基势垒二极管的制造方法，第二导电类型区与第一导电类型层形成的PN结能够承受反向耐压，因此具有较强的反向耐压承受能力。并且由于沟槽深度到达第二导电类型区，因此器件正向导通时漂移区电阻会一定程度上降低，从而导致器件的正向导通压降降低。

在其中一个实施例中，所述在所述第一导电类型层中形成沟槽的步骤形成的沟槽的深度为所述第一导电类型层的厚度的75％以上。

在其中一个实施例中，所述对所述沟槽的底部进行掺杂的步骤包括通过离子注入向所述沟槽的底部注入第二导电类型的离子，注入能量为50kev～200kev。

在其中一个实施例中，所述通过离子注入向所述沟槽的底部注入第二导电类型的离子的步骤之后，还包括对所述晶圆进行热处理的步骤，所述热处理之后所述第二导电类型区的厚度小于20微米，厚度方向为所述第一导电类型层指向所述衬底的方向。

在其中一个实施例中，所述衬底的掺杂浓度为10¹⁸～10²¹/cm³。

在其中一个实施例中，所述第一导电类型层的掺杂浓度为10¹⁴～10¹⁷/cm³。

在其中一个实施例中，所述沟槽的底部与所述衬底的顶部之间的距离不大于20微米。

在其中一个实施例中，所述衬底为硅衬底。

在其中一个实施例中，所述第一导电类型层为硅外延层。

在其中一个实施例中，所述导电材料为第一导电类型的多晶硅。

在其中一个实施例中，所述介电层的材质为硅氧化物。

在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。

附图说明

为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。

图1是本申请一实施例中沟槽型肖特基势垒二极管的剖面结构示意图；

图2a为本申请一实施例的沟槽型肖特基势垒二极管的电场分布仿真图，图2b为本申请一实施例的沟槽型肖特基势垒二极管的击穿电流走向仿真图；

图3a为对比例的沟槽型肖特基势垒二极管的电场分布仿真图，图3b为对比例的沟槽型肖特基势垒二极管的击穿电流走向仿真图；

图4是本申请一实施例中沟槽型肖特基势垒二极管的制造方法的流程图；

图5a至图5d是采用图4所示方法制造沟槽型肖特基势垒二极管的过程中器件的剖面示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。

沟槽型肖特基二极管的正向导通压降与反向耐压难以兼顾。一种示例性的沟槽型肖特基二极管采用深沟槽结构，将沟槽延伸至穿过漂移区底部，与衬底接触，从而达到减少体电阻、降低正向导通压降的目的。但由于沟槽底部与高浓度衬底接触，容易造成反向击穿。另一种示例性的沟槽型肖特基二极管在沟槽下方与衬底间引入P型掺杂浮板结构，来提高反向击穿特性。但这种沟槽型肖特基二极管的正向导通压降较高。

本申请致力于在降低沟槽型肖特基二极管的正向导通压降的同时，保持反向耐压特性。图1是本申请一实施例中沟槽型肖特基势垒二极管的剖面结构示意图。沟槽型肖特基势垒二极管包括衬底170、第一导电类型层160、至少一个第二导电类型区150、肖特基势垒层120及至少一个沟槽结构。

衬底170具有第一导电类型。第一导电类型层160位于衬底170上，第一导电类型层160的掺杂浓度小于衬底170的掺杂浓度。第一导电类型层160作为器件的漂移区。沟槽结构从第一导电类型层160的第一表面(即背离衬底170的一面)向衬底170延伸。沟槽结构包括导电材料140，以及从侧面和底面包围导电材料140的介电层130。即沟槽结构包括形成在沟槽内表面的介电层130、和填充在沟槽内的导电材料140。介电层130用于进行绝缘隔离。第二导电类型区150位于沟槽的正下方，且第二导电类型区150的顶部与介电层130的底部直接接触，第二导电类型区150的底部与衬底170之间被部分第一导电类型层160隔开。肖特基势垒层120位于第一导电类型层160上。在图1所示的实施例中，第一导电类型为N型，第二导电类型为P型。进一步地，衬底170为N+硅衬底，第一导电类型层160为N-硅外延层，第二导电类型区150为P型掺杂区。

上述沟槽型肖特基势垒二极管，第二导电类型区150与第一导电类型层160形成的PN结能够承受反向耐压，因此具有较强的反向耐压承受能力。并且由于沟槽深度到达第二导电类型区150，因此器件正向导通时漂移区电阻会一定程度上降低，从而导致器件的正向导通压降降低。

在本申请的一个实施例中，介电层130的底部与衬底170的顶部之间的距离不大于20微米。将沟槽深度设置得较深，但要在沟槽底部与衬底170的顶部之间留出形成第二导电类型区150的位置。

在本申请的一个实施例中，第二导电类型区150的厚度小于20微米，厚度方向为第一导电类型层160指向衬底170的方向，即图1中的纵向。进一步地，第二导电类型区150的厚度不小于0.1微米。

在本申请的一个实施例中，沟槽结构为深沟槽结构，沟槽结构的深度为第一导电类型层160厚度的75％以上。

在图1所示的实施例中，沟槽型肖特基势垒二极管还包括位于肖特基势垒层120上的正面电极110，以及位于衬底170底面的背面电极180。在本申请的一个实施例中，正面电极110为阳极，背面电极180为阴极。在本申请的一个实施例中，正面电极110为AlSiCu、Ti、Ni、Ag中的一种或多种组成的一层或多层的金属膜。在本申请的一个实施例中，背面电极180为Ti、Ni、Ag中的一种或多种组成的一层或多层的金属膜。

在本申请的一个实施例中，导电材料140为第一导电类型的多晶硅。在本申请的一个实施例中，介电层130的材质为硅氧化物，例如二氧化硅。在本申请的一个实施例中，肖特基势垒层120为由Ti、Pt、Ni、Cr、W、Mo、Co中的至少一种金属(即肖特基金属层)与第一导电类型层160通过热处理进行反应所形成的金属硅化物。在沟槽结构上也形成有肖特基金属层。肖特基势垒层120与下方的第一导电类型层160形成肖特基接触。

图2a为本申请一实施例的沟槽型肖特基势垒二极管的电场分布仿真图，图3a为对比例的沟槽型肖特基势垒二极管的电场分布仿真图，即Abs(Electric Field(ElectricField-Vector))[V*cm^-1]，图2a中最下两行刻度为6.0E+01和1.1E-07，图3a中最下两行刻度为6.0E+01和2.3E-07。图2b为本申请一实施例的沟槽型肖特基势垒二极管的击穿电流走向仿真图，图3b为对比例的沟槽型肖特基势垒二极管的击穿电流走向仿真图，即Abs(TotalCurrent Density(Total Current Density-Vector))[A*cm^-2]。对比例的沟槽底部与第二导电类型区(P型掺杂区)之间被第一导电类型层(漂移区)隔开。对比例的仿真反向击穿电压为54.18V，而本申请实施例仿真得到的反向击穿电压为57.89V。可见本申请实施例第二导电类型区150的顶部与介电层130的底部直接接触的结构能够提升器件反向耐压时的耗尽能力，提高器件的反向击穿电压(反向耐压)。图2a、图2b、图3a、图3b中X轴为尺寸，单位为微米；Y轴为厚度方向的坐标，单位为微米。

图4是本申请一实施例中沟槽型肖特基势垒二极管的制造方法的流程图，包括下列步骤：

S410，获取形成有衬底和第一导电类型层的晶圆。

参照图5a，在衬底170上形成有第一导电类型层160。在本申请的一个实施例中，步骤S410包括在提供的硅衬底170上生长一层轻掺杂硅外延层作为第一导电类型层160。在本申请的一个实施例中，衬底的掺杂浓度为10¹⁸～10²¹/cm³。在本申请的一个实施例中，第一导电类型层160的掺杂浓度为10¹⁴～10¹⁷/cm³。

S420，在第一导电类型层中形成沟槽。

在本申请的一个实施例中，通过刻蚀工艺在第一导电类型层160中形成沟槽。进一步地，在刻蚀前可以首先在第一导电类型层160上淀积一层氧化层(例如二氧化硅层)。然后在该氧化层(图5b中未示)上形成硬掩膜层192，例如氮化硅层。在刻蚀前形成硬掩膜层192能够保护第一导电类型层160上表面的清洁度。硬掩膜层192的厚度可以根据刻蚀的需求来设置。之后，在硬掩膜层192上光刻形成光刻胶层194。具体地，可以在硬掩膜层192上涂覆光刻胶后，通过相应的光刻版对光刻胶进行曝光，在显影后形成露出注入窗口的光刻胶层194。接着以光刻胶层194为刻蚀阻挡层刻蚀硬掩膜层192，就可以将注入窗口下方的硬掩膜层192去除，而覆盖了光刻胶层194的位置的硬掩膜层192被保留。最后再继续向下刻蚀氧化层和第一导电类型层160，形成沟槽131，参见图5b。

在本申请的一个实施例中，沟槽131的底部与衬底170的顶部之间的距离不大于20微米。

在本申请的一个实施例中，沟槽131为深沟槽，其深度为第一导电类型层160厚度的75％以上。

S430，对沟槽的底部进行掺杂，在沟槽的下方形成第二导电类型区。

在本申请的一个实施例中，步骤S430是通过离子注入工艺向沟槽131的底部注入第二导电类型的离子，形成第二导电类型区150。在本申请的一个实施例中，注入能量为50kev～200kev。在本申请的一个实施例中，注入第二导电类型的离子之后，还包括对晶圆进行热处理的步骤。热退火处理后，注入的第二导电类型的离子在第一导电类型层160中进一步扩散，形成第二导电类型区150。在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。

S440，在沟槽的内表面形成介电层。

在本申请的一个实施例中，通过热氧化在沟槽131的内表面形成氧化层，作为介电层130。

S450，向沟槽中填充导电材料。

在本申请的一个实施例中，步骤S450是向沟槽131中淀积第一导电类型的多晶硅，作为导电材料140。

S460，在第一导电类型层上形成肖特基势垒层。

在本申请的一个实施例中，在步骤S450之后、步骤S460之前，还包括通过化学机械研磨(CMP)，去除沟槽131外的导电材料140的步骤。对导电材料140进行平坦化处理之后得到5c所示的结构。

在本申请的一个实施例中，步骤S460包括：

S462，在第一导电类型层160上和导电材料140上淀积肖特基金属层。

在本申请的一个实施例中，肖特基金属层包括Ti、Pt、Ni、Cr、W、Mo、Co中的至少一种金属。

S464，通过热处理，使肖特基金属层与第一导电类型层160反应形成金属硅化物，作为肖特基势垒层120。

在本申请的一个实施例中，步骤S464的热处理采用快速热退火工艺。步骤S464完成后的结构参见图5d。

上述沟槽型肖特基势垒二极管的制造方法，第二导电类型区150与第一导电类型层160形成的PN结能够承受反向耐压，因此具有较强的反向耐压承受能力。并且由于沟槽深度到达第二导电类型区150，因此器件正向导通时漂移区电阻会一定程度上降低，从而导致器件的正向导通压降降低。

在本申请的一个实施例中，步骤S460之后还包括在肖特基势垒层120上形成正面电极9，和在衬底170的底面(下表面)形成背面电极10的步骤，参见图1。具体地，可以在衬底170的下表面和肖特基势垒层120的上表面溅射金属，分别形成阴极和阳极。在本申请的一个实施例中，正面电极110为AlSiCu、Ti、Ni、Ag中的一种或多种组成的一层或多层的金属膜。在本申请的一个实施例中，背面电极180为Ti、Ni、Ag中的一种或多种组成的一层或多层的金属膜。

在本申请的一个实施例中，第二导电类型区150的厚度小于20微米。进一步地，第二导电类型区150的厚度不小于0.1微米。

本申请的沟槽型肖特基势垒二极管的制造方法与沟槽型肖特基势垒二极管基于同一发明构思，有关沟槽型肖特基势垒二极管的制造方法中未具体说明的内容可参见前文对沟槽型肖特基势垒二极管的介绍。

应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，本申请的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种沟槽型肖特基势垒二极管，其特征在于，包括：

衬底，具有第一导电类型；

第一导电类型层，位于所述衬底上，所述第一导电类型层的掺杂浓度小于所述衬底的掺杂浓度；

沟槽结构，从所述第一导电类型层的第一表面向所述衬底延伸，所述第一表面为所述第一导电类型层背离所述衬底的一面；所述沟槽结构包括导电材料，还包括从侧面和底面包围所述导电材料的介电层；

肖特基势垒层，位于所述第一导电类型层上；

第二导电类型区，位于所述沟槽结构的下方，且所述第二导电类型区的顶部与所述介电层的底部直接接触，所述第二导电类型区的底部与所述衬底之间被部分所述第一导电类型层隔开；所述第一导电类型和第二导电类型为相反的导电类型。

2.根据权利要求1所述的沟槽型肖特基势垒二极管，其特征在于，所述介电层的底部与所述衬底的顶部之间的距离不大于20微米。

3.根据权利要求1或2所述的沟槽型肖特基势垒二极管，其特征在于，所述第二导电类型区的厚度小于20微米，厚度方向为所述第一导电类型层指向所述衬底的方向。

4.根据权利要求1所述的沟槽型肖特基势垒二极管，其特征在于，还包括：

正面电极，位于所述肖特基势垒层上；

背面电极，位于所述衬底背离所述第一导电类型层的一面。

5.根据权利要求1所述的沟槽型肖特基势垒二极管，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。

6.一种沟槽型肖特基势垒二极管的制造方法，包括：

获取晶圆，所述晶圆形成有第一导电类型的衬底和所述衬底上的第一导电类型层，所述第一导电类型层的掺杂浓度小于所述衬底的掺杂浓度；

在所述第一导电类型层中形成沟槽；

对所述沟槽的底部进行掺杂，在所述沟槽的下方形成第二导电类型区，所述沟槽的底部到达所述第二导电类型区的顶部，所述第二导电类型区的底部与所述衬底之间被部分所述第一导电类型层隔开；

在所述沟槽的内表面形成介电层；

向已形成所述介电层的所述沟槽中填充导电材料；

在所述第一导电类型层上形成肖特基势垒层。

7.根据权利要求6所述的沟槽型肖特基势垒二极管的制造方法，其特征在于，所述对所述沟槽的底部进行掺杂的步骤包括通过离子注入向所述沟槽的底部注入第二导电类型的离子，注入能量为50kev～200kev。

8.根据权利要求7所述的沟槽型肖特基势垒二极管的制造方法，其特征在于，所述通过离子注入向所述沟槽的底部注入第二导电类型的离子的步骤之后，还包括对所述晶圆进行热处理的步骤，所述热处理之后所述第二导电类型区的厚度小于20微米，厚度方向为所述第一导电类型层指向所述衬底的方向。

9.根据权利要求6所述的沟槽型肖特基势垒二极管的制造方法，其特征在于，所述衬底的掺杂浓度为10¹⁸～10²¹/cm³，和/或所述第一导电类型层的掺杂浓度为10¹⁴～10¹⁷/cm³。

10.根据权利要求6所述的沟槽型肖特基势垒二极管的制造方法，其特征在于，所述沟槽的底部与所述衬底的顶部之间的距离不大于20微米。