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CN1282111A - 半导体叠层衬底、晶体衬底和半导体器件及其制造方法 - Google Patents

半导体叠层衬底、晶体衬底和半导体器件及其制造方法 Download PDF

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Abstract

在中间夹有由AIN组成的分隔层和由GaN组成的缓冲层的由蓝宝石组成的基底衬底上,生长了由GaN组成的半导体晶体层。分隔层和缓冲层被分布成线形形式,而腐蚀剂的流通孔被制作在中间夹有由SiO2组成的抗生长膜的这些层的侧面中。于是,腐蚀剂流过流通孔,抗生长膜和分隔层被腐蚀,而基底衬底被容易地隔离。

Description

半导体叠层衬底、晶体衬底 和半导体器件及其制造方法
本发明涉及到在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层的半导体叠层衬底、具有一对相向的表面的半导体晶体衬底、以及包含半导体叠层衬底和半导体晶体衬底的半导体器件及其制造方法。
由氮化镓(GaN)之类组成的Ⅲ-Ⅴ族氮化物半导体是能带间隙在1．9-6．2eV范围内的直接能隙半导体，从而氮化镓作为构成从可见光到紫外光范围的光学元件的材料受到了注意。氮化镓具有大约2．5×107cm／s的饱和速率和大约5×106V／cm的击穿电场，这些都高于任何其它的电子材料。因此，作为构成高频大功率电子输运元件的材料，氮化镓被认为具有极大的潜力。
然而，由于Ⅲ-Ⅴ族氮化物半导体具有高的熔点，而且在熔点附近具有高的氮蒸汽压，故非常难以从熔体生长体晶体。于是，通常借助于在由蓝宝石、碳化硅、尖晶石、镓酸锂之类制成的基底衬底上的外延生长来获得Ⅲ-Ⅴ族氮化物半导体的晶体。但由于这种基底衬底具有与Ⅲ-Ⅴ族氮化物半导体不同的晶格常数，故在这种基底衬底上生长的Ⅲ-Ⅴ族氮化物半导体的晶体中，出现大量的晶格缺陷。
因此，新近已经使用了例如利用选择性生长技术来降低缺陷的方法(见Y．Kato，J．Crystal Growth，144(1994)133)。此方法例如是，在生长于基底衬底上的Ⅲ-Ⅴ族氮化物半导体的薄膜上，制作具有窗口的由二氧化硅(SiO2)、氮化硅(Si3N4)之类组成的掩模层，然后通过掩模层的窗口生长Ⅲ-Ⅴ族氮化物半导体的晶体。根据此方法，晶体通过掩模层的窗口横向生长，从而阻挡了贯穿位错的传播，因而减少了缺陷。此方法使用了在硅(Si)制成的衬底上生长砷化镓(GaAs)晶体的技术，并在Ⅲ-Ⅴ族氮化物半导体的晶体生长中取得了很大的效果。
然而，虽然这样试图了降低缺陷，但当使用由蓝宝石之类制成的基底衬底时，仍然存在下列问题。在基底衬底由蓝宝石制成的情况下，出现下列问题。首先，对于激光器之类的制备，解理方面的困难使得不可能解理形成具有优异重复性的光出射端面。第二，由于绝缘的性质，必须从相同的侧面安置二种电极。第三，低的热导率导致发光器件中的有源层或电子输运元件中的沟道层的温度上升，从而引起器件或元件变坏。因此，为了解决这些问题，基底衬底最好仅仅用来生长晶体，然后在晶体生长之后清除基底衬底。
清除基底衬底的方法包括例如机械研磨方法和化学腐蚀方法。机械研磨方法由于生长Ⅲ-Ⅴ族氮化物半导体的基底衬底的弯曲造成的难以保持大面积研磨而不实际。另一方面，化学腐蚀方法由于没有机械损伤而较好。例如，此方法被提出作为用腐蚀来隔离基底衬底的方法(见未经审查的日本专利申请No．7-165498、N0．10-178202和No．11-35397)，其中，通过由诸如氧化锌(ZnO)或氧化镁(MgO)之类的氧化物组成的缓冲层，在基底衬底上生长Ⅲ-Ⅴ族氮化物半导体，然后用腐蚀方法清除缓冲层。
但由于在此方法中，Ⅲ-Ⅴ族氮化物半导体仅仅通过由氧化物组成的缓冲层生长，故基底衬底由于下列原因而无法隔离。首先，若由氧化物组成的缓冲层薄到数十毫微米，则缓冲层在生长Ⅲ-Ⅴ族氮化物半导体时消失，从而无法证实缓冲层的存在。第二，即使缓冲层保持正常氧化物的形式，Ⅲ-Ⅴ族氮化物半导体也沉淀在基底衬底外围侧面上，从而缓冲层被Ⅲ-Ⅴ族氮化物半导体涂敷。因此，腐蚀剂无法接触到缓冲层，从而缓冲层无法被腐蚀。第三，即使腐蚀剂接触到了缓冲层，通常的腐蚀速度也仅仅约为每分钟几微米，且溶解的组分引起的粘滞度根据腐蚀而提高。因此，需要大量的时间来使腐蚀剂渗透到例如2英寸直径的基底衬底的中央附近。实际上，在到达大约数百微米之后就停止腐蚀，从而难以隔离基底衬底。
本发明被设计来克服上述问题。本发明的目的是提供一种半导体叠层衬底和一种能够借助于腐蚀而容易地隔离基底衬底的半导体器件及其制造方法，以及一种用此方法得到的半导体晶体衬底和半导体器件及其制造方法。
本发明的一种在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层的半导体叠层衬底，它包含用来使腐蚀分隔层的腐蚀剂流过其中的流通孔。
本发明的一种具有一对相向的表面的半导体晶体衬底，它在相向表面之一上包含突出或凹下。
在本发明的一种包含具有中间夹有分隔层的基底衬底和制作在基底衬底上的半导体晶体层的半导体叠层衬底的半导体器件中，半导体叠层衬底具有用来使腐蚀分隔层的腐蚀剂流过其中的流通孔。
在本发明的另一种包含具有一对相向的表面的半导体晶体衬底的半导体器件中，半导体晶体衬底在相向表面之一上具有突出或凹下。
一种本发明的在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层的半导体叠层衬底的制造方法，它包含制作用来使腐蚀分隔层的腐蚀剂流过其中的流通孔的步骤。
一种在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层并具有用来使腐蚀分隔层的腐蚀剂流过其中的流通孔的半导体叠层衬底中，制作本发明的半导体晶体衬底的方法，它包含借助于使腐蚀剂流过流通孔而腐蚀分隔层从而使半导体晶体层隔离于基底衬底的步骤。
一种制造本发明的半导体器件的方法，它使用在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层并具有用来使腐蚀分隔层的腐蚀剂流过其中的流通孔的半导体叠层衬底。
另一种使用在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层并具有用来使腐蚀分隔层的腐蚀剂流过其中的流通孔的半导体叠层衬底的制造本发明的半导体器件的方法，它包含借助于使腐蚀剂流过流通孔而腐蚀分隔层从而隔离基底衬底的步骤。
再一种在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层并具有用来使腐蚀分隔层的腐蚀剂流过其中的流通孔的半导体叠层衬底中制造本发明的半导体器件的方法，它使用借助于使腐蚀剂流过流通孔而腐蚀分隔层从而使半导体晶体层隔离于基底衬底而制作的半导体晶体衬底。
又一种制造本发明的半导体器件的方法，它使用具有一对相向的表面，其中一个表面具有突出或凹下的半导体晶体衬底。
本发明的半导体叠层衬底具有用来使腐蚀分隔层的腐蚀剂流过其中的流通孔。于是，分隔层被腐蚀方法容易地清除，因此容易使半导体晶体层隔离于基底衬底。
本发明的半导体晶体衬底在相向表面之一上具有突出或凹下。
本发明的半导体器件包含本发明的半导体叠层衬底或本发明的半导体晶体衬底。
在制造本发明的半导体叠层衬底的方法中，制作了用来使腐蚀分隔层的腐蚀剂流过其中的流通孔。
在制造本发明的半导体晶体衬底的方法中，借助于使腐蚀剂流过流通孔而腐蚀分隔层，从而使半导体晶体层隔离于基底衬底。
在制造本发明的半导体器件的方法中，使用本发明的半导体叠层衬底。
在制造本发明的半导体器件的另一方法中，借助于使腐蚀剂流过流通孔而腐蚀分隔层，从而隔离基底衬底。
在本发明的半导体叠层衬底中制造本发明的半导体器件的又一种方法中，使用借助于使腐蚀剂流过流通孔而腐蚀分隔层，从而使半导体晶体层隔离于基底衬底而制作的半导体晶体衬底。
在制造本发明的半导体器件的再一种方法中，使用具有一对相向的表面，其中一个表面具有突出或凹下的半导体晶体衬底。
本发明的其它和进一步目的、特点和优点将从下列描述中更充分地显现。
图1是根据本发明第一实施例的半导体叠层衬底的结构剖面图。
图2A和2B是制造图1所示半导体叠层衬底的方法的各个步骤的剖面图。
图3A-3C是图2A和2B步骤之后的步骤的剖面图。
图4是用来腐蚀图1所示半导体叠层衬底的分隔层的腐蚀装置的结构的局部剖面图。
图5是被分隔层隔离的图1所示半导体叠层衬底的剖面图。
图6是采用图1所示半导体叠层衬底的发光器件的结构剖面图。
图7是采用图1所示半导体叠层衬底的场效应元件的结构剖面图。
图8是采用图1所示半导体叠层衬底的双极电子元件的结构剖面图。
图9是采用图1所示半导体叠层衬底的光电子元件的结构剖面图。
图10是图9所示光电子元件的电路结构的电路图。
图11是根据本发明第二实施例的半导体叠层衬底的结构剖面图。
图12是制造图11所示半导体叠层衬底的方法中的一个步骤的剖面图。
图13是被分隔层隔离的图11所示半导体叠层衬底的剖面图。
图14是根据本发明第三实施例的半导体叠层衬底的结构剖面图。
图15是图1所示半导体叠层衬底的贯穿位错的状态剖面图。
图16是图14所示半导体叠层衬底的贯穿位错的状态剖面图。
图17是被分隔层隔离的图14所示半导体叠层衬底的剖面图。
下面参照附图来详细描述本发明的最佳实施例。
[第一实施例]
图1示出了根据本发明第一实施例的半导体叠层衬底1的结构。半导体叠层衬底1例如具有包含基底衬底11、分隔层12、缓冲层13、和由Ⅲ-Ⅴ族氮化物半导体组成的半导体晶体层14的叠层结构，层12、13和14按此顺序层叠在衬底11到层12和13的表面上。Ⅲ-Ⅴ族氮化物半导体例如包含至少一种由镓(Ga)、铝(Al)、硼(B)、铟(In)组成的Ⅲ族元素和至少由氮(N)、磷(P)、砷(As)组成的Ⅴ族元素中的氮。
基底衬底11是通过分隔层12和缓冲层13在其上生长半导体晶体层14的基底。基底衬底11由例如蓝宝石、硅、尖晶石、镓酸钕、镓酸锂、铝酸锂、氧化硅之类制成。顺便提一下，例如在本实施例中，基底衬底11由蓝宝石制成，而分隔层12等被制作在C平面或a-平面上。
分隔层12被用来使半导体晶体层14隔离于基底衬底11，并起缓冲层13的生长核心的作用，且分隔层12由低温下生长的接近非晶的微晶体组成。分隔层12沿层叠方向的厚度(以下称为厚度)例如约为0．03微米，且由至少一种Ⅲ-Ⅴ族化合物半导体或Ⅱ-Ⅵ族化合物半导体组成。Ⅲ-Ⅴ族化合物半导体例如包含至少一种上述Ⅲ族元素和至少一种上述Ⅴ族元素。Ⅱ-Ⅵ族化合物半导体包含例如至少一种由锌(Zn)、镁(Mg)、铍(Be)、镉(Cd)、锰(Mn)和汞(Hg)组成的Ⅱ族元素以及至少一种由氧(O)、硫(S)、硒(Se)和碲(Te)组成的Ⅵ族元素。
最重要的是，例如，包含Ⅲ族元素铝的Ⅲ-Ⅴ族化合物半导体最好被用作构成分隔层12的材料。这种Ⅲ-Ⅴ族化合物半导体能够被碱性溶液容易地腐蚀，并由于相同的Ⅲ-Ⅴ族化合物半导体用作构成缓冲层13的半导体材料，而能够在同一个装置中连续地生长分隔层12和缓冲层13，并且容易制造。而且，Ⅲ族元素中的铝组分越高，腐蚀速度就越快。因此，铝的组分最好要高。氮化铝(AlN)由于腐蚀速度极快而特别好(见J．R．Mileham，Appl．Phys．Lett67(8)，1119(1995))。
此外，诸如氧化锌、氧化镁、氧化钙(CaO)或氧化锰(MnO)之类的含有氧的Ⅱ-Ⅵ族化合物半导体，最好被用作构成分隔层12的材料。这些材料也能够容易地被化学腐蚀。但这些材料是不同于构成缓冲层13的半导体材料的Ⅱ-Ⅵ族化合物半导体。因此，对于用这些材料来制作分隔层12，难以在同一个装置中生长分隔层12和缓冲层13。亦即，最好使用含有Ⅲ族元素铝的Ⅲ-Ⅴ族化合物半导体作为构成分隔层12的材料。
分隔层12不仅可以具有单层结构，而且可以具有由不同材料组成的多层结构。顺便提一下，在本实施例中，分隔层12例如具有由氮化铝组成的单层结构。
分隔层12例如以各具有几微米到几十微米宽度的线形或小岛的形式分布，且其间距为几微米。顺便提一下，例如在本实施例中，分隔层12以各具有4微米宽度的线形形式分布，且其间距为4微米。在分隔层12的各个侧面上，制作例如厚度约为0．2微米的抗生长膜15。用来使腐蚀分隔层12的腐蚀剂在其中流过的各个流通孔16，被制作在中间夹有抗生长膜15的散布的分隔层12之间。流通孔16的截面积最好使腐蚀剂能够进入流通孔16几厘米，例如几微米到几十微米。
抗生长膜15被用来防止半导体晶体层14形成在分隔层12的各个侧面上，从而被用来形成流通孔16。例如，抗生长膜15由氧化硅、氮化硅、氧化铝和高熔点金属中的至少一个制成。高熔点金属的例子是钨(W)、钼(Mo)等。最好使用氧化硅、氮化硅之类作为构成抗生长膜15的材料。这些材料能够被氢氟酸(HF)之类容易地腐蚀。
虽然抗生长膜15可以具有单层结构，但抗生长膜15也可以具有由不同材料组成的多层结构。顺便提一下，在本实施例中，抗生长膜15具有由例如氧化硅组成的单层结构。
缓冲层13被用来确定半导体晶体层14的晶体取向，并包含例如Ⅲ-Ⅴ族化合物半导体。但缓冲层13最好包含构成分隔层12的元素和构成半导体晶体层14的元素中的至少一种。这种缓冲层能够具有与半导体晶体层14相同的晶体形式。缓冲层13可以由与分隔层12相同的材料制成，或当分隔层12被腐蚀清除时，缓冲层13可以与分隔层12一起被清除。顺便提一下，缓冲层13由例如氮化镓制成。缓冲层13的厚度大约几微米就足够，例如在本实施例中，缓冲层13的厚度为1．5微米。
而且，缓冲层13被分布成对应于分隔层12的线或小岛的形式，并在缓冲层13的各个侧面上提供抗生长膜15。亦即，与分隔层12相似，各个流通孔16被制作在将抗生长膜15夹在中间的散布的缓冲层13之间。于是，能够确保流通孔16的足够的截面积。
半导体晶体层14可以具有单层结构或多层结构。半导体晶体层14最好具有例如由氮化镓、铝镓氮(AlGaN)或镓铟氮(GaInN)组成的层中的至少一层。半导体晶体层14的厚度根据应用来恰当地确定。顺便提一下，例如在本实施例中，半导体晶体层14的厚度约为15微米。
具有这种结构的半导体叠层衬底1例如可以以下述方式制造。
图2A和2B以及图3A-3C示出了制造半导体叠层衬底1的方法的各个步骤。首先，例如如图2A所示，制备由蓝宝石制成的基底衬底11，并在1050℃的氢气(H2)气氛中清洗基底衬底11。接着，例如将温度降低到550℃，并用MOCVD(金属有机化学汽相淀积)方法，在基底衬底11的C平面上，生长厚度为0．03微米的用来形成分隔层12的分隔层生长层21。然后，例如将温度提高到1000℃，如在分隔层生长层21的情况下那样，用MOCVD方法，在分隔层12上生长厚度为1．5微米的用来形成缓冲层13的缓冲层生长层22。然后，例如用CVD(化学汽相淀积)方法，在缓冲层13上制作厚度为0．2微米的二氧化硅膜23。
在制作二氧化硅膜23之后，例如如图2B所示，用光刻胶膜24涂敷二氧化硅膜23，并在缓冲层生长层22上沿晶面<1100>的方向以4微米的间距制作各具有4微米宽度的线形图形。然后，例如借助于用光刻胶膜24作为掩模并用含有氢氟酸的水溶液作为腐蚀剂的腐蚀方法，选择性地清除二氧化硅膜23。在二氧化硅膜23被选择性地清除之后，清除光刻胶膜24。
在清除光刻胶膜24之后，例如如图3A所示，借助于用二氧化硅膜23作为掩模并用氯系列腐蚀气体作为腐蚀剂的腐蚀方法，依次选择性地清除缓冲层生长层22和分隔层生长层21，从而暴露基底衬底11。于是形成线形分布的缓冲层13和分隔层12。然后，例如借助于用含有氢氟酸的水溶液作为腐蚀剂的腐蚀方法，清除二氧化硅膜23。
在清除二氧化硅膜23之后，例如如图3B所示，用CVD方法，在缓冲层3的侧面上的整个表面上制作厚度为0．2微米的用来形成抗生长膜15的抗生长膜形成膜25。然后，例如如图3C所示，用RIE(反应离子刻蚀)方法，基本上垂直于基底衬底11，腐蚀抗生长膜形成膜25，从而选择性地清除抗生长膜形成膜25。于是，缓冲层13的顶表面被暴露，且抗生长膜15被制作在缓冲层13的至少部分侧面上和分隔层12的各侧面上。
在制作抗生长膜15之后，例如用MOCVD方法，在缓冲层13上生长厚度为15微米的半导体晶体层14。此时，半导体晶体层14在缓冲层13的暴露表面上开始生长，并沿晶面<1120>的方向，亦即垂直于缓冲层13延伸的方向也生长，且这些生长的部分汇集成平坦表面。在涂敷有抗生长膜的缓冲层13和分隔层12的各个侧面上不生长半导体晶体层14。亦即，在中间夹有抗生长膜15的缓冲层13和分隔层12的各个侧面中形成流通孔16。于是，得到了图1所示的半导体叠层衬底1。
在例如腐蚀分隔层12和如下将半导体晶体层14隔离于基底衬底11之后，这样制造的半导体叠层衬底1得到了使用。
图4示出了用来腐蚀半导体叠层衬底1的分隔层12的腐蚀装置的结构。此腐蚀装置包含用来在其中容纳半导体叠层衬底1的容器31。真空泵33通过阀门32被连接到容器31，以便能够使容器31内部改变成减压气氛。而且，腐蚀剂容器34通过阀门35被连接到容器31，并通过阀门37在容器31上提供用来使腐蚀剂从容器31内部排出的排放口36。而且，可以用加热装置38对容器31进行加热。
图5示出了被分隔层12隔离的半导体叠层衬底1。首先，例如用图4所示的腐蚀装置，将半导体叠层衬底1置于容器31中，用真空泵33将容器31内部改变成减压气氛，然后，将作为用来腐蚀抗生长膜15的腐蚀剂的含有氢氟酸的水溶液从容器34引入容器31。这使腐蚀剂能够进入半导体叠层衬底1的流通孔16中。由于在引入腐蚀剂之前提供了减压气氛，故借助于毛细管现象，腐蚀剂容易地进入到流通孔16中而不被气体取代。此时，为了腐蚀剂容易进入，加热过的腐蚀剂更有效。由于流通孔16制作在中间夹有抗生长膜15的分隔层12的侧面与缓冲层13的侧面中，故流通孔16的截面积具有足够的尺寸，从而腐蚀剂容易流过流通孔16。
然后，例如将容器31加热到50℃，并停留10分钟，从而清除抗生长膜15。接着，例如从排放口36排出容器31中的腐蚀剂，然后将容器31加热到100℃，并用真空泵33将容器31的内部改变到减压气氛，从而烘干容器31内部。然后，例如将作为用来腐蚀分隔层12的腐蚀剂的碱性溶液从容器34引入容器31中，并将容器31加热到80℃，停留20分钟。于是，如图5所示，腐蚀剂进入流通孔16中并溶解分隔层12，致使基底衬底11隔离于半导体晶体层14。由于在引入腐蚀剂之前提供了减压气氛，故如上所述腐蚀剂容易地进入到流通孔16中。此时，为了腐蚀剂容易进入，加热过的腐蚀剂更有效。而且，此时，流通孔16的截面积如上所述具有足够的尺寸，从而腐蚀剂容易地流过流通孔16。
此外，由于分隔层12被分布成线形或小岛的形式，且流通孔16被制作在中间夹有抗生长膜15的分隔层12的侧面中，故当腐蚀进行到分隔层12的宽度附近时，基底衬底11就被隔离。若假设腐蚀速度为大约每分钟几微米到每分钟几十微米，则制作成具有几微米到几十微米的分隔层12在几分钟到几十分钟之内被腐蚀，于是在极短的时间内基底衬底11被隔离。根据构成缓冲层13的材料，缓冲层13可以与分隔层12一起被溶解。
半导体叠层衬底1还以下列方式被隔离。例如，首先利用图4所示的腐蚀装置，将半导体叠层衬底1置于容器31中，并将容器31的内部改变成减压气氛。然后，将作为用来腐蚀抗生长膜15和分隔层12的腐蚀剂的碱性溶液引入容器31，并将容器31加热到80℃，停留60分钟。于是，如图5所示，抗生长膜15和分隔层12被溶解，致使基底衬底11被隔离于半导体晶体层14。此时，如上所述，腐蚀剂容易地进入并流过流通孔16。而且，如上所述，基底衬底11在极短的时间内被隔离。此时，根据构成缓冲层13的材料，缓冲层13可以与分隔层12一起被溶解。
这样被隔离于基底衬底11的半导体晶体层14，被用于半导体器件中作为半导体晶体衬底2。例如如图5所示，半导体晶体衬底2在具有一对相向的表面的半导体晶体层14的一个表面上，具有借助于将分布成线形或小岛形式的缓冲层13伸出而形成的突出。虽然在图中未示出，但当缓冲层13与分隔层12一起被溶解时，半导体晶体衬底2在具有一对相向的表面的半导体晶体层14的一个表面上，具有分布成对应于被溶解的缓冲层13的线形或小岛的形式的凹下。
于是，由于根据本实施例的半导体叠层衬底1具有用来使腐蚀分隔层12的腐蚀剂在其中流过的流通孔16，故分隔层12能够被容易地腐蚀，从而能够容易地隔离基底衬底11。亦即，能够容易地获得半导体晶体衬底2。因此，利用半导体叠层衬底1或半导体晶体衬底2制作了半导体器件，从而能够使用解理，电极不必安置在相同的侧面，从而能够改善热辐射性质。
而且，由于流通孔16被制作在中间夹有抗生长膜15的分隔层12的至少一部分侧面中，故有可能防止半导体晶体层14生长在分隔层12的侧面上，从而容易形成流通孔16。而且，由于能够减小必须腐蚀的分隔层12的宽度，故能够容易地腐蚀分隔层12，而且能够缩短腐蚀所需的时间。
而且，由于流通孔16被制作在中间夹有抗生长膜15的缓冲层13的侧面中，故能够充分地增大流通孔16的截面积，从而腐蚀剂能够容易地流过流通孔16。亦即，分隔层12能够容易地被腐蚀。
此外，由于根据本实施例的制造半导体叠层衬底的方法包括制作流通孔16的工艺，故根据本实施例的半导体叠层衬底1和半导体晶体衬底2能够被容易地制造和实现。
而且，在隔离根据本实施例的半导体叠层衬底的方法中，亦即在制造半导体晶体衬底的方法中，提供了减压气氛，于是就使腐蚀剂能够流过流通孔16。这样，腐蚀剂能够容易地进入流通孔16中。因此，分隔层12能够被容易地腐蚀。
例如，在半导体叠层衬底1被分隔层12隔离之前，用下列方式在半导体晶体层14上制作了元件结构，且具有这种结构的半导体叠层衬底1可以被用于半导体器件中。
图6示出了使用半导体叠层衬底1的作为光学元件的发光器件的结构。此发光器件具有叠层结构，它包含例如n侧接触层41、n型包层42、第一波导层43、发光层44、抗损坏层45、第二波导层46、p型包层47、和p侧接触层48，这些层被依次层叠在半导体叠层衬底1的半导体晶体层14上。此时，例如半导体叠层衬底1的缓冲层13和半导体晶体层14由掺有硅(Si)之类的n型杂质的n型GaN制成。
例如，n侧接触层41的厚度为1微米，并由掺有硅之类的n型杂质的n型GaN制成。例如，n型包层42的厚度为1．5微米，并由掺有硅之类n型杂质的n型Al0．07Ga0．93N化合物晶体制成。例如，第一波导层43的厚度为0．1微米，并由掺有硅之类的n型杂质的n型GaN制成。例如，发光层44由不掺杂的GaInN化合物晶体制成，并具有包含5个周期的势垒层和阱层的叠层结构，其中的势垒层由厚度为10nm的Ga0．95In0．05N化合物晶体组成，而阱层由厚度为3nm的Ga0．85In0．15N化合物晶体组成。
例如，抗损坏层45的厚度为10nm，并由掺有镁(Mg)之类p型杂质的p型Al0．2Ga0．8N化合物晶体制成。例如，第二波导层46的厚度为0．1微米，并由掺有镁之类p型杂质的p型GaN制成。例如，p型包层47的厚度为1．5微米，并由掺有镁之类p型杂质的p型Al0．07Ga0．93N化合物晶体制成。例如，p侧接触层48的厚度为0．2微米，并由掺有镁之类p型杂质的p型GaN化合物晶体制成。
用例如MOCVD方法，借助于将n侧接触层41至p侧接触层48的各个层依次层叠到半导体叠层衬底1的半导体晶体层14上，来制作发光器件。在基底衬底11例如如上所述被分隔层12隔离之后，被解理成预定尺寸部分的发光器件得到了使用。
由于发光器件使用根据本实施例的半导体叠层衬底1，故能够容易地隔离基底衬底11。因此，能够借助于解理形成各个侧面，能够在半导体晶体层14和p侧接触层48上提供电极，从而能够容易地制造发光器件。而且，能够改善热辐射性质，致使防止了发光层44的温度上升，从而能够防止器件或元件变坏。
在上述的描述中，在半导体叠层衬底1的半导体晶体层14上制作元件结构之后，基底衬底11被隔离。但例如在半导体叠层衬底1被分隔层12隔离成半导体晶体衬底2和基底衬底11之后，可以在半导体晶体衬底2的一个表面上制作元件结构。
图7示出了采用半导体叠层衬底1的场效应元件的结构。此场效应元件具有叠层结构，它包含例如沟道层51、势垒层52、载流子供应层53和势垒层54，这些层被依次层叠在半导体叠层衬底1的半导体晶体层14上。此时，例如半导体叠层衬底1的半导体晶体层14由掺有大约5×1017cm-2的诸如镁之类p型杂质的高阻p型GaN制成。
例如，沟道层51的厚度为0．5微米，并由不掺杂的GaN制成。例如，势垒层52的厚度为10nm，并由不掺杂的Al0．15Ga0．85N制成。例如，载流子供应层53的厚度为20nm，并由掺有大约3×1018cm-2的硅之类n型杂质的重掺杂n型Al0．15Ga0．85N制成。例如，势垒层54的厚度为10nm，并由掺有大约5×1017cm-2的硅之类n型杂质的轻掺杂n型Al0．15Ga0．85N制成。
势垒层54表面上的源电极55与漏电极56彼此分隔开，而栅电极57位于源电极55与漏电极56之间。其电阻由于合金化而被降低了的源区58，位于源电极55与沟道层51之间。其电阻同样由于合金化而被降低了的漏区59，位于漏电极56与沟道层51之间。
场效应元件以例如下列方式制作。首先，例如用MOCVD方法，层51-54被依次层叠在半导体叠层衬底1的半导体晶体层14上。然后，例如将源电极55和漏电极56汽相淀积在势垒层54上，并用加热合金化的方法制作源区58和漏区59。然后，在势垒层54上汽相淀积栅电极57。以这种方式获得了图7所示的场效应元件。
在用例如如上所述基底衬底11被分隔层12隔离之后，被隔离成预定尺寸的各个部分的场效应元件得到了使用。
由于场效应元件使用根据本实施例的半导体叠层衬底1，故能够容易地隔离基底衬底11。因此，能够改善热辐射性质，致使能够防止沟道层51的温度上升和元件变坏。
在上述的描述中，在半导体叠层衬底1的半导体晶体层14上制作元件结构之后，基底衬底11被隔离。但例如在半导体叠层衬底1被分隔层12隔离成半导体晶体衬底2和基底衬底11之后，可以在半导体晶体衬底2的一个表面上制作元件结构。
图8示出了采用半导体叠层衬底1的双极电子元件的结构。此双极电子元件具有叠层结构，它包含例如收集极接触层61、收集极层62、基极层63、发射极层64和发射极接触层65，这些层被依次层叠在半导体叠层衬底1的半导体晶体层14上。此时，例如半导体叠层衬底1的半导体晶体层14由不掺杂的GaN制成。
例如，收集极接触层61的厚度为2微米，并由掺有诸如硅的n型杂质的重掺杂n型GaN制成。例如，收集极层62的厚度为1微米，并由掺有诸如硅的n型杂质的轻掺杂n型GaN制成。例如，基极层63的厚度为0．3微米，并由掺有诸如镁的p型杂质的p型GaInN制成。例如，发射极层64的厚度为0．3微米，并由掺有诸如硅的n型杂质的轻掺杂n型AlGaN制成。例如，发射极接触层65的厚度为1微米，并由掺有诸如硅的n型杂质的重掺杂n型GaN制成。
收集极电极66位于收集极接触层61上，基极电极67位于基极层63上，而发射极电极68位于发射极接触层65上。
以例如下列方式制作双极电子元件。首先，用例如MOCVD方法，层61-65被依次层叠在半导体叠层衬底1的半导体晶体层14上。然后，例如依次选择性地腐蚀发射极接触层65和发射极层64，从而暴露部分基极层63。然后，例如依次选择性地腐蚀层65、64、63和62，从而暴露部分收集极接触层61。之后，分别汽相淀积收集极电极66、基极电极67和发射极电极68。以这种方式，获得了图8所示的双极电子元件。
在例如如上所述基底衬底11被分隔层12隔离之后，被隔离成预定尺寸的各个部分的双极电子元件得到了使用。
由于双极电子元件使用根据本实施例的半导体叠层衬底1，故能够容易地隔离基底衬底11。因此，能够改善热辐射性质，致使防止了基极层63的温度上升，从而能够防止元件变坏。
在上述的描述中，在半导体叠层衬底1的半导体晶体层14上制作元件结构之后，基底衬底11被隔离。但例如在半导体叠层衬底1被分隔层12隔离成半导体晶体衬底2和基底衬底11之后，可以在半导体晶体衬底2的一个表面上制作元件结构。
图9示出了采用半导体叠层衬底1的光电子元件的结构。此光电子元件具有作为光学元件的光探测器70，而场效应元件80被制作在借助于用分隔层12隔离半导体叠层衬底1而得到的半导体晶体衬底2上。例如，半导体晶体衬底2的半导体晶体层14由掺有大约5×1017cm-2的诸如镁之类的p型杂质的高阻p型GaN制成。
例如，用来制作光探测器70的区域具有叠层结构，它包含依次层叠在半导体晶体衬底2上的沟道层71、不掺杂的AlGaN层72和重掺杂的AlGaN层73。在重掺杂的AlGaN层73上提供彼此分隔开的一对肖特基电极74和75。将重掺杂的AlGaN层73和不掺杂的AlGaN层72从肖特基电极74和75之间的区域清除，从而在此区域中暴露沟道层71。于是，沟道层71没有载流子，因此，沟道层71在不被光辐照时具有高的电阻。而且，跨越层73、72和71制作高阻层76，使高阻层76可以邻近肖特基电极75。在高阻层76的表面上制作由镍组成的薄膜电阻器77，并将此薄膜电阻器77连接到肖特基电极75。此薄膜电阻器77通过制作在电极78上的金属丝92和通孔91，被连接到制作在半导体晶体衬底2的背表面上的金属层93。
例如，用来制作场效应元件80的区域具有叠层结构，它包含依次层叠在半导体晶体衬底2上的沟道层81、势垒层82和载流子供应层83。载流子供应层83上的源电极84与漏电极85彼此分隔开，而栅电极86位于源电极84与漏电极85之间。借助于合金化，源电极84与漏电极85被欧姆连接到沟道层81。源电极84通过金属丝92被连接到金属层93。而且，跨越层83、82和81制作高阻层87，以便邻近漏电极85。在待要连接到漏电极85和电极89的高阻层87的表面上，制作由镍组成的薄膜电阻器88。
例如，沟道层71和81的厚度为3微米，并分别由不掺杂的GaN制成。例如，不掺杂的AlGaN层72和势垒层82的厚度为10nm，并分别由不掺杂的Al0．15Ga0．85N制成。例如，重掺杂的AlGaN层73和载流子供应层83的厚度为30nm，并分别由掺有大约1×1018cm-2的硅之类n型杂质的重掺杂n型Al0．15Ga0．85N制成。虽然在图9中未示出，但光探测器70的肖特基电极75通过金属丝被连接到场效应元件80的栅电极86。亦即，光电子元件具有图10所示的电路结构。
例如，以下列方式制作光电子元件。首先，用例如MOCVD方法，在半导体叠层衬底1的半导体晶体层14上的用来制作光探测器70的区域中，制作沟道层71、不掺杂的AlGaN层72和重掺杂的AlGaN层73。用例如MOCVD方法，在半导体叠层衬底1的半导体晶体层14上的用来制作场效应元件80的区域中，制作沟道层81、势垒层82和载流子供应层83。此时，采用相同的工艺来制作层71-73和层81-83。然后，例如选择性地离子注入硼(B)，从而形成高阻层76和87。然后，例如选择性地汽相淀积薄膜电阻器77和88。选择性地淀积电极78、源电极84、漏电极85和电极89。借助于在大约600℃下加热而执行合金化。之后，选择性地汽相淀积肖特基电极74和75以及栅电极86。
在例如制作肖特基电极74和75之后，借助于用氯系列腐蚀气体的干法腐蚀方法，从肖特基电极74和75之间的区域选择性地清除重掺杂的AlGaN层73和不掺杂的AlGaN层72。然后，例如借助于用氯系列腐蚀气体的干法腐蚀方法，从光探测器70与场效应元件80之间的区域选择性地清除从重掺杂的AlGaN层73和载流子供应层83到半导体晶体层14和缓冲层13的各个层，从而形成通孔91。在制作通孔91之后，在通孔91的表面上汽相淀积厚度约为1微米的金(Au)之类，从而形成金属丝92。然后，以上述方式腐蚀半导体叠层衬底1的分隔层12，从而隔离基底衬底11。在基底衬底11被隔离之后，用金之类对半导体晶体层14的缓冲层13(亦即半导体晶体衬底2的缓冲层13)进行厚度约为30微米的电镀。以这种方式获得了图9所示的场效应元件。
由于光电子元件采用根据本实施例的半导体叠层衬底1，故能够容易地隔离基底衬底11。因此，能够改善热辐射性质，致使防止了沟道层71和81的温度上升，从而能够防止元件变坏。而且，不需要用研磨的方法来减小半导体晶体衬底2的厚度。而且，能够从重掺杂的AlGaN层73和载流子供应层83的方向制作通孔91。于是，不需要从半导体晶体衬底2的方向的掩蔽工艺，致使能够简化制造工艺。
[第二实施例]
图11示出了根据本发明第二实施例的半导体叠层衬底101的结构。除了抗生长膜115和半导体晶体层114与第一实施例不同外，半导体叠层衬底101具有与第一实施例相同的结构。因此，用相同的参考号表示相同的元件，并且用百位为“1”的参考号来表示相应的元件。于是，略去了这些元件的描述。
除了分隔层12和缓冲层13的侧面以及缓冲层13的部分顶表面被抗生长膜115涂敷之外，抗生长膜115具有与第一实施例的抗生长膜15相同的结构。抗生长膜115被制作成使缓冲层13的顶表面可以被暴露大约2微米的宽度。于是，由于半导体晶体层114在缓冲层13的暴露的顶表面上开始生长，故对应于缓冲层13的突出物就在靠近缓冲层13的半导体晶体层114的表面上形成。半导体晶体层114的其它结构与第一实施例的半导体晶体层14相同。
除了抗生长膜115的制作工艺不同于第一实施例的抗生长膜15的制作工艺之外，可以用与第一实施例相同的方式来制造半导体叠层衬底101。图12示出了制造半导体叠层衬底101的工艺。
首先，例如如图2A-3B所示，以与第一实施例相同的方式，制作分布成线形或小岛形式的分隔层12和缓冲层13，然后在其上制作抗生长膜形成膜25。然后，例如如图12所示，用光刻胶膜26涂敷抗生长膜形成膜25，并形成窗口26a，以便对应于缓冲层13。然后，例如借助于用光刻胶膜26作为掩模并用含有氢氟酸的水溶液作为腐蚀剂的腐蚀方法，选择性地清除抗生长膜形成膜25。于是形成了抗生长膜115，且缓冲层13的顶表面被局部暴露。
然后，例如以与第一实施例相同的方法，生长半导体晶体层114。除了缓冲层13的顶表面被抗生长膜115局部涂敷之外，半导体晶体层114具有与第一实施例相同的结构。于是，与第一实施例相似，流通孔16被制作在中间夹有抗生长膜115的分隔层12与缓冲层13的侧面中，并在缓冲层13上形成半导体晶体层114。以这种方式获得了图11所示的半导体叠层衬底101。
而且，以与第一实施例相同的方式，半导体叠层衬底101得到了使用。图13示出了被分隔层12隔离的半导体叠层衬底101。如此图所示，在半导体叠层衬底101的情况下，以与第一实施例相同的方式，借助于对分隔层12进行腐蚀而隔离基底衬底11。此时，根据构成缓冲层13的材料，缓冲层13可以与分隔层12一起被腐蚀。被隔离于基底衬底11的半导体晶体层114，以与第一实施例相同的方式被用作半导体晶体衬底102。例如，与第一实施例相似，在具有一对相向表面的半导体晶体层114的一个表面上，半导体晶体衬底102具有借助于突出被分布成线形或小岛形式的缓冲层13而形成的突出物。虽然未示出，但当缓冲层13与分隔层12一起被溶解时，半导体晶体衬底102在具有一对相向表面的半导体晶体层114的一个表面上，具有在对应于被溶解的缓冲层13的位置处分布成线形或小岛形式的突出物。
除了抗生长膜115被制作成可以用抗生长膜115涂敷分隔层12和缓冲层13的各个侧面和缓冲层13的部分顶表面之外，根据此实施例的半导体叠层衬底101具有与第一实施例相同的结构。因此，半导体叠层衬底101具有与第一实施例相同的效果。
[第三实施例]
图14示出了根据本发明第三实施例的半导体叠层衬底201的结构。除了抗生长膜215的结构与第一实施例不同外，半导体叠层衬底201具有与第一实施例相同的结构。因此，用相同的参考号表示相同的元件，并且用百位为“2”的参考号来表示相应的元件。于是，略去了这些元件的描述。
除了分隔层12的侧面和缓冲层13的部分侧面以及缓冲层13的至少部分顶表面被抗生长膜215涂敷之外，抗生长膜215具有与第一实施例的抗生长膜15相同的结构。抗生长膜215被制作成使缓冲层13的上侧面可以被暴露大约1微米。于是，半导体晶体层14在缓冲层13的暴露部分上，亦即缓冲层13的部分侧面上开始生长。
除了抗生长膜215的制作工艺不同于第一实施例的抗生长膜15的制作工艺之外，可以用与第一实施例相同的方式来制造半导体叠层衬底201。首先，例如如图2A-3B所示，以与第一实施例相同的方式，制作分布成线形或小岛形式的分隔层12和缓冲层13，然后在其上制作抗生长膜形成膜25。然后，例如用RIE方法，相对于基底衬底11成45度角，对抗生长膜形成膜25进行腐蚀，从而选择性地清除抗生长膜形成膜25。于是，缓冲层13的上侧面被局部暴露，并在缓冲层13的顶表面和下侧面上以及在分隔层12的侧面上形成抗生长膜215。
然后，例如以与第一实施例相同的方法，生长半导体晶体层14。除了缓冲层13的上侧面之外，抗生长膜215被制作成使缓冲层13和分隔层12可以被抗生长膜215涂敷。于是，半导体晶体层14在缓冲层13的暴露的侧面上开始横向生长，并在缓冲层13上也横向生长。于是，例如如图15所示，在抗生长膜15不制作在缓冲层13上的第一实施例的半导体叠层衬底1中，缓冲层13中的贯穿位错M通过半导体晶体层14照原传播。另一方面，如图16所示，在本实施例中，贯穿位错M被缓冲层13上的抗生长膜215阻挡，贯穿位错M从而不传播通过半导体晶体层14。半导体晶体层14中的缺陷因此被减少。
由于抗生长膜215被制作在分隔层12的侧面上和缓冲层13的部分侧面上，故与第一实施例相似，流通孔16被制作在中间夹有抗生长膜215的分隔层12与缓冲层13的侧面中。于是获得了图14所示的半导体叠层衬底201。
以与第一实施例相同的方式，半导体叠层衬底201得到了使用。图17示出了被分隔层12隔离的半导体叠层衬底201。如此图所示，在半导体叠层衬底201的情况下，基底衬底11以与第一实施例相同的方式，借助于对分隔层12进行腐蚀而被隔离。此时，根据构成缓冲层13的材料，缓冲层13可以与分隔层12一起被腐蚀。隔离于基底衬底11的半导体晶体层14，以与第一实施例相同的方式，被用作半导体晶体衬底202。例如，与第一实施例相似，在具有一对相向表面的半导体晶体层14的一个表面上，半导体晶体衬底202具有借助于突出分布成线形或小岛形式的缓冲层13而形成的突出物。在半导体晶体层14与缓冲层13之间的部分上，半导体晶体衬底202也具有抗生长膜215。虽然未示出，但当缓冲层13与分隔层12一起被溶解时，半导体晶体衬底202在具有一对相向表面的半导体晶体层14的一个表面上，具有分布成对应于被溶解的缓冲层13和抗生长膜215的线形或小岛形式的凹下。
除了抗生长膜215被制作在分隔层12的侧面上、缓冲层13的部分侧面上和缓冲层13的至少部分上表面上之外，根据此实施例的半导体叠层衬底201具有与第一实施例相同的结构。因此，除了第一实施例的效果之外，还有可能防止来自缓冲层13的贯穿位错传播通过半导体晶体层14，从而减少半导体晶体层14中的缺陷。因此，利用半导体叠层衬底201和半导体晶体衬底202制作了半导体器件，从而能够获得缺陷少而性能高的半导体器件。
虽然上面参照实施例已经描述了本发明，但本发明不局限于上述的各个实施例，本发明的各种各样的修正和改变都是可能的。例如，虽然在上述各个实施例中，分隔层12被直接制作在基底衬底11上，但可以在基底衬底11与分隔层12之间插入任何其它的半导体层。例如，在基底衬底11上制作由低温下生长的接近非晶的微晶体GaN组成的第一下方层，然后在此第一下方层上制作由高温下生长的GaN组成的第二下方层，再在此第二下方层上制作分隔层12。
虽然在上述各个实施例中，缓冲层13被分布成与分隔层12相似的线形或小岛的形式，但缓冲层可以或可以不被制作成与半导体晶体层14和114相似的平板。此时，例如分隔层12被制成很厚，或如上所述下方层等被制作在分隔层12与基底衬底11之间，且下方层被分布成与分隔层12相似的线形或小岛的形式，从而能够充分地增大流通孔16的截面积。
虽然在上述各个实施例中，分隔层12具有缓冲层13生长核心的功能，但分隔层12不一定要具有这种功能。
虽然参照上述各个实施例中的具体结构已经描述了本发明，但任何其它的结构只要具有用来使腐蚀分隔层12的腐蚀剂在其中流过的流通孔16，则也包括在本发明中。而且，虽然用具体的例子已经描述了构成各个元件的材料，但本发明也被广泛地应用于具有由任何其它材料组成的分隔层12、由任何其它半导体材料组成的半导体晶体层14、或由任何其它材料组成的各个元件的结构。
虽然在上述各个实施例中，用来制作分隔层12、缓冲层13、半导体晶体层14和114以及元件结构的半导体层是用MOCVD制作的，但半导体层也可以经历借助于诸如MBE(分子束外延)、MOMBE(金属有机分子束外延)或卤化物之类的任何其它汽相淀积的外延。卤化物汽相淀积意味着卤素对输运或反应作贡献的汽相淀积，且有时将卤化物汽相淀积称为氢化物汽相淀积。
虽然在上述各个实施例中，已经具体描述了半导体器件的结构，但此结构可以具有例如类型相反的元件、任何其它的半导体材料或任何其它的结构。本发明能够被广泛地应用于光学元件、场效应元件、双极电子元件、或包括至少二个或更多个这种元件的光电子元件。
如上所述，根据本发明的半导体叠层衬底，半导体叠层衬底具有用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔。于是，能够容易地腐蚀分隔层，从而能够容易地隔离基底衬底。因此，利用半导体叠层衬底制作了半导体器件，从而获得了下列效果。亦即，能够使用解理，不必从同一个侧面清除电极，以及能够改善热辐射性质。
根据半导体叠层衬底，流通孔被制作在中间夹有抗生长膜的分隔层的至少部分侧面中。这达到了有可能防止半导体晶体层生长在分隔层侧面上以及从而容易制作流通孔的效果。而且获得了下列效果，亦即，能够减小必须腐蚀的分隔层的宽度，能够容易地腐蚀分隔层、以及能够缩短腐蚀所需的时间。
根据半导体叠层衬底，流通孔被制作在中间夹有抗生长膜的缓冲层的至少部分侧面中。于是，能够充分地增大流通孔的截面积，从而使腐蚀剂能够容易地流过流通孔。换言之，获得了能够容易地腐蚀分隔层的效果。
根据半导体叠层衬底，抗生长膜被制作在缓冲层与半导体晶体层之间的部分上。于是，有可能防止来自缓冲层的贯穿位错传播通过半导体晶体层，从而减少了半导体晶体层中的缺陷。因此，利用半导体叠层衬底制作了半导体器件，从而获得了下列效果。亦即，能够获得具有很少的缺陷和高性能的半导体器件。
根据本发明的半导体晶体衬底，此半导体晶体衬底在相向表面的一个表面上具有突出物或凹下。因此，利用半导体晶体衬底制作了半导体器件，从而获得了下列效果。亦即，能够使用解理，不必从同一个侧面清除电极，以及能够改善热辐射性质。
根据本发明的半导体器件，此半导体器件包含本发明的半导体叠层衬底或本发明的半导体晶体衬底。因此获得了下列效果。亦即，能够使用解理，不必从同一个侧面清除电极，以及能够改善热辐射性质。
此外，根据本发明的制造半导体叠层衬底的方法，此方法包含制作流通孔的步骤。根据本发明的制造半导体晶体衬底的方法，此方法包含用分隔层隔离本发明的半导体叠层衬底的步骤。根据本发明的制造半导体器件的方法，此方法使用本发明的半导体叠层衬底或本发明的半导体晶体衬底。因此，获得了下列效果。亦即，能够容易地制造从而容易地实现本发明的半导体叠层衬底、半导体晶体衬底或半导体器件。
按照上面所述，显然有可能对本发明作出许多修正和变化。因此，要理解的是，可以在所附权利要求的范围内，以不同于具体描述的方式来实施本发明。

Claims (40)

1．一种在基底衬底和制作在基底衬底上的半导体晶体层中间夹有分隔层的半导体叠层衬底，它包含：
用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔。
2．根据权利要求1的半导体叠层衬底，其中的基底衬底由蓝宝石、硅、尖晶石、镓酸钕、镓酸锂、铝酸锂或氧化硅制成。
3．根据权利要求1的半导体叠层衬底，其中的半导体晶体层包含含有至少一种由镓(Ga)、铝(Al)、硼(B)和铟(In)组成的Ⅲ族元素以及至少由氮(N)、磷(P)和砷(As)组成的Ⅴ族元素中的氮的Ⅲ-Ⅴ族氮化物半导体，而
分隔层包含Ⅲ-Ⅴ族化合物半导体和Ⅱ-Ⅵ族化合物半导体中的至少一种，此Ⅲ-Ⅴ族化合物半导体包含至少一种Ⅲ族元素和至少一种Ⅴ族元素；此Ⅱ-Ⅵ族化合物半导体包含至少一种由锌(Zn)、镁(Mg)、铍(Be)、镉(Cd)、锰(Mn)和汞(Hg)组成的Ⅱ族元素以及至少一种由氧(O)、硫(S)、硒(Se)和碲(Te)组成的Ⅵ族元素。
4．根据权利要求1的半导体叠层衬底，其中的流通孔被提供在中间夹有抗生长膜的分隔层的至少部分侧面中。
5．根据权利要求4的半导体叠层衬底，其中的抗生长膜由氧化硅、氮化硅、氧化铝、钨、钼中的至少一种制成。
6．根据权利要求1的半导体叠层衬底，其中的分隔层被分布成线形或小岛的形式。
7．根据权利要求1的半导体叠层衬底，还包含：
制作在分隔层与半导体晶体层之间的缓冲层。
8．根据权利要求7的半导体叠层衬底，其中的缓冲层包含含有至少一种Ⅲ族元素和至少一种Ⅴ族元素的Ⅲ-Ⅴ族化合物半导体。
9．根据权利要求7的半导体叠层衬底，其中的流通孔被提供在中间夹有抗生长膜的缓冲层的至少部分侧面中。
10．根据权利要求7的半导体叠层衬底，还包含：
制作在缓冲层与半导体晶体层之间的部分上的抗生长膜。
11．一种具有一对相向的表面的半导体晶体衬底，它包含：
相向表面之一上的突出物或凹下。
12．根据权利要求11的半导体晶体衬底，其中相向表面之一上的突出物或凹下被分布成线形或小岛的形式。
13．根据权利要求11的半导体晶体衬底，它包含：
含有至少一种由镓(Ga)、铝(Al)、硼(B)和铟(In)组成的Ⅲ族元素以及至少由氮(N)、磷(P)和砷(As)组成的Ⅴ族元素中的氮的Ⅲ-Ⅴ族氮化物半导体组成的半导体晶体层。
14．根据权利要求11的半导体晶体衬底，它包含：
具有一对相向的表面的半导体晶体层；
提供在半导体晶体层的相向表面之一上的突出缓冲层；以及
提供在缓冲层与半导体晶体层之间的部分上的抗生长膜。
15．一种半导体器件，它包含具有中间夹有分隔层的基底衬底和制作在基底衬底上的半导体晶体层的半导体叠层衬底，其中的半导体叠层衬底具有用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔。
16．根据权利要求15的半导体器件，其中的流通孔被提供在中间夹有抗生长膜的分隔层的至少部分侧面中。
17．根据权利要求15的半导体器件，其中的半导体叠层衬底还包含提供在分隔层与半导体晶体层之间的缓冲层。
18．根据权利要求17的半导体器件，其中的半导体叠层衬底具有提供在中间夹有抗生长膜的缓冲层的至少部分侧面中的流通孔。
19．根据权利要求17的半导体器件，其中的半导体叠层衬底还包含提供在缓冲层与半导体晶体层之间的部分上的抗生长膜。
20．根据权利要求15的半导体器件，它包含：
光学元件、场效应元件、双极电子元件或至少包括这些元件中的二个的光电子元件。
21．一种半导体器件，它包含具有一对相向的表面的半导体晶体衬底，其中的半导体晶体衬底在相向表面之一上具有突出物或凹下。
22．根据权利要求21的半导体器件，其中的半导体晶体衬底包含具有一对相向的表面的半导体晶体层、提供在半导体晶体层的相向表面之一上的突出缓冲层、以及提供在缓冲层与半导体晶体层之间的部分上的抗生长膜。
23．根据权利要求21的半导体器件，它包含：
光学元件、场效应元件、双极电子元件或至少包括这些元件中的二个的光电子元件。
24．在基底衬底和制作在基底衬底上的半导体晶体层之间夹有分隔层的半导体叠层衬底的制造方法，它包含下列步骤：
制作用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔。
25．根据权利要求24的半导体叠层衬底的制造方法，其中的基底衬底由蓝宝石、硅、尖晶石、镓酸钕、镓酸锂、铝酸锂或氧化硅制成。
26．根据权利要求24的半导体叠层衬底的制造方法，其中的半导体晶体层由含有至少一种由镓(Ga)、铝(Al)、硼(B)和铟(In)组成的Ⅲ族元素以及至少由氮(N)、磷(P)和砷(As)组成的Ⅴ族元素中的氮的Ⅲ-Ⅴ族氮化物半导体制成，而
分隔层由Ⅲ-Ⅴ族化合物半导体或Ⅱ-Ⅵ族化合物半导体中的至少一种制成，此Ⅲ-Ⅴ族化合物半导体包含至少一种Ⅲ族元素和至少一种Ⅴ族元素；此Ⅱ-Ⅵ族化合物半导体包含至少一种由锌(Zn)、镁(Mg)、铍(Be)、镉(Cd)、锰(Mn)和汞(Hg)组成的Ⅱ族元素以及至少一种由氧(O)、硫(S)、硒(Se)和碲(Te)组成的Ⅵ族元素。
27．根据权利要求24的半导体叠层衬底的制造方法，包含下列步骤：
制作分隔层；以及
在分隔层的至少部分侧面上制作抗生长膜并形成流通孔。
28．根据权利要求27的半导体叠层衬底的制造方法，其中的抗生长膜由氧化硅、氮化硅、氧化铝、钨、钼中的至少一种制成。
29．根据权利要求24的半导体叠层衬底的制造方法，其中的分隔层被分布成线形或小岛的形式。
30．根据权利要求24的半导体叠层衬底的制造方法，还包含下列步骤：
制作在分隔层与半导体晶体层之间的缓冲层。
31．根据权利要求30的半导体叠层衬底的制造方法，其中的缓冲层由含有至少一种Ⅲ族元素和至少一种Ⅴ族元素的Ⅲ-Ⅴ族化合物半导体制成。
32．根据权利要求30的半导体叠层衬底的制造方法，还包含下列步骤：
在缓冲层的至少部分侧面上制作抗生长膜并形成流通孔。
33．根据权利要求30的半导体叠层衬底的制造方法，还包含下列步骤：
在缓冲层与半导体晶体层之间的部分上制作抗生长膜。
34．一种在具有中间夹有分隔层的基底衬底和制作在基底衬底上的半导体晶体层并具有用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔的半导体叠层衬底中制造半导体晶体衬底的方法，它包含下列步骤：
借助于使腐蚀剂流过流通孔而腐蚀分隔层，从而使半导体晶体层隔离于基底衬底。
35．根据权利要求34的制造半导体晶体衬底的方法，其中为了使半导体晶体层隔离于基底衬底，在提供了减压气氛之后，使腐蚀剂流过流通孔。
36．一种制造半导体器件的方法，它使用具有中间夹有分隔层的基底衬底和制作在基底衬底上的半导体晶体层并具有用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔的半导体叠层衬底。
37．一种制造半导体器件的方法，它使用具有中间夹有分隔层的基底衬底和制作在基底衬底上的半导体晶体层并具有用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔的半导体叠层衬底，它包含下列步骤：
借助于使腐蚀剂流过流通孔而腐蚀分隔层，从而隔离基底衬底。
38．根据权利要求37的制造半导体器件的方法，其中为了隔离基底衬底，在提供了减压气氛之后，使腐蚀剂流过流通孔。
39．一种在具有中间夹有分隔层的基底衬底和制作在基底衬底上的半导体晶体层并具有用来使腐蚀分隔层的腐蚀剂在其中流过的流通孔的半导体叠层衬底中制造半导体器件的方法，它使用借助于使腐蚀剂流过流通孔而腐蚀分隔层所制作的半导体晶体层，从而使半导体晶体层隔离于基底衬底。
40．一种制造半导体器件的方法，它使用具有一对相向的表面且其中一个表面具有突出物或凹下的半导体晶体衬底。
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