CN1254851C - 基板处理方法和装置、半导体装置的制造装置 - Google Patents
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Abstract
一种基板处理方法,其特征在于:包括从硅基板表面去除碳的工序、和平坦化所述去除了碳的硅基板表面的工序。
Description
技术领域
本发明涉及一种半导体装置,尤其涉及适于在半导体基板上形成非常薄的绝缘膜的基板表面的预处理方法和装置。
背景技术
在如今的超高速半导体装置中,随着微细化工艺的进步,栅极长度可达到0.1微米以下。通常随着微细化,半导体装置的动作速度提高,但在这样非常微细化的半导体装置中,随着基于微细化缩短栅极长度,必需按照比例原则来减少栅极绝缘膜的膜厚。
但是,若栅极长度在0.1微米以下,则在使用现有硅热氧化膜的情况下,还必需将栅极绝缘膜的厚度设定为1-2nm或其以下,但这样在非常薄的栅极绝缘膜中,隧道电流增大,结果,不能避免栅极漏电流增大的问题。
这种情况下,以前提议介电系数远比硅热氧化膜的大,因此即使实际的膜厚大,也可将换算成硅热氧化膜时的膜厚小的Ta2O5或Al2O3、ZrO2、HfO2、和ZrSiO4或HfSiO4等高电介质材料适用于栅极绝缘膜。通过使用这种高电介质材料,一旦栅极长度在0.1微米以下,则即使非常短的超高速半导体装置中也可使用物理膜厚为4nm左右的栅极绝缘膜,可抑制沟道效应引起的栅极漏电流。
在将这种高电介质材料用于栅极绝缘膜中的半导体装置中,直接在硅基板上形成高电介质膜由于减少绝缘膜的硅热氧化膜换算实效膜厚而优选,在硅基板上直接形成高电介质膜的情况下,金属元素从高电介质膜扩散到硅基板中,产生载流子在沟道区域中散乱的问题。
从提高沟道区域中载流子流动性的观点看,在高电介质栅极氧化膜与硅基板之间,优选夹入厚度1nm以下、优选0.8nm以下、更好是约相当于两个原子层大小的约0.4nm的非常薄的基极氧化膜。这种基极氧化膜必需非常薄,若厚度厚,则抵消将高电介质膜用于栅极绝缘膜的效果。另一方面,这种非常薄的基极氧化膜必需同样覆盖硅基板表面,另外,要求不形成界面能级等缺陷。
图1表示具有高电介质栅极绝缘膜的高速半导体装置1的示意结构。
参照图1,在硅基板2上形成半导体装置1,在硅基板2上,经薄的基极氧化膜3,形成Ta2O5、Al2O3、ZrO2、HfO2、ZrSiO4、HfSiO4等高电介质栅极绝缘膜4,并在上述高电介质栅极绝缘膜4上形成栅极电极5。
在图1的半导体装置1中,向上述基极氧化膜层3中,在保持硅基板2与基极氧化膜3之间的界面平坦性的范围内,掺杂氮(N)。因为掺杂氮,所以上述基极氧化膜层3的介电系数比纯粹的硅氧化膜大,可进一步减少热氧化膜换算膜厚。另外,这样,通过向非常薄的基极氧化膜3中导入1个原子层大小的氮,可提高与高电介质栅极绝缘膜4的界面中的力学稳定性(Lucovisky,G.,et al.,Appl.Phys.Lett.74,2005,1999)。
如上所述,在这种高速半导体装置1中,优选上述基极氧化膜3的厚度尽可能薄。
在硅基板表面形成这种非常薄的氧化膜时,不用说要从硅基板表面中去除自然氧化膜,而且还必需去除其它杂质元素,尤其是源于大气中的有机物的碳元素。若硅基板表面中残留碳元素不动来执行膜生成处理,则碳原子与硅基板中的硅原子反应,在基板表面形成SiC。这种SiC在氧化膜中形成缺陷。另外,这样净化后的硅基板表面在形成薄的绝缘膜之前,必需平坦化。并且,这样净化后的硅基板表面若放置,则再次形成自然氧化膜,并吸附空气中的有机物,所以在基板处理工序之前,必需通过单张纸处理来执行这种基板预处理工序。
以前,已知平坦化硅基板表面的几个技术。
例如已知如下基板制造技术,在超高真空环境中,向硅基板通电,平坦化基板表面。但是,在这种平坦化方法中,必需10-9-10-10Torr的超高真空,难以适用于半导体装置的批量生产,尤其是基板预处理工序。另外,难以构筑与其它半导体制造工序相组合来执行单张处理的组合型半导体制造装置。
已知如下基板制造技术,在1100℃左右的温度下,对通过柴氏(Czochralski:Cz)生长法或MCz(magnetic-field-applied Czochralski)生长法形成、在栅格间包含很多氧的硅基板进行所谓デヌ-デツドゾ-ン退火(Dz退火)处理,在硅基板中形成固有除气层(Intrinsic gettering)(Matsushita Y.,et al.,Extended Abstracts of the 18th(1986 International)Conference on Solid State Devices and Materials,Tokyo,1986,pp.529-532)。但是,该基于Dz退火处理的基板制造工序即使能有效降低基板表面的缺陷密度,但难以实现平坦化基板表面的效果,尤其是在基板表面实现原子层台阶别的平坦性。另外,该处理必需电炉的高温处理,难以构筑与其它半导体制造工序相组合来执行单张处理的组合型半导体制造装置。
并且,以前还知如下基板制造技术,在氢气氛气中,在1100-1200℃左右的高温下,长时间保持通过柴氏(Czochralski:Cz)法形成的硅基板,使硅基板高质量化,成为所谓的Hi晶片(NIKKEIMICRODEVICES,May,1993,pp.63-64)。根据该Hi晶片技术,硅基板表面的缺陷密度可比固有除气处理后的Cz基板还低。并且,已知如下氢退火处理技术,通过在氢气氛气中、在1100℃前后的前温下热处理硅基板,将硅基板表面平坦化到看见原子层台阶的程度(Yanase,Y.,etal.,Electro-Chemical Society,Abstract No.296,1993,pp.486)。但是,因为该方法也必需在氢气氛气中在电炉的高温下进行热处理,所以难以构筑与其它半导体制造工序相组合来执行单张处理的组合型半导体制造装置。
以前还提议在高真空中通过低压氢气氛气来处理硅基板并进行平坦化的所谓RTH处理(Ono,A,et al.,2001 Symposium on VLSITechnology Digest of Technical Papers,7A-2,pp.79-80)。但是,该基板预处理技术由于必需高真空环境或氢气氛气,所以难以构筑与其它半导体制造工序相组合来执行单张处理的组合型半导体制造装置。
这样,虽然以前存在将硅基板表面平坦化到看见原子层台阶的程度的方法本身,但为此必需高真空中的热处理或氢气氛气中的热处理,难以构筑与其它半导体制造工序相组合来执行大直径晶片的单张处理的组合型半导体制造装置。
如上所述,这种硅表面基本上完全平坦化在例如超高速半导体装置的制造中,作为在形成高电介质栅极绝缘膜之前进行的膜厚为2-3原子层左右的基极氧化膜形成的预处理是不可缺少的。
发明内容
因此,本发明的总的课题在于提供一种解决上述问题的新的有用的基板处理方法和处理装置。
本发明的较具体的课题在于提供一种能在硅基板表面形成出现原子层台阶程度的平坦面,适于构筑与其它半导体制造工序相组合来执行单张处理的组合型半导体制造装置的基板处理方法,执行这种基板处理方法的基板处理装置和半导体装置的制造装置。
本发明的其它课题在于提供一种基板处理方法,该方法的特征在于由从硅基板表面去除碳的工序、和平坦化上述去除了碳的硅基板表面的工序构成。
本发明的再一课题在于提供一种基板处理装置,其特征在于该装置包括:
处理容器,配备保持被处理基板的基板保持台,通过排气系统进行排气;
第一气体供给系统,向上述处理容器中导入氮气;
第一光学窗,形成于上述处理容器的一部分;和
紫外线光源,设置在上述处理容器的外侧,经上述第一光学窗照射上述基板保持台上的被处理基板。
本发明的又一课题在于提供一种组合型半导体制造装置,其特征在于该装置包括:
盒体组件;
真空搬运路径,与上述盒体组件结合而设置,保持基板搬运机构;
第一基板处理室,具备:处理容器,配备保持被处理基板的基板保持台,通过排气系统进行排气;第一气体供给系统,向上述处理容器中导入氮气;第二气体供给系统,向上述处理容器中提供氧气;光学窗,形成于上述处理容器的一部分;和紫外线光源,设置在上述处理容器的外侧,经上述光学窗照射上述基板保持台上的被处理基板,该第一基板处理室与上述真空搬运路径结合;和
第二基板处理室,结合于上述真空搬运路径而设置,在稀有气体气氛气中对上述被处理基板进行热处理。
本发明的又一课题在于提供一种组合型半导体制造装置,其特征在于该装置包括:
盒体组件;
真空搬运路径,结合于上述盒体组件而设置,保持基板搬运机构;
第一基板处理室,具备:处理容器,配备保持被处理基板的基板保持台,通过排气系统进行排气;第一气体供给系统,向上述处理容器中导入氮气;第二气体供给系统,向上述处理容器中提供稀有气体;第三气体供给系统,向上述处理容器中提供氧气;第一光学窗,形成于上述处理容器的一部分;紫外线光源,设置在上述处理容器的外侧,经上述第一光学窗照射上述基板保持台上的被处理基板;和灯光源,设置在上述处理容器的外侧,经上述第二光学窗,照射上述基板保持台上的被处理基板,该第一基板处理室结合设置在上述真空搬运路径上;和
第二基板处理室,结合于上述真空搬运路径而设置,在上述被处理基板上堆积高电介质膜。
根据本发明,在基于热处理的基板表面的平坦化工序之前,通过优选由紫外线激励氮气(UV-N2)处理来去除基板表面的碳,抑制基板表面的平坦化处理时阻碍硅原子流动或升华的SiC等杂质的形成,即使在940℃左右的较低温度的热处理中,硅原子也可自由地在基板表面运动。结果,即使是抛光基板等表面中存在不规则凹凸的基板,也可得到凹凸平坦化、呈现原子层台阶的平坦性非常好的基板表面。此时,不必在以前的超高真空环境中或氢炉中进行这种平坦化处理,在通常的Ar等稀有气体气氛气中进行即可。因此,本发明的基板处理方法适用于与其它半导体制造工序相组合来构筑执行单张处理的组合型半导体制造装置。
在本发明中,通过氮气气氛气中的紫外线照射来分解、低分子化残留在硅基板表面上的碳化氢等有机物,结果,认为在真空中通过加热基板来容易地从基板中脱离、去除。在本发明中使用的紫外线光的波长,氮气本身不被活性化,不在硅基板表面上形成氮化膜。优选具有150nm以上270nm以下的波长、尤其是约172nm的波长,以便上述UV-N2处理能断开C=N键以外的碳键。
附图说明
图1是表示以前的半导体处理装置的结构图。
图2是表示本发明实施例1中使用的基板处理装置的结构图。
图3A-3C是表示由包含图2的基板处理装置的组合型基板处理装置来进行各种预处理后、进行氩退火后的硅基板的表面状态图。
图4是表示包含图2的基板处理装置的组合型基板处理装置的结构图。
图5A-5C是表示对图3A-3C的试件进行的基于XPS的元素分析的结果图。
图6A-6D是表示由图2的基板处理装置进行UV-N2处理后、在各种温度下平坦化硅基板表面的状态图。
图7A-7C是表示由图2的基板处理装置进行各种碳去除处理后时的硅基板表面的状态图。
图8是表示进行各种基板预处理时的硅基板表面中的残留碳量的图。
图9是放大表示图6C的图,是表示进行碳去除处理、并实施平坦化处理后的硅基板表面的原子层台阶的图。
图10A、10B是表示基于本发明实施例2的、向图9的硅基板表面上形成氧化膜的工序图。
图11A、11B表示向硅基板的研磨表面上形成氧化膜的工序图。
图12是表示进行碳去除处理后进行过平坦化处理的硅基板表面中形成的氧化膜的表面状态的AFM像的图。
图13是表示本发明实施例1中的氧化膜形成时的膜厚与氧化时间的关系图。
图14是说明本发明中使用的基于XPS法的膜厚测定的图。
图15是说明本发明中使用的基于XPS法的膜厚测定的另一图。
图16是表示图13中发现的氧化膜成膜的停滞现象的图。
图17A、17B表示硅基板表面的氧化的图。
图18是表示包含在生成有原子层台阶的硅基板表面上形成的氧化膜与高电介质膜的半导体结构的图。
图19是表示构成图18的半导体结构中使用的组合型基板处理的结构的图。
图20是表示图18的结构中的漏电流与热氧化膜换算膜厚的关系图。
图21A-21C是表示利用图13或16的停滞现象的、向硅基板上形成具有两个原子层膜厚的氧化膜工序的图。
图22是统一表示发现图13或图16的滞留现象用的处理条件的图。
图23是表示本发明实施例3的基板处理装置的结构的图。
图24A、24B是表示使用图23的基板处理装置的UV-N2处理的图。
图25是表示图23的基板处理装置中使用的高频遥控等离子体源的结构的图。
图26是表示微波等离子体与高频等离子体的比较的图。
图27是表示微波等离子体与高频等离子体的比较的另一图。
图28A、28B是表示使用图23的基板处理装置的自由基氮化处理的图。
图29A、29B是表示由RF等离子体与微波等离子体氮化后的氮氧化膜中的氮浓度与膜厚的关系图。
图30是说明检测基于XPS分析的氮氧化膜中氮在膜厚方向的分布的原理的图。
图31是表示氮氧化膜中氮浓度与自由基氮化时间的关系图。
图32是表示氮氧化膜中氮在膜厚方向的分布与自由基氮化时间的关系图。
图33是表示由图23的基板处理装置得到的氮氧化膜偏振光分析测定法求出的膜厚在每个晶片中的差异的图。
图34是表示氮氧化膜中的氮浓度与XPS法求出的膜厚的关系的图。
图35A、35B是表示图23的基板处理装置中边使基板旋转边进行氧化膜氮化处理中实现的面内氮浓度分布的图。
图36是表示本发明实施例4的单张式基板处理装置的结构图。
图37A、37B是表示图36的单张式基板处理装置中使用的、对硅基板上进行氧化膜形成和氮化处理的基板处理装置的结构的图。
图38A、38B是表示利用图37的基板处理装置的、基于UV-O2处理的氧化膜形成处理的图。
图39A、39B是表示利用图37的基板处理装置的氧化膜的氮化处理的图。
图40A、40B是表示本发明实施例5的基板处理装置的结构的图。
具体实施方式
在本发明中,通过向硅基板表面进行紫外线氮(UV-N2)处理,从基板表面去除残留碳,继而通过在稀有气体中的热处理,平坦化硅基板表面。并在这种进行了平坦化的硅基板表面中,通过进行紫外线氧(UV-O2)自由基(radical)处理,形成非常薄的氧化膜。并向如此形成的薄的氧化膜中,导入氮。
实施例1
基板表面的碳去除和平坦化处理
下面,说明本发明的实施例1。
图2表示本实施例中使用的基板处理装置10的结构。
参照图2,上述基板处理装置10包含具有保持被处理基板12的保持台11A的处理容器11,在上述处理容器11中,相对于上述保持台11A上的被处理基板12,设置由石英等使紫外线透过的材料构成的浇淋头11B。上述处理容器11经排气口11C排气,另一方面,从外部气体源向上述浇淋头11B供给氧气或NO气体。
在上述处理容器11中,在上述浇淋头11B的上方还形成由石英等透过紫外线的材料构成的光学窗11D,使上述浇淋头11B和其下的被处理基板12露出。在上述保持台11A中设置加热上述被处理基板22的加热器11a。
在上述处理容器21上,还经对应于上述光学窗11D设置的结合部13来设置紫外线曝光装置14。
上述紫外线曝光装置14包含对应于上述光学窗11D的石英光学窗14A、和经上述石英光学窗14A和光学窗11D、在上述被处理基板12上照射紫外线的紫外线光源14B,上述紫外线光源14B通过机器手14C,如图2中箭头所示,可沿平行于上述光学窗14A的方向移动地保持。在图示的实例中,上述紫外线光源14B由相对上述移动方向大致成直角延伸地设置的线性光源构成。作为这种线性光源,本发明中使用波长为172nm的受激准分子灯。
在图2的结构中,为了避免由上述紫外线光源14B形成的紫外线在经上述光学窗11D导入上述处理容器11中之前被空气中的氧吸收,从外部气体源(未图示)经管线13A向上述结合部13提供N2等非活性气体,上述非活性气体通过在上述紫外线曝光装置14的光学窗14A的安装部形成的间隙,流入上述紫外线曝光装置14中的空间14D中。
为了抑制大气中的氧随着上述紫外线光源14B的驱动而卷入并注入上述紫外线光源14B的正下方,在紫外线光源14B的两侧面设置遮蔽板14F,并在上述遮蔽板14F下面,在与上述紫外线光源14B相对的光学窗14A与遮蔽板14F之间形成的高度基本上为1mm左右的窄区域中,经管线14b、14c提供N2等非活性气体。还向该区域中提供来自上述管线13A的非活性气体。结果,有效排除该区域中吸收紫外线的氧。
通过上述遮蔽板14F下面区域的非活性气体流到上述空间14D中,并通过上述紫外线曝光装置14中形成的排气口14E排出到外部。
在图2的基板处理装置中,上述紫外线曝光装置14可通过上述机器手14C来控制上述紫外线光源14B的移动、扫描,结果,在通过紫外线激活氮氧化处理在上述被处理基板12的表面中形成氮氧化时,可通过控制紫外线曝光照射量来控制膜厚的分布。通过计算机等控制装置15来控制上述机器手14C。另外,上述控制装置15还控制上述紫外线光源14B的驱动。
图3A-3C是表示进行如下处理后的基板表面的原子间力显微镜(AFM)像,将通过HF处理(DHF洗净处理)去除了自然氧化膜后的硅基板作为基板11导入图2的UV基板处理装置10中,向上述浇淋头13提供氮气,并通过驱动上述紫外线光源14B来进行UV-N2处理,或向上述浇淋头13提供氧气,通过驱动上述紫外线光源14B来进行UV-O2处理,并在Ar气氛气中在1175℃、1060Pa下热处理90秒。其中,图3A是比较例,表示在DHF洗净处理硅基板后,基板处理装置10不处理就进行平坦化处理的情况。另一方面,图3B表示上述硅基板在上述基板处理装置10中,在约2.66Pa(2×10-2Torr)的压力下,在450℃的基板温度时,以150SCCM的流量从上述浇淋头13导入氧气,并驱动上述紫外线光源14B进行5分钟处理后的结果。图3C表示从上述浇淋头13导入氮气来代替氧气并进行与图3A同样处理的结果。其中,图3A-3C的实验使用p(100)型Cz晶片作为硅基板11。
在图3A-3C的实验中,上述热处理,如图4所示,在将图2的基板处理装置10经真空搬运路径21与包含红外线灯加热装置的急速热处理(RTF)室22结合后的组合结构的基板处理装置20中进行。参照图4,上述基板处理装置20还包含与上述真空搬运路径21结合的基板搬入/搬出模块23和冷却模块24。图2的基板处理装置10和图4的快速热处理室22都使用通常的半导体装置制造中使用的处理温度和压力,另外,因为不必氢处理等特殊处理,所以可与其它基板处理装置一起构筑容易的组合型基板处理装置。
再次参照图3A-3C,可知图3A、3B中在基板表面形成多个岛状突起的缺陷,相反,图3C中,完全不存在这种缺陷。另外,在图3C的AFM像中,发现硅基板表面向[110]方向略微倾斜,伴随该略微倾斜,形成2×1原子平台和1×2原子平台的两个区交互排列,形成单原子台阶。已知在上述2×1原子平台和1×2原子平台中再构成的硅(100)表面的硅原子形成二聚体列。因为相邻平台间硅原子二聚体的方向垂直,所以随着台阶端具有的能的大小,台阶的线或变为直线,或变为弯曲线。
对图3A、图3B的试件测定表面粗糙度,可知平均表面粗糙度Rms分别为2.09nm和1.27nm,最大凹凸振幅PV分别达到16.1nm和11.7nm。相反,在图3C的试件中,示出平均表面粗糙度Rms仅为0.113nm,最大凹凸振幅PV也减少到1.33nm。
图5A-5C分别表示对图3A-3C的试件进行XPS分析,求出来自C1s轨道和Si2p轨道的光电子频谱的结果。
参照图5A,对应于C1s轨道的光电子的大的峰值源于向分析装置搬运时吸附在基板表面上的大气中的碳化氢,但该峰值中部分重叠,在图中如箭头所示,观测由于存在SiC键而产生的C1s峰值的化学位移。可知同样的化学位移也在图5B的频谱中产生,但在对应于图3C的图5C中,频谱尖,在该试件中不形成SiC键。
从而,得出图5A、5B中看见的岛状突起的缺陷是SiC。认为这种SiC是由于源于吸附在硅基板表面上的大气中的碳化氢等有机物的碳原子在热处理时与硅基板中的硅原子反应所生成的。
在先图3A-3C的结果表示在硅基板表面中存在SiC缺陷的情况下,基板表面的表面粗糙度急剧增加,但SiC缺陷在硅基板表面中阻碍硅原子动作,结果,妨碍硅原子沿表面移动,另外,通过去除这种SiC缺陷,硅原子在通常的半导体处理中使用的温度压力条件下也自由移动,并形成原子层台阶。
图6A-6D表示示出如下基板表面状态的AFM像,在图4的基板处理装置30中,最初通过UV-N2处理去除基板表面的碳,接着,在RTP装置32中,边使温度各样变化,边在压力为1060Pa的Ar气氛气中进行热处理。其中,图6A表示在1050℃中进行90秒上述热处理的情况,图6B表示在1000℃中进行90秒上述热处理的情况,图6C表示在950℃中进行90秒上述热处理的情况,图6D表示在900℃中进行90秒上述热处理的情况。
参照图6A-6D,在任一情况下,与在先的图3A、3B的情况相比,表面粗糙度Rms和最大凹凸振幅PV都极大改善。例如,在图6A的实例中,表面粗糙度Rms为0.236nm,凹凸振幅为2.13nm,在图6B的实例中,表面粗糙度Rms为0.202nm,最大凹凸振幅为3.43nm。在图6C的实例中,表面粗糙度Rms为0.105nm,凹凸振幅为1.04nm,在图6D的实例中,表面粗糙度Rms为0.141nm,最大凹凸振幅为1.45nm。尤其是在图6C所示实例中,可知清晰的表面粗糙度Rms和最大凹凸振幅都最小,观测清晰的原子层台阶。其中,在图6A-6D的实验中,使用批次与在先的图3A-3C的硅基板不同的基板,因为略微倾斜方向偏离[110]方向,所以生成双向影线状的原子层台阶来取代图3C的平台状原子层台阶。
从图6A-6D的结果可知,基于UV-N2处理的碳去除后的基板平坦化热处理优选在950℃附近的温度下进行。
图7A-7C是表示在950℃下平坦化进行了各种基板预处理后的硅基板时的基板表面状态的AFM像。其中,图7A表示在对基板表面进行仅基于DHF处理的自然氧化膜去除后,在950℃下进行平坦化处理的情况,图7B表示在DHF处理后,由图2的基板处理装置10向浇淋头13提供氧气,通过来UV-O2处理来去除基板表面的碳,并在950℃下进行平坦化热处理的情况,图7C表示在DHF处理后,通过在先说明的UV-N2处理来去除基板表面的碳,并在950℃下进行平坦化热处理的情况。
参照图7A-7C,可知在图7A的仅进行DHF处理的情况下,平均表面粗糙度Rms为0.196nm,最大凹凸振幅PV为3.02nm,在图7B的进行UV-O2处理的情况下,平均表面粗糙度Rms为0.181nm,最大凹凸振幅PV减少到1.69nm,在图7C的进行UV-N2处理的情况下,平均表面粗糙度Rms为0.131nm,最大凹凸振幅PV减少到1.66nm。
这样,即使在Ar等非活性气体气氛气中、在950℃下进行平坦化热处理的情况下,也可先通过UV-N2处理去除碳,由此实现非常平坦的基板表面。
图8表示基于各种处理的从硅基板表面去除碳的效果。
参照图8,可知在不进行碳去除处理的情况下,在8英寸的硅基板表面粘附1200ng左右的有机物,可通过基于臭氧、氧或氮的处理来一定程度去除该有机物。其中,可知使用氮的处理最有效,通过15秒的处理将残留有机物减少到350ng左右,或通过30秒的处理减少到200ng左右。
下表1示出碳的各种键的能量。
表1
| 化学键 | 波长(nm) |
| C=N | 约150 |
| C=O | 160 |
| C=C | 200 |
| C-F | 270 |
| C-H | 300 |
| C-C | 330 |
| C-O | 350 |
| C-Cl | 400 |
| C-N | 440 |
| C-Br | 470 |
参照表1,如上所述,在图2的基板处理装置10中,通过使用波长为172nm的紫外线光源作为紫外线光源14B,可断开C=N键以外的基本所有的碳键。另外,在使用波长为254nm的水银灯的情况下,可知能量足以断开双键以外的所有碳键的能量。通过照射波长大致270nm以下的紫外线,可低分子化附着在硅基板表面上的碳氢类高分子吸附物,可促进脱离基板表面。
实施例2
平坦化基板上的氧化膜处理
下面,作为本发明的实施例2,说明在如此平坦化过的硅基板表面上形成非常薄的氧化膜的处理。
图9进一步放大表示图7C的AFM像。
参照图9,可知在硅基板表面上,如图中虚线所示,反复形成以大致等间隔平行延伸的原子层台阶。在图9的实例中,原子层台阶具有1个原子层(0.135nm)大小的高度,基板从(100)面略微倾斜0.05°。
图10A、10B表示在这种倾斜基板表面31中通过使用上述图2的基板处理装置10的UV-O2自由基处理来形成薄的氧化膜32的状态。其中,图10A、10B中倾斜基板31是将图9的硅基板模型化后的基板。
参照图10A,在硅基板表面上反复形成原子层台阶,氧化膜覆盖各台阶的平台生长。因此,以原子等级平坦化硅基板表面,在基板表面如此出现原子层台阶的情况下,在上述氧化膜32表面中还出现对应于原子层台阶的阶梯,即使在其上形成下一个氧化膜33的情况下,也可以阶梯的形状来将原子层台阶复制到氧化膜32上。
相反,例如图11A所示,在通过抛光来平坦化基板表面的情况下,若细微观察,则基板表面不规则,因此,即使形成氧化膜32,也仅能得到不规则的表面。在这种情况下,如图11B所示,在氧化膜32上形成下一个氧化膜33的情况下,不规则的凹凸进一步被放大,形成的氧化膜中产生明显的膜厚变动。
图12是表示在图9的结构上按照图10A、10B的模型将氧化膜形成为相当于2个原子层的0.4nm厚度时的、氧化膜表面状态的AFM像。这里,使用UV自由基基板处理装置10来形成0.4nm的氧化膜。
参照图12,将对应于基底基板的原子层台阶的阶梯清楚复制到氧化膜表面上。
图13表示在使用图2的UV自由基基板处理装置10进行在先说明的UV-N2碳去除处理的硅基板面上形成硅氧化膜的情况下、膜厚与氧化时间的关系。其中,图13的实验中,将基板温度设定在450℃,向上述浇淋头11B提供氧气,使紫外线照射强度和氧气流量或氧分压各种各样变化。另外,在上述氧化处理中,使用波长为172nm的受激准分子灯来作为紫外线光源14B。
参照图13,系列1的数据表示将紫外线照射强度设定为紫外线光源14B的窗面中的基准强度(50mW/cm2)的5%,处理压力设定为665mPa(5mTorr)、氧气流量设定为30SCCM时的氧化时间与氧化膜厚的关系,系列2的数据表示将紫外线照射强度设定为0,处理压力设定为133Pa(1Torr)、氧气流量设定为3SLM时的氧化时间与氧化膜厚的关系。另外,系列3的数据表示将紫外线照射强度设定为0,处理压力设定为2.66Pa(20mTorr)、氧气流量设定为150SCCM时的氧化时间与氧化膜厚的关系,系列4的数据表示将紫外线照射强度设定为100%、即上述基准强度,处理压力设定为2.66Pa(20mTorr)、氧气流量设定为150SCCM时的氧化时间与氧化膜厚的关系。系列5的数据表示将紫外线照射强度设定为基准强度的20%,处理压力设定为2.66Pa(20mTorr)、氧气流量设定为150SCCM时的氧化时间与氧化膜厚的关系,系列6的数据表示将紫外线照射强度设定为基准照射强度的20%,处理压力设定为约67Pa(0.5Torr)、氧气流量设定为0.5SLM时的氧化时间与氧化膜厚的关系。系列7的数据表示将紫外线照射强度设定为基准强度的20%,处理压力设定为665Pa(5Torr)、氧气流量设定为2SLM时的氧化时间与氧化膜厚的关系,系列8的数据表示将紫外线照射强度设定为基准照射强度的5%,处理压力设定为约2.66Pa(20mTorr)、氧气流量设定为150SCCM时的氧化时间与氧化膜厚的关系。
在图13的实验中,通过XPS法求出氧化膜的膜厚,但这样求出下降到1nm的非常薄的氧化膜膜厚的统一方法在现在是不存在的。
因此,本发明的发明人对图14所示观测到的Si2p轨道的XPS频谱进行背景补偿和3/2旋转状态与1/2旋转状态的分离补偿,根据结果得到的图15所示Si2p 3/2XPS频谱,按照Lu等(Z.H.Lu,et al.,Appl.Phys,Lett.71(1997),pp.2764)的指示,使用式(1)所示公式和系数,求出氧化膜厚的膜厚d。
d=λsinα·In[IX+/(βI0+)+1]
λ=2.96 (1)
β=0.75
其中,式(1)中,α为XPS频谱的检测角,在图示的实例中,设定为30°。另外,式1中,IX+是对应于氧化膜的频谱的积分强度(I1X+I2X+I3X+I4X),对应于图15中在102-104eV能量区域中看见的峰值。另一方面,I0+对应于100eV附近的能量区域所对应的、硅基板引起的频谱的积分强度。
再参照图13,在紫外线照射功率、从而形成的氧自由基密度小的情况下(系列1、2、3、8),最初氧化膜的氧化膜厚为0nm,但氧化膜厚与氧化时间一起缓慢持续增加,相反,在将紫外线照射功率设定在基准强度的20%以上的系列4、5、6、7中,如图16示意所示,在氧化膜生长开始生长后,在大致达到0.4nm膜厚的时刻停滞,并在经过一定程度的停滞时间后,生长重新迅速开始。
图13或图16的关系意味着在硅基板表面的氧化处理中,可稳定形成0.4nm前后的膜厚非常薄的氧化膜。另外,如图16所示,因为这种停滞时间持续一定程度,所以形成的氧化膜具有一样的厚度。即,根据本发明,可在硅基板上一样厚度地形成厚度约为0.4nm的氧化膜。
图17A、17B示意表示在这种硅基板上形成薄的氧化膜的过程。在这些图中,应注意硅(100)基板上的结构非常简化。
参照图17A,在硅基板表面中,每1个硅原子与2个氧原子键合,形成1个原子层的氧层。在该代表的状态下,基板表面的硅原子按基板内部的2个硅原子与基板表面的两个氧原子来配位,形成低值氧化物。
相反,在图17B的状态下,硅基板最上部的硅原子按4个氧原子来配位,取稳定的Si4+的状态。原因在于,在图17A的状态下,氧化迅速进行,在图17B的状态下,氧化停滞。图17B状态下的氧化膜厚度约为0.4nm,这与图13中观测的停滞状态下的氧化膜厚很好地一致。
在图15的XPS频谱中,在氧化膜厚为0.1nm或0.2nm时在101-104eV能量范围下看见的低的峰值对应于图17A的低值氧化物,在氧化膜厚超过0.3nm的情况下,该能量区域中代表的峰值源于Si4+,表示形成超过1原子层的氧化膜。
若从图17B的状态进一步继续氧化,则氧化膜的厚度进一步增大。
图18表示通过上述本发明实施例1的基板处理工序形成的半导体装置30的结构。其中,图18中,向在先说明的部分所对应的部分附加相同的参照符号,并省略说明。
参照图18,在平坦化至出现原子层台阶程度的硅基板31上形成半导体装置30,在上述硅基板31上包含相当于2-3个原子层的约0.4nm厚度的基底氧化膜32、形成于上述基底氧化膜32上的由ZrSiOx等构成的高电介质膜33、和形成于上述高电介质膜33上的由多晶硅构成的栅极电极34。
图19表示图18的半导体装置30的制造中使用的组合型基板处理装置20A的结构。其中,图19中,向在先说明的部分附加相同的参照符号,并省略说明。
参照图19,组合型基板处理装置20A与在先于图4中说明的组合型基板处理装置20一样,具有基板搬入/搬出模块23结合并配备了基板搬运机构的真空搬运室21,上述基板处理装置10和同样结构的基板处理装置10A与上述真空搬运室21结合。其中,基板处理装置10进行在先的UV-N2处理,基板处理装置10A进行UV-O2处理。并在上述真空搬运室21结合有快速热处理室22与堆积高电介质膜的CVD处理室25和冷却室24。
导入上述基板搬入/搬出模块23的被处理基板通过上述真空搬运路径21传送到上述UV-N2处理室10,进行在先说明的碳去除处理。接着,将在上述UV-N2处理室10中去除碳后的被处理基板21传送到快速热处理室22,进行原子层级的平坦化处理。
将结束了这种原子层级的平坦化处理的被处理基板传送到UV-O2处理室10A,形成图18的氧化膜32那样的厚度在4nm左右的基底氧化膜。再将这样形成了基底氧化膜的被处理基板传送到CVD室25,通过例如原子层堆积(ALD)法,对每1个原子层堆积ZrO2、HfO2、ZrSiOx、HfSiOx、Ta2O5、Al2O3等高电介质膜。在结束了上述CVD室25中的处理后的被处理基板在冷却室24中冷却后,返回搬入/搬出模块23。
图20表示对在如此形成的图18的氧化膜32上形成ZrSiOx膜来作为上述高电介质膜34、并在上述高电介质膜34上形成电极膜的层叠结构所求出的热氧化膜换算膜厚Teq与漏电流Ig的关系。其中,图20的漏电流特性在上述电极膜与硅基板之间以平带电压Vfb为基准、在施加Vfb-0.8V电压的状态下进行测定。为了比较,图20中还表示热氧化膜的漏电流特性。另外,图示的换算膜厚是组合氧化膜与ZrSiOx膜后的结构的膜厚。
参照图20,在省略氧化膜32的情况下,即氧化膜的膜厚为0nm的情况下,漏电流密度超过热氧化膜的漏电流密度,另外,热氧化膜换算膜Teq也变为约1.7nm左右的较大值。
相反,若使氧化膜32的膜厚从0nm增大到0.4nm,则热氧化膜换算膜Teq的值开始减少。在这种状态下,氧化膜夹在硅基板与ZrSiOx膜之间,物理膜厚实际上应增大,但换算膜厚Teq减少,这提示在硅基板上直接形成ZrO2膜的情况下,大规模产生Zr原子向硅基板中扩散或Si原子向ZrSiOx膜中扩散,在硅基板与ZrSiOx膜之间形成厚的界面层。相反,如图18所示,通过夹持厚度为0.4nm的氧化膜22,可抑制这种界面层的形成,结果,减少换算膜厚。相同,漏电流的值也与氧化膜厚同时减少。
另一方面,若上述氧化膜32的膜厚超过0.4nm,则热氧化膜换算膜厚的值再次开始增大。在氧化膜32的膜厚超过0.4nm的范围下,认为在膜厚增大的同时,漏电流的值减少,换算膜厚增大源于氧化膜的物理膜厚的增大。
这样,图13中观测到的氧化膜生长停滞的0.4nm附近的膜厚对应于由氧化膜和高电介质膜构成系统的换算膜厚的最小值,通过图18所示稳定的氧化膜32,可有效阻止Zr等金属元素向硅基板中扩散,另外,即使使氧化膜的厚度增大到该值之上,金属元素的扩散阻止效果也不会那样高。
使用厚度为0.4nm的氧化膜时的漏电流的值比对应厚度的热氧化膜的漏电流的值还低两个数量级,通过将这种结构的绝缘膜厚用于MOS晶体管的栅极绝缘膜中,可最小化栅极漏电流。
另外,图13或图16中说明的氧化膜生长的0.4nm中的停滞现象的结果,如图21A所示,即使在硅基板21中形成的氧化膜32中最初存在膜厚不变化的凹凸,也因为氧化膜生长时膜厚的增大如图21B所示在0.4nm附近停滞,所以通过在停滞期间内继续氧化膜生长,可得到图21C所示非常平坦的一样膜厚的氧化膜32。其中,图21A-21C表示图18的硅基板31上的一个一个平台面中的氧化膜生长。
如上所述,对于非常薄的氧化膜,目前不存在统一的膜厚测定方法。因此,有可能图21C的氧化膜32的膜厚值本身因测定方法而不同。但是,基于在先说明的理由,可知氧化膜生长中产生停滞的厚度为2个原子层大小的厚度。因此,认为氧化膜32的膜厚优选为约2个原子层大小的厚度。在该优选厚度中,还包含部分形成3个原子层大小厚度的区域的情况,以在氧化膜22整体中确保2个原子层大小的厚度。即,认为优选的氧化膜22的厚度实际为2-3原子层的范围。
这样,可稳定、再现性好地形成厚度为0.4nm或2-3个原子层范围的硅氧化膜,通过与高电介质膜组合,可实现栅极绝缘膜的实效膜厚薄、非常微细化的高速MOS晶体管。
本实施例中,氧化膜32虽为通过UV-O2自由基氧化处理形成的氧化膜,但氧化膜32不限于这种氧化膜,只要是由以低自由基密度精密地进行氧化的氧化方法所形成的氧化膜,则都可以。
图22是说明图19的UV-O2处理室10A中进行的自由基氧化处理的条件的图。
参照图22,横轴用对数刻度来表示紫外线光源激励的氧自由基的以mTorr单位表示的分压,纵轴以相同的对数刻度来表示处理开始后到产生图13所示停滞现象之前的处理时间和到停滞现象消失为止的处理时间。横轴的氧自由基分压对应于氧自由基密度,由上述紫外线光源的驱动功率或紫外线照射强度与紫外线波长来确定。
下面,以使用172nm的紫外线波长的情况为例,说明紫外线照射强度与自由基密度的关系。
在先前图13中说明的实验中,使用在100%驱动状态下窗面正下方的紫外线强度变为50mW/cm2的紫外线光源,处理压力维持在0.02Torr(2.66Pa)不变,在基板表面中流过流量为150SCCM氧气时,紫外线光源形成4.34×1016/cm2·秒的光子流量。上述紫外线光源是宽度为2cm宽的管状灯,若考虑由该灯来照射直径为20cm的硅晶片,则硅晶片表面中的平均光子流量值变为上述光子流量值的约1/10、即4.34×1015/cm2。
另一方面,因为已知氧分子对波长为172nm的紫外线的吸收截面积为6×10-19/cm2,所以由式I/I0=exp(-σnx)求出提供的处理气氛气中的紫外线透过率为0.9916。其中,这里设处理压力为0.02Torr(2.66Pa),处理气氛气中的气体分子密度n为7.05×1014/cm-3,紫外线在处理容器中前进20cm的距离。
因此,紫外线在处理容器中前进20cm距离期间由处理气氛气吸收的自由基量在每单位面积每单位时间向上述光子能量值4.34×1015/cm2乘以比率0.0084,变为3.65×1013/cm2·秒,按与之相同的比例,在处理容器中形成氧自由基。
另一方面,处理容器中的氧气的流量若设浇淋头面积为314cm2,则通过标准状态体积换算变为7.98×10-3cc/cm2。因此,若将其换算成分子数,则变为2.138×1017/cm2·秒。因此,根据流量比值、3.65×1013/2.138×1017=1.71×10-4,在0.02Torr(2.66Pa)的处理压力下发生的氧自由基的分压变为3.421×10-6Torr(=1.71×10-4×0.02)。
这样,可知在光强度100%、氧气流量150SCCM、处理压力(=处理容器内压)0.02Torr(2.66Pa)时形成于上述处理容器中的氧自由基浓度变为约3.42×10-6Torr(4.54×10-4Pa)。通过同样的步骤,可对其它各种条件计算自由基密度。
参照图22,在处理容器中的自由基密度高的情况下,从图13可知,在处理开始后马上发生停滞现象,相反,在自由基密度低的情况下,在处理开始后经过长时间后产生停滞现象。这对应于在自由基密度高的情况下,氧化膜的成膜速度大,在短时间内达到0.4nm的停滞膜厚,相反,在自由基密度低的情况下,氧化膜的成膜速度小,达到0.4nm的停滞膜厚需要长时间。
同样,停滞现象从发生到消失的停滞时间也随自由基密度变化,并在自由基密度高的情况下,停滞时间也减少,在自由基密度低的情况下,停滞时间增大。
若考虑实际的半导体装置的制造工序,则若到发生停滞现象之前的处理时间长,则半导体装置的制造产量低,所以自由基密度中自然存在下限。若停滞现象继续的时间短,则因为不能稳定形成2-3原子层的优选膜厚的氧化膜,所以自由基密度中自然存在上限。
图22表示在自由基氧化处理中使用172nm波长的紫外线、在450℃下进行基板氧化时的实例,按照该关系,可知将允许处理时间设为5分钟(300秒)以下,自由基分压的下限变为1×10-4mTorr(133×10-7Pa),若将必需停滞时间设为大致100秒以上,自由基分压的上限变为1mTorr(133×10-3Pa)。另外,与之对应的紫外线照射功率在光源14B的窗正下变为5-50mW/cm2。
图22中,表示停滞现象发生和消失的两条直线的间隔随着自由基分压的增大而增大,但因为图22的纵轴和横轴用对数绘制,所以对应于上述间隔的停滞时间的值实际上与自由基分压一起减少。另外,上述自由基氧化处理时,氧气分压优选设定在1-1000mTorr(133×10-3Pa-133Pa)的范围内。
也可使用其它波长的紫外线来进行这种自由基氧化。此时,若考虑由气氛气体来吸收紫外线,则若在处理容器内实现上述1×10-4mTorr(133×10-2mPa)以上1mTorr(133mPa)以下的自由基密度,则必需驱动紫外线光源或使气氛气体组成变化。
例如,在使用波长为146nm的紫外线光源作为上述紫外线光源的情况下,考虑比波长为172nm情况下还大25倍的光吸收,优选将气氛气中的氧分压设定在0.05-50mTorr(6.7mPa-6.7Pa)的范围内。
实施例3
氧化膜的氮化处理
但是,如上所述,在将如此形成的厚度为2-3原子层大小的氧化膜用作图1的超高速MOS晶体管的基底氧化膜3的情况下,还向上述基底氧化膜3中导入氮,并变换为氮氧化膜,这样做是有利的。其中,此时氮原子不侵入到硅基板中,另外,硅基板2与基底氧化膜3之间的界面平坦性不会恶化。
下面,说明本发明的实施例3的这种氧化膜的氮化处理。
图23表示用于包含氮氧化膜12A来在平坦化后的硅基板11表面上形成非常薄的基底氧化膜12的、本发明实施例3的基板处理装置40的示意结构。
参照图23,基板处理装置40配备加热器42A,容纳在上下动作自由地设置在处理位置与基板搬入/搬出位置之间的基板保持台42,具备与上述基板保持台42一起构成处理空间41B的处理容器41,由驱动机构42C来转动上述基板保持台42。在上述基板保持台42与驱动机构42C的结合部上形成磁密封体48,该磁密封体48将保持真空环境的磁密封室42B与在大气环境中形成的驱动机构42C分离。因为磁密封体48为液体,所以上述基板保持台42可转动自由地被保持。
在图示状态中,上述基板保持台42位于处理位置,在下侧形成被处理基板搬入/搬出用的搬入/搬出室41C。上述处理容器41经闸门阀47A与基板搬运单元47结合,在上述基板保持台42下降到搬入/搬出室41C的状态下,经上述闸门阀47A,从基板搬运单元47将被处理基板W传送到基板保持台42上,再将处理完的基板W从基板保持台42搬运到基板搬运单元47。
在图23的基板处理装置40中,在接近上述处理容器41的闸门阀47A的部分形成排气口,经阀47A将涡轮分子泵43B与上述排气口41A结合。干式泵和机械辅助泵相结合构成的泵44经阀43C与上述涡轮分子泵43B结合,通过驱动上述涡轮分子泵43B和干式泵44,可将上述处理空间41B的压力减压到1.33×10-1-1.33×10-4Pa(×10-3-×10-6Torr)。
另一方面,上述排气口41A也可经阀44A和APC44B直接结合到泵44上,通过开放上述阀44A,由上述泵44将上述处理空间减压到1.33Pa-13.3kPa(0.01-100Torr)。
在上述处理容器41中,间隔被处理基板W,在与上述排气口41A相对的一侧,设置提供氧气的处理气体提供喷嘴41D,提供给上述处理气体提供喷嘴41D的氧气沿上述被处理基板W的表面流入上述处理空间41B中,从上述排气口41A排气。这样,因为将从上述处理气体提供喷嘴41D供给的处理气体活性化,生成氧自由基,所以在图23的基板处理装置40中,在上述处理容器41上,对应于上述处理气体提供喷嘴41D与被处理基板W之间的区域而设置具有石英窗45A的紫外线光源45。即,通过驱动上述紫外线光源45,使从上述处理气体提供喷嘴41D导入处理空间41B中的氧气活性化,结果,形成的氧自由基沿上述被处理基板W的表面流动。由此,可在上述被处理基板W的表面中形成膜厚小于1nm的、尤其是膜厚相当于2-3个原子层大小厚度的约0.4nm的自由基氧化膜。
另外,在上述处理容器41中,相对上述被处理基板W,在与排气口41A相对一侧,形成遥控等离子体源46。因此,将氮气与Ar等非活性气体一起提供给上述遥控等离子体源46,通过由等离子体激活这些气体,可形成氮自由基。如此形成的氮自由基沿上述被处理基板W的表面流动,氮化基板表面。通过向遥控等离子体源46导入氧来代替氮,也可氧化基板表面。
图23的基板处理装置40中,还设置由氮气清洁上述搬入/搬出室41C的清洁管线41c,并还设置由氮气来清洁上述磁屏蔽室42B的清洁管线42b及其排气管线42c。具体而言,在上述排气管线42c上,经阀49A与涡轮分子泵49B结合,上述涡轮分子泵49B经阀49C结合在泵44上。另外,上述排气管线42c经阀49D与泵44直接结合,由此,可将磁屏蔽室42B保持在各种压力。
上述搬入/搬出室41C通过泵44由阀44C排气,或通过涡轮分子泵43B经阀43D排气。为了避免在上述处理空间41B中产生污染,将上述搬入/搬出室41C维持在比处理空间41B还低的压力,另外,上述磁屏蔽室42B通过差动排气,维持在比上述搬入/搬出室41C还低的压力。
下面,说明使用图23的基板处理装置40进行的被处理基板W表面的紫外线自由基氧化处理和之后进行的遥控等离子体自由基氮化处理。
紫外线自由基氧化处理
图24A、24B是分别表示使用图23的基板处理装置40进行被处理基板W的自由基氧化时的侧面图和平面图。
参照图24A,将在先实施例中说明的进行了碳去除和平坦化处理后的硅基板导入上述处理容器41中,作为被处理基板W,从处理气体供给喷嘴41D向上述处理空间41B中提供氧气。
如此提供的氧气沿被处理基板W的表面流动后,通过排气口41A、涡轮分子泵43B和泵44排气。通过使用涡轮分子泵43B,上述处理空间41B的处理压力被设定在基于基板W的氧自由基的氧化必需的10-3-10-6Torr的范围。与此同时,优选通过驱动发生172nm波长紫外线的紫外线光源45,在如此形成的氧气流中形成氧自由基。当形成的氧自由基沿上述被处理基板W的表面流动时,氧化转动的基板表面。通过基于这种被处理基板W的氧自由基的氧化,如在先实施例中所述,可在硅基板表面中稳定地、再现性好地形成1nm以下的膜厚非常薄的氧化膜、尤其是相当于2-3个原子层的约0.4nm的膜厚的氧化膜。
图24B表示图24A的结构平面图。
参照图24B,可知紫外线光源45是沿与氧气流的方向交叉的方向延伸的管状光源,涡轮分子泵43B经排气口41A排气处理空间41B。另一方面,从上述排气口41A直接到泵44的、图24B中虚线所示的排气路径通过关闭阀44A而被截断。
从图24B的平面图可知,涡轮分子泵43B配置成避开基板搬运单元47,向处理容器41横向突出的形状。
图24A、24B的基板处理结果,在上述硅基板W的表面,对应于图18的各平台,形成非常薄的硅氧化膜。在生长这种硅氧化膜时,出现在先图13或图16中说明的停滞现象,通过利用这种停滞现象,可将氧化膜的膜厚如在先说明那样设定在对应于2-3个原子层大小的约0.4nm的厚度。
遥控等离子体自由基氮化处理
图25是表示图23的基板处理装置40中使用的遥控等离子体源46的结构。
参照图25,遥控等离子体源46包含典型地由铝构成的单元块46A,该单元块46A在内部形成气体循环通路46a和与之连通的气体入口46b及气体出口46c,在上述单元块46A的一部分中形成有铁氧体磁芯46B。
在上述气体循环通路46a和气体入口46b、气体出口46c的内面中施加氟类树脂涂层46d,通过向卷绕在上述铁氧体磁芯46B上的线圈提供频率为400kHz的高频,在上述气体循环通路46a内形成等离子体46C。
随着等离子体46C的激励,在上述气体循环通路46a中形成氮自由基和氮离子,氮离子在循环上述循环通路46a时消失,主要从上述气体出口46c放出氮自由基N2*。并且,在图25的结构中,通过在上述气体出口46c上设置接地的离子过滤器46e,去除以氮离子为初始的带电粒子,仅向上述处理空间41B中提供氮自由基。
图26将由图25的遥控等离子体源46形成的离子数和电子能量的关系与微波等离子体源的情况相比较来表示。
参照图26,在由微波激励等离子体的情况下,促进氮分子的离子化,形成大量氮离子。相反,在由500kHz以下的高频来激励等离子体的情况下,形成的氮离子数大幅度减少。在由微波进行等离子体处理的情况下,如图27所示,必需1.33×10-3-1.33×10-6Pa(10-1-10-4Torr)的高真空,但高频等离子体处理可在13.3-13.3kPa(0.1-100Torr)的较高压力下执行。
下表2比较表示由微波激励等离子体的情况与由高频激励等离子体的情况之间的离子化能量变换效率、可放电压力范围、等离子体消耗功率、处理气体流量。
表2
| 离子化能量变换效率 | 可放电压力范围 | 等离子体消耗功率 | 处理气体流量 | |
| 微波 | 1.00×10-2 | 0.1m-0.1Torr | 1-500W | 0-100SCCM |
| 高频 | 1.00×10-7 | 0.1-100Torr | 1-10kW | 0.1-10SLM |
参照表2,可知离子化能量变换效率在微波激励的情况下约为1×10-2左右,相反,在RF激励的情况下,减少到约1×10-7,另外,可放电压力在微波激励的情况下约为0.1mTorr-0.1Torr(133mPa-13.3Pa)左右,相反,在RF激励的情况下,为0.1-100Torr(13.3Pa-13.3kPa)。同时,等离子体消耗功率在RF激励的情况下比微波激励的情况下大,处理气体流量在RF激励的情况下比微波激励的情况下大。
在图23的基板处理装置中,不用氮离子而用氮自由基N2 *来进行氧化膜的氮化处理,优选激励的氮离子数量少。另外,从最小化施加于被处理基板上的损害的观点来看,优选激励的氮离子数量少。并且,在图23的基板处理装置中,激励的氮自由基的数量也少,最适于氮化高电介质栅极绝缘膜下非常薄的大致仅2-3个原子层大小厚度的基底氧化膜。
图28A、28B是分别表示使用图23的基板处理装置40来进行被处理基板W的自由基氮化情况的侧面图和平面图。
参照图28A、28B,向遥控等离子体源46提供Ar气体和氮气,通过在数百kHz频率下高频激励等离子体,形成氮自由基。形成的氮自由基沿上述被处理基板W的表面流动,经上述排气口41A和泵44排气。结果,上述处理空间41B被设定在适于基板W的自由基氮化的1.33Pa-13.3kPa(0.01-100Torr)范围的处理压力。如此形成的氮自由基在沿上述被处理基板W的表面流动时,氮化被处理基板W的表面。
在图28A、28B的氮化工序中,在氮化工序之前的清洁工序中,开放上述阀43A和43C,通过关闭阀24A,将上述处理空间41B的压力减压到1.33×10-1-1.33×10-4Pa的压力,清洁处理空间41B中残留的氧和水分,但在之后的氮化处理中,关闭阀43A和43C,处理空间41B的排气路径中不含有涡轮分子泵43B。
这样,通过使用图23的基板处理装置40,可在被处理基板W的表面上形成非常薄的的氧化膜,进一步氮化该氧化膜表面。
图29A表示使用图25的RF遥控等离子体源46,在表3所示条件下将由图23的基板处理装置40在Si基板上通过热氧化处理形成的2.5nm厚的氧化膜氮化时、上述氧化膜中的氮浓度分布,图29B表示相同氧化膜中氮浓度分布与氧浓度分布的关系。
表3
| 氮流量 | Ar流量 | 等离子体功率 | 压力 | 温度 | |
| 微波 | 15SCCM | - | 120W | 8.6mTorr | 500℃ |
| 高频 | 50SCCM | 2SLM | 2kW | 1Torr | 700℃ |
参照表3,在使用基板处理装置40的RF氮化处理时,以50SCCM的流量向上述处理空间41B中提供氮,或以2SLM的流量向上述处理空间41B中提供Ar,并在1Torr(133Pa)的压力下进行氮化处理,但在氮化处理开始前,暂时将处理空间21B的内压减压到10-6Torr(1.33×10-1Pa)左右,充分清洁内部残留的氧或水分。因此,在上述1Torr左右压力下进行氮化处理时,通过Ar和氮来稀释上述处理空间41B中残留的氧,残留氧浓度、从而残留氧的热力学活动度变得非常小。
相反,在使用微波等离子体的氮化处理中,氮化处理时的处理压力与清洁压力大小相同,因此,认为等离子体气氛气中残留氧具有高的热力学活动度。
参照图29A,可知在由微波激励等离子体氮化的情况下,导入氧化膜中的氮的浓度有限,实质上未进行氧化膜的氮化。相反,如本实施例所示,可知在通过RF激励等离子体氮化的情况下,氧化膜中氮浓度与深度成直线变化,在表面附近,达到近似20%的浓度。
图30表示使用XPS(X射线光电子分光频谱)进行的图29A的测定原理。
参照图30,以规定角度倾斜地向硅基板2上形成了氧化膜3的试件照射X射线,由检测器DET1、DET2以各种角度来检测激励的光电子频谱。此时,例如设定在90°的深检测角的检测器DET1中,激励光电子在氧化膜12内的路程短,因此,上述检测器DET1检测到的光电子频谱中多包含氧化膜3下部的信息,相反,设定成浅检测角的检测器DET2中,激励光电子在氧化膜3内的路程长,因此,检测器DET2主要检测氧化膜3表面附近的信息。
图29B表示上述氧化膜中氮浓度与氧浓度的关系。其中,图29B用O1s轨道所对应的X射线强度来表示氧浓度。
参照图29B可知,如本发明那样在RF遥控等离子体下进行氧化膜的氮化的情况下,随着氮浓度的增大,氧浓度减少,氧化膜中氮原子置换氧原子。相反,在微波等离子体下进行氧化膜的氮化的情况下,看不到这种转换关系,看不到氧浓度随氮浓度降低的关系。另外,尤其是在图29B中,在通过微波氮化来导入5-6%氮的实例中,发现氧浓度增加,这示意在氮化同时氧化膜增厚。这种伴随微波氮化的氧浓度的增加认为是在高真空中进行微波氮化,因此,残留在处理空间中的氧或水分不象在高频遥控等离子体氮化的情况下那样,被Ar气体或氮气稀释,在气氛气中具有高的活动度。
图31表示图23的基板处理装置40中将氧化膜形成为4(0.4nm)和7(0.7nm)的厚度,通过使用上述遥控等离子体源46的图28A、28B的氮化工序来氮化情况下的氮化时间与膜中的氮浓度的关系。另外,图32表示伴随图31的氮化处理、氮向氧化膜膜表面偏析的状态。另外,图31、32中还表示通过急速热氧化处理来将氧化膜形成为5(0.5nm)和7(0.7nm)的厚度的情况。
参照图31,膜中的氮浓度无论是何氧化膜,都与氮化处理时间一起上升,但在具有通过紫外线自由基氧化形成的2个原子层大小对应的0.4nm膜厚的氧化膜的情况下,或具有接近于0.4nm的0.5nm膜厚的热氧化膜的情况下,膜中的氮浓度最大。
图32中,表示图30中检测器DET1和DET2被分别设定成30°和90°的检测角来检测氮浓度的结果。
图32中,图32的纵轴为将在30°检测角得到的来自偏析于膜表面的氮原子的X射线频谱强度除以在90°检测角得到的来自分散于膜全体的氮原子的X射线频谱强度值而得到的值,在该值大的情况下,表示产生氮向表面的偏析。
参照图32,可知在氧化膜通过紫外线激励氧自由基处理形成为7的膜厚的情况下,氮原子偏析到最初表面,但在进行90秒的氮化处理后,基本一样分布到膜中。即使其它膜中,在90秒的氮化处理下,可知氮原子在膜中的分布也基本一样。
在图33的实验中,图23的基板处理装置40对10个晶片(晶片#1-晶片#10)反复执行上述紫外线自由基氧化处理和遥控等离子体氮化处理。图33表示如此得到的氧氮化膜在每个晶片中的膜厚变动。其中,图33的结果表示在图23的结构中驱动上述紫外线光源45进行的紫外线自由基氧化处理时,形成氧化膜,使通过XPS测定求出的氧化膜的膜厚变为0.4nm,接着,通过驱动上述遥控等离子体源46进行的氮化处理,将如此形成的氧化膜变换为大约包含4%氮原子的氧氮化膜的情况。
参照图33,纵轴表示通过偏振光分析测定法求出如此得到的氧氮化膜的膜厚,但可知,从图33得到的膜厚大约为8(0.8nm),恒定。
图34表示由图23的基板处理装置40在硅基板上通过使用紫外线光源45的自由基氧化处理来形成膜厚为0.4nm的氧化膜后,通过遥控等离子体源46进行氮化情况下、调查基于氮化的膜厚增加的结果。
参照图34,可知,最初(进行氮化处理前)膜厚约为0.38nm的氧化膜在通过氮化处理导入4-7%氮原子的时刻,膜厚约增大到0.5nm。另一方面,在通过氮化处理导入约15%氮原子的情况下,膜厚约增大到1.3nm,此时,导入的氮原子通过氧化膜侵入到硅基板中,形成氮化膜。
在图34中,用▲表示向厚度为0.4nm的氧化膜中进一步导入氮的理想模型结构中的氮浓度与膜厚的关系。
参照图34,在该理想模型结构中,氮原子导入后的膜厚约为0.5nm,此时膜厚的增加约为0.1nm,氮浓度变为12%。若设该模型为基准,则在通过图23的基板处理装置40进行氧化膜的氮化的情况下,结论是优选将膜厚增加抑制到同程度的0.1nm-0.2nm。估计此时进入膜中的氮原子量最大为12%左右。
图35A、35B表示边通过驱动机构42C旋转硅基板W、边通过图23的基板处理装置40在硅基板W上形成2nm厚度的氧化膜、测定形成的氧氮化膜的氮浓度分布和膜厚分布的结果。其中,图35A、35B的实验边旋转形成有2nm厚度的硅基板、边在133Pa的压力下、450℃的基板温度下以2SLM的流量提供Ar气、以50sccm的流量提供氮气来进行。图35A中,明示基板表面中氮聚集的部分。另外,图35B中,表示通过偏振光分析测定法求出的氧氮化膜的膜厚与通过XPS分析求出的氮浓度。
图35A、35B的结果表示,通过在图23的基板处理装置40中这样旋转基板W,并最佳化Ar气体和氮气的流量,即使在产生非对称的自由基流的基板处理装置40中,也可在基板W的表面整体中实现基本一样的氮分布。
实施例4
如上所述,在制造具有图1的高电介质栅极绝缘膜的半导体装置1的情况下,必需在这种由基板处理装置40形成的基底氧化膜3上形成高电介质膜4。
高电介质膜4通过典型地CVD法形成,在例如形成ZrO2膜的情况下,使用ZrC14或其它包含Zr的气相原料,通过氧化来堆积ZrO2膜。
这种高电介质膜13的形成优选在图28A、28B的自由基氧化膜的氮化工序后,不使被处理基板接触外界气体来进行,因此,期望将图23的基板处理装置40组装在包含CVD室的组合型基板处理装置中。另外,优选在这种组合型基板处理装置中组装基于在先说明的UV-N2处理的有机物去除工序与原子层级的平坦化处理工序。
图36表示本发明实施例4的组合型基板处理装置50的示意结构。
参照图36,组合型基板处理装置50包含导入导出被处理基板W的盒体组件51、和经闸阀与上述盒体组件51结合的基板搬运室52,在上述基板搬运室52中,还与进行DHF处理的基板洗净室53、进行在先实施例中说明的有机物去除处理的UV-N2处理室54、进行平坦化处理的快速热处理室(RTP)55、包含图23的基板处理装置40的进行基于UV-O2自由基处理的基底氧化膜的形成和基于等离子体自由基的氮化处理的UV-O2/PLASMA-N2处理室56、通过ALD法等堆积高电介质膜的CVD室57、和冷却室58结合。
因此,首先将从盒体组件51导入基板搬运室52中的被处理基板W送到基板洗净室53,去除自然氧化膜。接着,将被处理基板W经基板搬运室52送到UV-N2处理室54,去除有机物。并且,将被处理基板W经基板搬运室52搬运到RTP室55,进行原子层级的平坦化处理。
接着,将如此进行平坦化处理后的被处理基板W经基板搬运室52送到UV-O2/PLASMA-N2处理室56,形成图1的基底氧化膜3和氮化膜3A。
之后,将被处理基板W通过基板搬运室52送到CVD室57,形成高电介质膜4,并且送到快速热处理室55,进行结晶化和氧缺损补偿。在快速热处理室55中处理后,通过基板搬运室52将被处理基板W送到盒体组件51。
但是,图36的组合型基板处理装置50中,在各处理室53-58中设置了联动的各种装置,结果,处理室除其本身外,还必需图36中虚线所示面积。可知此时,处理室中,面向基板搬运室52侧的部分与其它处理室的间隔窄,可利用的空间有限。
因此,在这种组合型基板处理装置50中,若使用图23的基板处理装置40,则处理容器41结合在基板搬运室52上,此时,产生图24B所示的在接近处理容器41的基板搬运室52侧突出于一侧的涡轮分子泵43B与相邻的处理室干涉的问题。
涡轮分子泵43B为了迅速减压处理容器41,必需设置在排气口41A附近,恰在基板搬运室42下面设置搬运机械手等各种装置,其中不存在可利用的空间。另外,在处理容器41的下面设置以基板旋转机构42C为起端的各种装置,无法得到设置涡轮分子泵23B的空间。
图37A、37B是表示本发明一实施例的基板处理装置40A的结构的侧面图和平面图。其中,图37A、37B向在先说明的部分附加相同的参照符号,并省略说明。
参照图37A、37B,基板处理装置40将涡轮分子泵23B配置在构成图36这种组合型基板处理装置情况下有空间余量的处理容器41的外侧、即与上述基板搬运单元47相对一侧。同时,在上述处理容器41中,在与上述基板搬运室相对侧形成与上述涡轮分子泵43B联动的排气口41E。并在比被处理基板W还接近上述基板搬运室47的一侧,设置导入氧的处理气体喷嘴41D和紫外线光源45,以使氧自由基通过上述被处理基板W的表面流到上述排气口471E。
上述涡轮分子泵43B沿垂直于上述处理容器41下部的方向、即吸气口与排气口上下排列的方向经阀43A进行结合,上述涡轮分子泵43B的排气口通过阀44A的后端结合在从上述处理容器41的排气口41A经阀44A至上述泵44的排气管线上。
基板处理装置40A在外侧、即与基板搬运单元47相反一侧形成配置涡轮分子泵43B,因此,即使构成图36的组合型基板处理装置,也不产生涡轮分子泵43B与相邻处理室干涉的问题。
图38A、38B表示使用上述基板处理装置40A来形成图1的基底氧化膜3的工序。
参照图38A、38B,在基底氧化膜形成工序中,阀43A和43C开放,阀44A关闭。结果,上述处理空间43B在上述排气口41E通过涡轮分子泵43B减压到1.33×10-1-1.33×10-4Pa(10-3-10-6Torr)的高真空状态,在该状态下,从上述处理气体喷嘴41D向处理空间41B中导入氧气。并边通过基板旋转机构42C旋转上述被处理基板W、边以适当能量驱动紫外线光源45,将形成的氧自由基沿基板表面流到排气口41E,一样氧化基板表面。从而,可在硅基板表面上一样地、再现性好地稳定形成具有1nm以下、尤其对应于2-3个原子层膜厚的约0.4nm膜厚的非常薄的硅氧化膜。不用说,也可形成厚度超过1nm的硅氧化膜。
图39A、39B表示使用本实施例的基板处理装置40A,在图38A、38B的工序后,氮化形成的基底氧化膜12的表面,形成氧氮化膜12A的工序。
参照图39A、39B,在氮化工序中,关闭上述阀43A和43C,开放阀44A。从而,从排气系统截断涡轮分子泵43B,上述处理空间41B通过上述泵44直接排气,减压到1.33Pa-13.3kPa(0.01-100Torr)的压力。
在该状态下,通过向上述遥控等离子体源46提供Ar气体和氮气,并高频激励上述气体,形成氮自由基。形成的氮自由基沿上述被处理基板W的表面流动到排气口41A,一样氮化此时旋转的被处理基板W的表面。通过这种氮化,图1所示基底氧化膜3的表面变换成氧氮化膜3A。
通过在图36所示组合型基板处理装置50中将本实施例的基板处理装置40A用于处理室56,可在包含如此形成的氧氮化膜3A的基底氧化膜3上接着形成ZrO2、HfO2、Ta2O5、ZrSiO4、HfSiO4、Al2O3等高电介质膜4。
以上说明中,说明使用基板处理装置40A来形成非常薄的基底氧化膜的例子,但本发明不限于这种特定实施例,也可适用于在硅基板或硅层上形成期望膜厚的高质量的氧化膜、氮化膜或氧氮化膜。
实施例5
图40A、40B表示本发明实施例5的UV-N2基板处理装置60的结构。
参照图40A、40B,基板处理装置60变为图2的基板处理装置10的一变形例,具备由排气端61A排气、保持被处理基板62的处理容器61,上述被处理基板62在上述处理容器61中,被保持在石英玻璃构成的光学透明的基板保持台61B上。并且,在上述处理容器61中,与上述被处理基板62相对地形成石英玻璃浇淋头61C。
在上述处理容器61的上部,与上述被处理基板62相对地形成石英玻璃窗61D,在上述石英玻璃窗61D的外侧,形成排列多个线状受激准分子灯的紫外线光源62。另外,在上述处理容器61的底部,还对应于上述被处理基板62的底面来形成另一石英玻璃窗61E,在上述石英玻璃窗61E的外侧,形成红外加热灯63。另外,在上述石英玻璃窗61D与紫外线光源62之间,为了保护上述紫外线光源62,形成可动遮光机构64。
在图40A的状态下,向上述处理容器61中导入氮气,开放上述可动遮光机构64,驱动紫外线光源62,由此,去除上述被处理基板62表面的有机物等碳污染。
在图40A的状态下,不驱动上述红外加热灯63。结果,如上所述,附着在上述硅基板62表面的、空气中包含的碳化氢等引起的有机物被来自紫外线光源62的紫外线分解,与氮气一起排出到处理容器61之外。
接着,在图40B的状态下,熄灭上述紫外线光源62,关闭遮光机构64后,向上述处理容器61中导入Ar气体。通过驱动上述红外加热灯63,加热上述硅基板62,基板表面的硅原子移动,形成原子层台阶。在图40B的状态下,因为在图40A的工序中从基板表面去除了碳原子,所以在硅基板表面中不会形成SiC等缺陷,硅原子不会因这种缺陷而被清洁。因此,若温度大于940℃,则硅原子可在硅基板表面自由移动。
在图40B的工序后,上述红外加热灯63熄灭,再次返回图40A的状态,遮光机构64被开放,向上述处理容器61中导入氧气。并且,通过驱动上述紫外线光源62,在图40B的工序中,在平坦化至原子层等级的硅基板62的表面上形成非常薄的、2-3个原子层厚度的硅氧化膜。
在图40的基板处理装置60中,所谓处理温度压力也是通常半导体装置制造中使用的值,另外,因为不必氢处理,所以上述基板处理装置60适于与其它基板处理装置一起构筑组合型单张处理装置。
以上,以优选实施例来说明了本发明,但本发明不限于上述特定实施例,在权利要求范围记载的主旨内,可进行各种变形、变更。
产业上的可利用性
根据本发明,在基于热处理的基板表面的平坦化工序之前,通过优选由紫外线激励氮气(UV-N2)处理来去除基板表面的碳,抑制基板表面的平坦化处理时由于硅原子而形成SiC等杂质,即使在940℃左右的较低温度的热处理中,硅原子也可自由地在基板表面运动。结果,即使是抛光基板等表面中存在不规则凹凸的基板,也可得到凹凸平坦化、呈现原子层台阶的平坦性非常好的基板表面。此时,不必在以前的超高真空环境中或氢炉中进行这种平坦化处理,在通常的Ar等稀有气体气氛气中进行即可。因此,本发明的基板处理方法适用于构筑与其它半导体制造工序相组合来执行单张基板处理的组合型半导体制造装置。
在本发明中,通过氮气气氛气中的紫外线照射来分解、低分子化残留在硅基板表面上的碳化氢等有机物,结果,认为生成的低分子碳化合物在低压N2气氛气中升华,并从硅基板表面去除。本发明中使用的紫外线线光的波长不使氮气本身活性化,不在硅基板表面上形成氮化膜。优选具有150nm以上、270nm以下的波长、尤其是约172nm的波长,以便上述UV-N2处理能断开C=N键以外的碳键。
Claims (21)
1、一种硅基板表面的平坦化处理方法,其特征在于:包括:
向硅基板表面照射紫外线从所述硅基板表面去除碳的工序、和
对从所述硅基板表面去除了碳的所述硅基板进行热处理的工序,
所述热处理的工序是在非活性气体的环境下实行的。
2、根据权利要求1所述的平坦化处理方法,其特征在于:
所述去除碳的工序是,在所述硅基板上流过非活性气体并且所述紫外线选择所述非活性气体相对所述紫外线而成为非活性的不具有吸收区域的波长。
3、根据权利要求2所述的平坦化处理方法,其特征在于:
所述非活性气体是氮气。
4、根据权利要求2所述的平坦化处理方法,其特征在于:
所述紫外线具有270nm以下150nm以上的波长。
5、根据权利要求2所述的平坦化处理方法,其特征在于:
所述紫外线具有170nm的波长。
6、根据权利要求1所述的平坦化处理方法,其特征在于:
在550℃以下的温度下执行所述去除碳的工序。
7、根据权利要求1所述的平坦化处理方法,其特征在于:
在约450℃的温度下执行所述去除碳的工序。
8、根据权利要求1所述的平坦化处理方法,其特征在于:
在1.33×104-1.33×10-3Pa的压力下执行所述去除碳的工序。
9、根据权利要求1所述的平坦化处理方法,其特征在于:
在940℃以上的温度下执行所述热处理工序。
10、根据权利要求1所述的平坦化处理方法,其特征在于:
在稀有气体气氛气中执行所述热处理工序。
11、根据权利要求9所述的平坦化处理方法,其特征在于:
所述热处理工序包含灯加热工序。
12、根据权利要求1所述的平坦化处理方法,其特征在于:
在所述碳去除工序后,在同一处理容器中连续执行所述热处理工序。
13、根据权利要求1所述的平坦化处理方法,其特征在于:
在第一处理容器中执行所述碳去除工序,在通过真空搬运路径与所述第一处理容器结合的第二处理容器中执行所述热处理工序。
14、根据权利要求1所述的平坦化处理方法,其特征在于:
在所述热处理工序后,包含通过在所述硅基板表面中流过氧化气体、由紫外线使其活性化而加以氧化的工序。
15、根据权利要求2所述的平坦化处理方法,其特征在于:
在所述热处理工序后,包含通过在所述硅基板表面中流过氧化气体、由紫外线使其活性化而加以氧化的工序,使所述氧化气体活性化的紫外线与使所述硅基板表面活性化用的紫外线具有相同的波长。
16、一种基板处理装置,其特征在于:包括:
处理容器,配备保持被处理基板的基板保持台,通过排气系统进行排气;
第一气体供给系统,向所述处理容器中导入氮气;
第一光学窗,形成于所述处理容器的一部分;
紫外线光源,设置在所述处理容器的外侧,经所述第一光学窗照射所述基板保持台上的被处理基板;
第二光学窗,形成于所述处理容器的一部分;
红外线灯,设置在所述处理容器的外侧,经所述第二光学窗来照射所述基板保持台上的被处理基板;和
第二气体导入系统,向所述处理容器中导入稀有气体。。
17、根据权利要求16所述的基板处理装置,其特征在于:
所述第一光学窗与所述第二光学窗夹持所述基板保持台上的被处理基板而大致相对地形成。
18、根据权利要求17所述的基板处理装置,其特征在于:还包括:
在所述第一光学窗与所述紫外线光源之间设置遮光机构。
19、一种组合型半导体制造装置,其特征在于:包括:
盒体组件;
真空搬运路径,与所述盒体组件结合而设置,保持基板搬运机构;
第一基板处理室,具有:处理容器,配备保持被处理基板的基板保持台,通过排气系统进行排气;第一气体供给系统,向所述处理容器中导入氮气;第二气体供给系统,向所述处理容器中提供氧气;光学窗,形成于所述处理容器的一部分;和紫外线光源,设置在所述处理容器的外侧,经所述光学窗照射所述基板保持台上的被处理基板,该第一基板处理室与所述真空搬运路径结合;
第二基板处理室,与所述真空搬运路径结合而设置,在稀有气体气氛气中对所述被处理基板进行热处理;和
控制所述基板搬运机构及所述第一和第二气体供给系统的控制装置,
所述控制装置执行如下步骤:碳去除工序,通过所述基板搬运机构将从所述盒体组件中导入的被处理基板搬运到所述第一基板处理室,从所述第一气体供给系统向所述第一基板处理室中导入氮气,驱动所述紫外线光源,在所述第一基板处理室中,从所述被处理基板表面去除碳;平坦化工序,通过所述基板搬运机构将结束所述碳去除工序的被处理基板搬运到所述第二基板处理室,在所述第二基板处理室中,通过所述稀有气体中的热处理来平坦化基板表面;和氧化工序,通过所述基板搬运机构将结束所述平坦化工序后的被处理基板搬运到所述第一基板处理室,驱动所述第二气体供给系统,从所述第二气体供给系统导入氧气,氧化结束了所述平坦化工序后的被处理基板表面。
20、根据权利要求19所述的组合型半导体制造装置,其特征在于:
还具备第三基板处理室,与所述真空搬运室结合而设置,在所述被处理基板上堆积高电介质膜,所述控制装置通过所述真空搬运机构将结束所述氧化工序后的被处理基板搬运到所述第三基板处理室,堆积所述高电介质膜。
21、一种组合型半导体制造装置,其特征在于:包括:
盒体组件;
真空搬运路径,与所述盒体组件结合而设置,保持基板搬运机构;
第一基板处理室,具有:处理容器,配备保持被处理基板的基板保持台,通过排气系统进行排气;第一气体供给系统,向所述处理容器中导入氮气;第二气体供给系统,向所述处理容器中提供稀有气体;第三气体供给系统,向所述处理容器中提供氧气;第一光学窗,形成于所述处理容器的一部分;紫外线光源,设置在所述处理容器的外侧,经所述第一光学窗照射所述基板保持台上的被处理基板;和灯光源,设置在所述处理容器的外侧,经所述第二光学窗,照射所述基板保持台上的被处理基板,该第一基板处理室与所述真空搬运路径结合而设置;
第二基板处理室,与所述真空搬运路径结合而设置,在所述被处理基板上堆积高电介质膜;和
控制所述基板搬运机构及所述第一和第二气体供给系统的控制装置,
所述控制装置执行如下步骤:碳去除工序,通过所述基板搬运机构将从所述盒体组件中导入的被处理基板搬运到所述第一基板处理室,从所述第一气体供给系统向所述第一基板处理室中导入氮气,驱动所述紫外线光源,在所述第一基板处理室中,从所述被处理基板表面去除碳;平坦化工序,在所述碳去除工序后,从所述第二气体供给系统向所述第一基板处理室中导入稀有气体,通过驱动所述灯光源,平坦化基板表面;和氧化工序,在所述平坦化工序后,从所述第三气体供给系统向所述第一基板处理室中导入氧气,氧化所述被处理基板表面,在所述氧化工序后,通过所述基板搬运机构将所述被处理基板搬运到所述第二基板处理室中,进行所述高电介质膜的堆积。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102437001A (zh) * | 2010-09-17 | 2012-05-02 | 东京毅力科创株式会社 | 真空处理装置、真空处理方法以及微细加工装置 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974779B2 (en) * | 2003-09-16 | 2005-12-13 | Tokyo Electron Limited | Interfacial oxidation process for high-k gate dielectric process integration |
| JP4647499B2 (ja) * | 2003-12-18 | 2011-03-09 | 東京エレクトロン株式会社 | 成膜方法およびコンピュータ可読記録媒体 |
| JP4860113B2 (ja) * | 2003-12-26 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| WO2005098961A1 (ja) * | 2004-04-09 | 2005-10-20 | Tokyo Electron Limited | ゲート絶縁膜の形成方法、記憶媒体、及びコンピュータプログラム |
| TW200620472A (en) | 2004-09-09 | 2006-06-16 | Tokyo Electron Ltd | Thin film capacitor, method for forming same, and computer readable recording medium |
| JP2006114747A (ja) * | 2004-10-15 | 2006-04-27 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP4509839B2 (ja) * | 2005-03-29 | 2010-07-21 | 東京エレクトロン株式会社 | 基板処理方法 |
| WO2007030156A2 (en) * | 2005-04-27 | 2007-03-15 | The Regents Of The University Of California | Semiconductor materials matrix for neutron detection |
| US8829460B2 (en) * | 2005-04-27 | 2014-09-09 | Lawrence Livermore National Security, Llc | Three-dimensional boron particle loaded thermal neutron detector |
| US8314400B2 (en) * | 2005-04-27 | 2012-11-20 | Lawrence Livermore National Security, Llc | Method to planarize three-dimensional structures to enable conformal electrodes |
| US8558188B2 (en) | 2005-04-27 | 2013-10-15 | Lawrence Livermore National Security, Llc | Method for manufacturing solid-state thermal neutron detectors with simultaneous high thermal neutron detection efficiency (>50%) and neutron to gamma discrimination (>1.0E4) |
| KR101233059B1 (ko) * | 2005-06-22 | 2013-02-13 | 액셀리스 테크놀로지스, 인크. | 유전 물질을 처리하는 장치 및 프로세스 |
| US8008214B2 (en) | 2005-12-16 | 2011-08-30 | Samsung Electronics Co., Ltd. | Method of forming an insulation structure and method of manufacturing a semiconductor device using the same |
| JP2007194582A (ja) * | 2005-12-20 | 2007-08-02 | Tokyo Electron Ltd | 高誘電体薄膜の改質方法及び半導体装置 |
| US7547633B2 (en) * | 2006-05-01 | 2009-06-16 | Applied Materials, Inc. | UV assisted thermal processing |
| US7527695B2 (en) * | 2006-06-21 | 2009-05-05 | Asahi Glass Company, Limited | Apparatus and method for cleaning substrate |
| US20080038486A1 (en) * | 2006-08-03 | 2008-02-14 | Helmuth Treichel | Radical Assisted Batch Film Deposition |
| JP2008109014A (ja) * | 2006-10-27 | 2008-05-08 | Covalent Materials Corp | 半導体ウェーハおよびその製造方法 |
| EP2058844A1 (en) * | 2007-10-30 | 2009-05-13 | Interuniversitair Microelektronica Centrum (IMEC) | Method of forming a semiconductor device |
| US7964040B2 (en) * | 2007-11-08 | 2011-06-21 | Applied Materials, Inc. | Multi-port pumping system for substrate processing chambers |
| JP5438750B2 (ja) * | 2008-03-24 | 2014-03-12 | 本田技研工業株式会社 | 原子間力顕微鏡を利用したナノ構造の堆積のための装置 |
| US20120319252A1 (en) * | 2010-01-29 | 2012-12-20 | Hitachi Kokusai Electric Inc. | Method for manufacturing semiconductor device, substrate processing apparatus, and semiconductor device |
| JPWO2012014881A1 (ja) * | 2010-07-27 | 2013-09-12 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
| US20120180954A1 (en) | 2011-01-18 | 2012-07-19 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US20120225203A1 (en) * | 2011-03-01 | 2012-09-06 | Applied Materials, Inc. | Apparatus and Process for Atomic Layer Deposition |
| WO2013048415A1 (en) * | 2011-09-29 | 2013-04-04 | Intel Corporation | Low temperature thin wafer backside vacuum process with backgrinding tape |
| US8889566B2 (en) | 2012-09-11 | 2014-11-18 | Applied Materials, Inc. | Low cost flowable dielectric films |
| US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
| JP6080101B2 (ja) * | 2013-02-15 | 2017-02-15 | 信越半導体株式会社 | シリコン基板の再結合ライフタイム測定方法 |
| US10777432B2 (en) | 2014-02-27 | 2020-09-15 | SCREEN Holdings Co., Ltd. | Substrate processing apparatus and substrate processing method |
| US9412581B2 (en) | 2014-07-16 | 2016-08-09 | Applied Materials, Inc. | Low-K dielectric gapfill by flowable deposition |
| JP6301796B2 (ja) * | 2014-09-24 | 2018-03-28 | 日本電子株式会社 | 有機化合物除去装置 |
| US10276362B2 (en) * | 2016-04-29 | 2019-04-30 | Infineon Technologies Ag | Method for processing a semiconductor region and an electronic device |
| JP7038564B2 (ja) * | 2018-02-22 | 2022-03-18 | 東京エレクトロン株式会社 | 膜形成方法及び基板処理装置 |
| WO2020068338A1 (en) * | 2018-09-24 | 2020-04-02 | Applied Materials, Inc. | Atomic oxygen and ozone device for cleaning and surface treatment |
| US10861722B2 (en) * | 2018-11-13 | 2020-12-08 | Applied Materials, Inc. | Integrated semiconductor processing |
| JP7321730B2 (ja) | 2019-03-14 | 2023-08-07 | キオクシア株式会社 | 半導体装置の製造方法 |
| KR102433558B1 (ko) * | 2019-07-11 | 2022-08-19 | 세메스 주식회사 | 기판 처리 장치 및 기판 처리 방법 |
| US11798799B2 (en) * | 2021-08-09 | 2023-10-24 | Applied Materials, Inc. | Ultraviolet and ozone clean system |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270830A (ja) * | 1985-05-24 | 1986-12-01 | Nec Corp | 表面清浄化方法 |
| JPH04196533A (ja) * | 1990-11-28 | 1992-07-16 | Kawasaki Steel Corp | 半導体基板処理方法およびその装置 |
| WO1992022084A1 (en) * | 1991-05-21 | 1992-12-10 | Advantage Production Technology, Inc. | Organic preclean for improving vapor phase wafer etch uniformity |
| JPH0645305A (ja) * | 1992-07-22 | 1994-02-18 | Toshiba Corp | 半導体基板表面処理装置 |
| US5980513A (en) * | 1994-04-25 | 1999-11-09 | Autonomous Technologies Corp. | Laser beam delivery and eye tracking system |
| JPH07321046A (ja) | 1994-05-23 | 1995-12-08 | Hitachi Ltd | 薄膜形成装置及び薄膜形成方法 |
| JP2917900B2 (ja) * | 1996-03-29 | 1999-07-12 | 日本電気株式会社 | Iii −v族化合物半導体基板の表面処理方法 |
| JP3439040B2 (ja) | 1996-09-04 | 2003-08-25 | 明彦 吉川 | 化合物半導体の表面処理方法 |
| JP3464596B2 (ja) * | 1996-09-13 | 2003-11-10 | 富士通株式会社 | 半導体装置の製造方法および製造装置 |
| US6582424B2 (en) | 1996-10-30 | 2003-06-24 | Megadyne Medical Products, Inc. | Capacitive reusable electrosurgical return electrode |
| JP3292101B2 (ja) * | 1997-07-18 | 2002-06-17 | 信越半導体株式会社 | 珪素単結晶基板表面の平滑化方法 |
| JP3526204B2 (ja) | 1998-02-09 | 2004-05-10 | 島田理化工業株式会社 | 紫外線洗浄装置 |
| JP3478141B2 (ja) | 1998-09-14 | 2003-12-15 | 信越半導体株式会社 | シリコンウエーハの熱処理方法及びシリコンウエーハ |
| CN1296526C (zh) * | 1998-10-14 | 2007-01-24 | Memc电子材料有限公司 | 热退火后的低缺陷密度单晶硅 |
| JP3695684B2 (ja) | 1999-03-31 | 2005-09-14 | 株式会社荏原製作所 | 基板表面の洗浄方法と装置 |
| WO2000070666A1 (en) | 1999-05-14 | 2000-11-23 | Tokyo Electron Limited | Method and apparatus for processing |
| JP2000082701A (ja) * | 1999-06-28 | 2000-03-21 | Hitachi Ltd | 連続処理方法及び装置 |
| JP4318011B2 (ja) * | 2000-06-02 | 2009-08-19 | 株式会社日立ハイテクノロジーズ | 基板処理装置及び処理方法 |
| US6630995B1 (en) * | 1999-09-07 | 2003-10-07 | Applied Materials, Inc. | Method and apparatus for embedded substrate and system status monitoring |
| US6248618B1 (en) * | 1999-10-12 | 2001-06-19 | Chartered Semiconductor Manufacturing Ltd. | Method of fabrication of dual gate oxides for CMOS devices |
| EP2259299A1 (en) * | 1999-10-14 | 2010-12-08 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing SOI wafer, and SOI wafer |
| JP2002217155A (ja) * | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体基板の洗浄方法 |
| SG152910A1 (en) * | 2001-12-07 | 2009-06-29 | Tokyo Electron Ltd | Nitriding method for insulation film, semiconductor device and production method for semiconductor device, substrate treating device and substrate treating method |
-
2002
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102437001A (zh) * | 2010-09-17 | 2012-05-02 | 东京毅力科创株式会社 | 真空处理装置、真空处理方法以及微细加工装置 |
Also Published As
| Publication number | Publication date |
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