CN113939911B - 一种芯片以及集成芯片 - Google Patents

Abstract

一种芯片以及集成芯片，以解决现有技术中封装芯片中上下层芯片需要通过TSV方式互连，导致下层芯片结构中的翘曲风险高、设计复杂度以及制作工艺难度大的问题。该集成芯片包括互连层，设置在互连层上的第一芯片，第二芯片以及第一垂直互连结构。其中，第二芯片包括第一部分和第二部分，第一部分被设置在第一芯片的顶部表面上，第二部分突出于第一芯片的侧方；第一垂直互连结构设置在第一芯片的侧方，第二芯片的第二部分通过第一垂直互连结构与互连层电性连接，即第一芯片与第二芯片相错设置，第一垂直互连结构与第二芯片的第二部分设置在第一芯片的同侧，第二芯片的第二部分绕过第一芯片，通过第一垂直互连结构与互连层电性连接。

Description

一种芯片以及集成芯片

技术领域

本申请涉及芯片封装技术领域，尤其涉及一种芯片以及集成芯片。

背景技术

随着半导体技术的发展，芯片封装技术在电子设备产业链中的地位也变得更加重要。其中，在芯片封装技术中堆叠型封装(package on package,POP)技术工艺较为成熟，可行性较高，可以大幅度提高芯片封装的集成度，具有较高的收益。

目前，采用堆叠型封装技术封装的集成芯片中上层芯片和下层芯片通过焊球(solder ball)、布线层、垂直互连结构以及基板(substrate)等实现互连，互连走线较长，导致堆叠封装后形成的芯片的带宽较小。

采用堆叠型封装技术的集成芯片的常见结构如图1所示，上层芯片位于下层芯片的上方，上层芯片通过焊球、互连层(布线层或基板)、垂直互连结构、扇出型布线层(fanout redistribution layer,FO-RDL)、小铜柱(copper stud)与下层芯片实现电性互连。其中，上层芯片可以是动态随机存取存储器(dynamic random access memory，DRAM)芯片，下层芯片可以是系统芯片(system on chip，简称SOC)，DRAM芯片通常是直接从存储器制造商购买的封装好的DRAM封装体，封装好的存储器中的多颗存储器裸芯片(bare die)通过引线键合(wire bonding，WB)或者硅通孔(through silicon via,TSV)等技术进行不同层裸芯片之间的互连，通过塑封形成封装体。

由图1可知，上层芯片和下层芯片通过焊球、互连层、垂直互连结构、扇出型布线层以及小铜柱实现电性互连，互连路径较长，导致封装后的集成芯片带宽较小。随着半导体技术的快速发展，考虑到散热和电力分配的需求，下层芯片开始也有了多芯片集成的需求。为了提高该SOC的工作效率，会在下层芯片中再为所述SOC封装一个存储芯片。这样，对于SOC需要用到的传输速率要求高的数据，可以存放在下层芯片内的存储芯片中，而不需要通过访问上层的DRAM芯片。下层芯片中的SOC和存储芯片的封装通常也会采用叠加的方式，比如将SOC设置在存储芯片的顶部，所述SOC的有源面贴在存储芯片的硅层上，然后通过在存储芯片的硅层中打上TSV的方式实现SOC和存储芯片的有源面的互联。

在这种场景下，由于下层芯片中的存储芯片中要形成TSV，这就需要增大下层芯片中的存储芯片的体积，尤其是横向面积，从而导致下层芯片结构中的翘曲风险提高。同时，这也提高了下层芯片的设计复杂度，加大了制作工艺难度。

发明内容

本申请提供一种芯片以及集成芯片，以解决现有技术中封装芯片中上下层芯片需要通过TSV方式互连，导致下层芯片结构中的翘曲风险高、设计复杂度以及制作工艺难度大的问题。

第一方面，本申请提供了一种集成芯片，该集成芯片包括互连层，设置在互连层上的第一芯片，第二芯片以及第一垂直互连结构。其中，第二芯片包括第一部分和第二部分，第一部分被设置在第一芯片的顶部表面上，第二部分突出于第一芯片的侧方；第一垂直互连结构设置在第一芯片的侧方，第二芯片的第二部分通过第一垂直互连结构与互连层电性连接。即第一芯片与第二芯片相错设置，第一垂直互连结构与第二芯片的第二部分设置在第一芯片的同侧，第二芯片的第二部分绕过第一芯片，通过第一垂直互连结构与互连层电性连接。

通过上述方案，集成芯片中的第二芯片通过第一垂直互连结构与设置在互连层上的第一芯片电性连接，能够尽量缩短第二芯片与第一芯片之间的互连路径，以提高集成芯片数据传输速率，即提高集成芯片的带宽。并且，第二芯片的第二部分绕过了第一芯，通过第一垂直互连结构与互连层电性连接，使得第一芯片以及第二芯片中均不需要制作TSV，能够降低集成芯片的设计以及加工的复杂度，以及应力和翘曲的风险。

在本发明实施例中，第一芯片和第二芯片可以为处理器芯片和存储器芯片的任意组合，比如第一芯片为处理器芯片，第二芯片为存储器芯片，亦或者，第一芯片为存储器芯片，第二芯片为处理器芯片。在可选择的实施例中，所述第一芯片和第二芯片也可以是其它类型芯片的任意组合。

另外，集成芯片的结构为常见的堆叠型封装结构，技术风险较低，技术可行性较高，并且具有较好的封装集成性能，易于其他的芯片封装在一起。

一个可能的实施方式中，第一垂直互连结构为多个焊球，或者为多个铜柱，或者为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV。第一垂直互连结构的一端被直接连接至第二芯片的第二部分的底部，第一垂直互连结构的另一端被直接连接至互连层中的导电层。

一个可能的实施方式中，第二芯片上设置有数据传输管脚，第二芯片上的所有信号传输管脚均设置于第二芯片的第二部分的底部，能够缩短第一芯片与第二芯片之间的数据传输路径，进而可以提高集成芯片的带宽。

进一步地，第一芯片中用于与第二芯片的管脚连接的管脚可以设置在第一芯片靠近第二芯片的第二部分的一侧，以最大程度地缩短第一芯片与第二芯片的互连路径，提高集成芯片的带宽。

一个可能的实施方式中，第二芯片上还设置有供电管脚，第二芯片上的供电管脚均设置在第二芯片的第二部分的底部。

一个可能的实施方式中，第二芯片的数据传输管脚以及供电管脚呈阵列分布，构成第一管脚阵列。其中，第一管脚阵列的任意一列中所有管脚的类型相同，该第一管脚阵列的任意相邻两列中管脚的类型不同即该第一管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚；或者，该第一管脚阵列中任意一行中所有管脚的类型相同，该第一管脚阵列中任意相邻两行中管脚的类型不同，即该第一管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。

相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第二芯片的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第二芯片中管脚所占的面积，进而能够增加第二芯片单位面积内的管脚数目，满足芯片高度集成的需求。同时，第二芯片的信号传输管脚与电源管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

一个可能的实施方式中，第一芯片可以为处理器芯片，第二芯片可以为存储器芯片。

一个可能的实施方式中，第二芯片的第一部分通过黏贴材料被固定在第一芯片的顶部表面上。其中，黏贴材料可以为芯片粘合剂或银浆等材料。

一个可能的实施方式中，集成芯片包括至少两个第一芯片；或者，集成芯片包括至少两个第二芯片；或者，集成芯片包括至少两个第一芯片以及至少两个第二芯片。

一个可能的实施方式中，集成芯片还包括第三芯片和第二垂直互连结构。其中，第三芯片包括第三部分和第四部分，该第三部分被固定在第二芯片的顶部表面上，该第四部分突出于第二芯片的侧方；第二垂直互连结构设置在第二芯片的侧方，第三芯片的第四部分通过第二垂直互连结构与互连层电性连接。

一个可能的实施方式中，第二垂直互连结构为多个焊球，或者为多个铜柱，或者为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV。第二垂直互连结构的一端被直接连接至第三芯片的第四部分的底部，第二垂直互连结构的另一端被直接连接至互连层中的导电层。

一个可能的实施方式中，第三芯片上设置有数据传输管脚，第三芯片上的所有信号传输管脚均设置于第三芯片的第四部分的底部，能够缩短第一芯片与第三芯片之间的数据传输路径，进而可以提高集成芯片的带宽。

进一步地，第一芯片中用于与第三芯片的管脚连接的管脚可以设置在第一芯片靠近第三芯片的第四部分的一侧，以最大程度地缩短第一芯片与第三芯片的互连路径，提高集成芯片的带宽。

一个可能的实施方式中，第三芯片上还设置有供电管脚，第三芯片上的供电管脚均设置在第二芯片的第四部分的底部。

一个可能的实施方式中，第三芯片的数据传输管脚以及供电管脚呈阵列分布，构成第二管脚阵列。其中，第二管脚阵列的任意一列中所有管脚的类型相同，该第二管脚阵列的任意相邻两列中管脚的类型不同，即该第二管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚；或者，该第二管脚阵列中任意一行中所有管脚的类型相同，该第二管脚阵列中任意相邻两行中管脚的类型不同，即该第二管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。

相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第三芯片的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第三芯片中管脚所占的面积，进而能够增加第三芯片单位面积内的管脚数目，满足芯片高度集成的需求。同时，第三芯片的信号传输管脚与电源管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

一个可能的实施方式中，为了提供稳定的结构和电学性能，集成芯片还包绝缘材料，该绝缘材料包裹第一芯片、垂直互连结构以及第二芯片。其中，以第一芯片的顶部为水平分界面，绝缘材料可以划分为上下布置的第一绝缘材料和第二绝缘材料，此时，第一绝缘材料包裹第一芯片以及垂直互连结构，第二绝缘材料包裹第二芯片。

第二方面，本申请提供了另一种集成芯片，该集成芯片包括：第一互连层，设置在第一互连层上的第一芯片，设置在第一芯片顶部表面上的第二互连层，设置在第二互连层顶部表面上的第二芯片以及第一垂直互连结构。其中，第二芯片包括第一部分和第二部分，第一部分与第一芯片在第二互连层上的投影重合，第二部分自第一部分沿着第二互连层突出于第一芯片的侧方；第一垂直互连结构设置在第一芯片的侧方，第一芯片和第二芯片通过第二互连层和第一垂直互连结构，绕过第一芯片，与第一互连层相连。

通过上述方案，集成芯片中的第二芯片的第二部通过垂直互连结构与设置在第一互连层上的第一芯片电性连接，能够尽量缩短第二芯片的第二部分与第一芯片之间的互连路径，以提高集成芯片数据传输速率，即提高集成芯片的带宽，并使得第二芯片的第二部分绕过了第一芯片，通过第一垂直互连结构与第一互连层电性连接，进而使得第一芯片以及第二芯片中均不需要制作TSV，能够降低集成芯片的的设计以及加工的复杂度，以及应力和翘曲的风险。并且，第二互连层不仅可以将第二芯片的第一部分底部的管脚从第二芯片的其他边扇出，增大管脚的间距，以方便第二芯片与第一芯片的管脚互连，还可以作为应力缓冲层，降低第二芯片与垂直互连结构互连时产生的应力。

另外，集成芯片的结构为常见的堆叠型封装结构，技术风险较低，技术可行性较高，并且具有较好的封装集成性能，易于其他的芯片封装在一起。

一个可能的实施方式中，第一垂直互连结构为多个焊球，或者为多个铜柱，或者为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV。第一垂直互连结构的一端通过第二互连层连接至第二芯片的第二部分的底部，第一垂直互连结构的另一端被直接连接至第一互连层中的导电层。

一个可能的实施方式中，第二芯片上设置有信号传输管脚，第二芯片上的所有第二信号传输管脚均设置在第二芯片的第二部分的底部(有源面)，能够缩短第一芯片与第二芯片之间的数据传输路径，进而可以提高集成芯片的带宽。

进一步地，第一芯片中用于与第二芯片的管脚连接的管脚可以设置在第一芯片靠近第二芯片的第二部分的一侧，以最大程度地缩短第一芯片与第二芯片的互连路径，提高集成芯片的带宽。

一个可能的实施方式中，第二芯片上还设置有供电管脚，第二芯片上的供电管脚中的部分或者全部设置在第二芯片的第二部分的底部。

一个可能的实施方式中，第二芯片上的信号传输管脚以及供电管脚呈阵列分布，构成第一管脚阵列。该第一管脚阵列的任意一列中所有管脚的类型相同，该第一管脚阵列的任意相邻两列中管脚的类型不同；或者，该第一管脚阵列中任意一行中所有管脚的类型相同，该第一管脚阵列中任意相邻两行中管脚的类型不同。

相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，上述方案中第二芯片的信号传输管脚与电源管脚按照行或者列间隔分布，能够减小第二芯片中管脚所占的面积，进而能够增加第二芯片单位面积内的管脚数目，满足芯片高度集成的需求，同时，第二芯片的信号传输管脚与电源管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

一个可能的实施方式中，第二芯片的第二部分底部设置有高速信号管脚，该高速信号管脚用于传输高速信号(高敏感性信号)，使得第二芯片的高速信号管脚直接通过第一垂直互连结构与第一互连层电性连接，能够缩短第二芯片中高速信号管脚与第一芯片之间的互连路径，而高速信号管脚中所传输的高速信号对集成芯片的为影响集成芯片带宽的主要因素，因此采用将高速信号管脚设置在第二芯片的第二部分的底部的方式，能够有效提高集成芯片的带宽。

一个可能的实施方式中，集成芯片包括至少两个第一芯片；或者，集成芯片包括至少两个所述第二芯片；或者，集成芯片包括至少两个第一芯片以及至少两个所述第二芯片。

一个可能的实施方式中，第一芯片为处理器芯片，第二芯片为存储器芯片。

一个可能的实施方式中，集成芯片还包括设置在第二芯片顶部表面上的第三互连层和设置在第三互连层顶部表面上的第三芯片。其中，第三芯片包括第三部分和第四部分，该第三部分与第二芯片在第三互连层上的投影重合，该第四部分自该第三部分沿着第三互连层突出于第二芯片的侧方；第二垂直互连结构设置于第二芯片的侧方，第三芯片通过第三互连层和第二垂直互连结构，绕过第一芯片，与第一互连层相连。

一个可能的实施方式中，第二垂直互连结构为多个焊球，或者为多个铜柱，或者为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV。第二垂直互连结构的一端通过第三互连层连接至第三芯片的第四部分的底部，第二垂直互连结构的另一端被直接连接至第一互连层中的导电层。

一个可能的实施方式中，第三芯片上设置有信号传输管脚，第三芯片上的所有第二信号传输管脚均设置在第二芯片的第四部分的底部(有源面)，能够缩短第一芯片与第三芯片之间的数据传输路径，进而可以提高集成芯片的带宽。

进一步地，第一芯片中用于与第三芯片的管脚连接的管脚可以设置在第一芯片靠近第三芯片的第四部分的一侧，以最大程度地缩短第一芯片与第三芯片的互连路径，提高集成芯片的带宽。

一个可能的实施方式中，第三芯片上设置有数据传输管脚，第三芯片上的所有信号传输管脚均设置于第三芯片的第四部分的底部，能够缩短第一芯片与第三芯片之间的数据传输路径，进而可以提高集成芯片的带宽。

进一步地，第一芯片中用于与第三芯片的管脚连接的管脚可以设置在第一芯片靠近第三芯片的第四部分的一侧，以最大程度地缩短第一芯片与第三芯片的互连路径，提高集成芯片的带宽。

一个可能的实施方式中，第三芯片上还设置有供电管脚，第三芯片上的供电管脚中的部分或全部设置在第三芯片的第四部分的底部。

一个可能的实施方式中，第三芯片的数据传输管脚以及供电管脚呈阵列分布，构成第二管脚阵列。其中，第二管脚阵列的任意一列中所有管脚的类型相同，该第二管脚阵列的任意相邻两列中管脚的类型不同，即该第二管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚；或者，该第二管脚阵列中任意一行中所有管脚的类型相同，该第二管脚阵列中任意相邻两行中管脚的类型不同，即该第二管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。

相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第三芯片的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第三芯片中管脚所占的面积，进而能够增加第三芯片单位面积内的管脚数目，满足芯片高度集成的需求。同时，第三芯片的信号传输管脚与电源管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

一个可能的实施方式中，第三芯片的第四部分底部设置有高速信号管脚，该高速信号管脚用于传输高速信号(高敏感性信号)，使得第三芯片的高速信号管脚直接通过第二垂直互连结构与第一互连层电性连接，能够缩短第三芯片中高速信号管脚与第一芯片之间的互连路径，而高速信号管脚中所传输的高速信号对集成芯片的为影响集成芯片带宽的主要因素，因此采用将高速信号管脚设置在第三芯片的第四部分的底部的方式，能够有效提高集成芯片的带宽。

一个可能的实施方式中，为了提供稳定的结构和电学性能，集成芯片还包绝缘材料，该绝缘材料包裹第一芯片、垂直互连结构以及第二芯片。其中，以第二互连层为水平分界面，绝缘材料进一步可以分成上下布置的第一绝缘材料和第二绝缘材料，此时，第一绝缘材料包裹第一芯片以及垂直互连结构，第二绝缘材料包裹第二芯片。

第三方面，本申请还提供了一种芯片，该芯片包括第一部分和第二部分，第一部分上设置有用于传输第一类信号的第一类管脚，第二部分上设置有用于传输第二类信号的第二类管脚，其中，第一类信号的传输速率大于第二类信号的传输速率。

通过上述方案，芯片管脚根据管脚所传输的信号的传输速率的不同，划分为第一类管脚和第二类管脚，并将第一类管脚和第二类管脚分别设置在芯片的第一部分和第二部分，使得芯片与其他芯片封装时，可以将芯片的第一类管脚通过尽可能短的互连路径与其他芯片连接，以提高封装后的芯片的带宽。

一个可能的实施方式中，第一类信号包括差分信号、中断信号、时钟信号以及复位信号中的至少一种。

附图说明

图1为现有技术中堆叠型封装集成的结构示意图；

图2为本申请提供的一种集成芯片的结构示意图之一；

图3为本申请提供的芯片的结构示意图；

图4为本申请提供的一种集成芯片的结构示意图之二；

图5a为本申请提供的一种集成芯片的结构示意图之三；

图5b为本申请提供的一种集成芯片的结构示意图之四；

图6为本申请提供的一种集成芯片中第一芯片以及第二芯片的管脚分布示意图；

图7a为本申请提供的第二芯片的管脚分布示意图之一；

图7b为本申请提供的第二芯片的管脚分布示意图之二；

图8a为本申请提供的第一芯片与第二芯片的管脚连接示意图之一；

图8b为本申请提供的第一芯片与第二芯片的管脚连接示意图之二；

图9为本申请提供的一种集成芯片的结构示意图之五；

图10为本申请提供的一种集成芯片的结构示意图之六；

图11a为本申请提供的一种集成芯片的结构示意图之七；

图11b为本申请提供的一种集成芯片的结构示意图之八；

图12a为本申请提供的一种集成芯片与其他芯片封装后的结构示意图之一；

图12b为本申请提供的一种集成芯片与其他芯片封装后的结构示意图之二；

图13为本申请提供的另一种集成芯片的结构示意图之一；

图14为本申请提供的另一种集成芯片的结构示意图之二；

图15a为本申请提供的另一种集成芯片的结构示意图之三；

图15b为本申请提供的另一种集成芯片的结构示意图之四；

图16为本申请提供的另一种集成芯片中第一芯片以及第二芯片的管脚分布示意图；

图17为本申请提供的另一种集成芯片的结构示意图之五；

图18为本申请提供的另一种集成芯片的结构示意图之六；

图19a为本申请提供的另一种集成芯片的结构示意图之七；

图19b为本申请提供的另一种集成芯片的结构示意图之八；

图20a为本申请提供的另一种集成芯片与其他芯片封装后的结构示意图之一；

图20b为本申请提供的另一种集成芯片与其他芯片封装后的结构示意图之二；

图21为本申请提供的一种芯片的结构示意图；

图22为本申请提供的一种芯片封装方法的流程示意图；

图23为本申请具体实施例提供的一种芯片封装方法的流程示意图。

具体实施方式

为了解决现有技术中的问题，本申请提出了一种芯片以及集成芯片。

需要说明的是，本申请实施例中所涉及的多个，是指两个或两个以上。另外，需要理解的是，在本申请实施例的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。

如图2所示，本申请实施例提供了一种集成芯片200，集成芯片200包括：互连层210，设置在互连层210上的第一芯片220，第一垂直互连结构230，以及第二芯片240。由图2中可以看到，第二芯片240的一部分设置在所述第一芯片220的顶部表面，另一部分从所述第一芯片220的顶部向第一芯片220的侧方外延伸。因此，在本申请实施例中，第二芯片240可以被视为包括两部分：第一部分和第二部分。该第一部分贴附于第一芯片220的顶部表面。该第二部分自第一芯片220的顶部靠近第二芯片240的一端，向所述第一芯片220靠近第一垂直互连结构230的一侧延伸。第一垂直互连结构230与该第二部分设置在所述第一芯片220的同侧。该第二部分通过第一垂直互连结构230与互连层210电性连接，进而使得第二芯片240能够通过第一垂直互连结构230以及互连层210，与第一芯片220电性连接。

也就是说，第一芯片220与第二芯片240相错设置，第二芯片240的第一部分被第一芯片220支撑。第二芯片240的第二部分突出于第一芯片220的侧方，与同处于第一芯片220侧方的第一垂直互连结构230连接。也就是说，第二芯片240通过第一垂直互连结构230绕过第一芯片220，与互连层210电性连接。第一芯片220和第二240通过互连层210实现彼此之间的信号传输。当然，互连层210的底部还设置有对外的接口，第一芯片220和第二芯片240也通过互连层210与集成芯片200的外部收发信号。

如图3所示，芯片通常由半导体材料和布设于半导体材料上的电路层组成，半导体材料形成有晶体管等半导体器件，电路层中设置有多层的电路，通常设置有各种功能电路，这些电路与半导体材料上的半导体器件耦合，从而构成完整的芯片电路结构。其中，芯片中的电路层所处的一侧的表面称为有源面，芯片中的半导体材料所处的一侧的表面(与有源面相对应的另一面)称为无源面。在集成芯片200中，第一芯片220的底部，即第一芯片220的有源面221朝向互连层210，第二芯片240的底部，即第二芯片240的有源面241朝向互连层210，第二芯片240的第二部分的有源面241贴附于第一芯片220的无源面(即第一芯片220的顶部)。由于第一芯片220的有源面221以及第二芯片240的有源面241均朝向互连层210，第二芯片240的第二部分绕过了第一芯片220，通过第一垂直互连结构230与互连层210电性连接，因此，第一芯片220中不需要通过TSV的方式给第二芯片240提供信号传输通道，降低了集成芯片200的应力和翘曲的风险，加工工艺的难度以及成本。

在本申请实施例中，第二芯片240的第一部分被设置在第一芯片220的顶部表面，是指该第一部分不经过其他诸如焊球，铜柱等支撑结构的支撑，直接贴装在第一芯片220的顶部。在具体实现的时候，为了保证第二芯片240贴在第一芯片220的顶部表面上的可靠性，可以在第二芯片240的第一部分和第一芯片220的顶部表面之间涂上黏贴材料。具体的，如图4所示，第二芯片240的第一部分通过黏贴材料250被固定在第一芯片220的顶部，即第二芯片240的第一部分的有源面241通过黏贴材料250被固定在第一芯片220的无源面上。其中，黏贴材料250可以为芯片粘合剂(die attach epoxy,DAF)或银浆(silver plating)等材料。此外，考虑到第一芯片220和第二芯片240在工作中会产生热量，为了提高或者避免第一芯片220和第二芯片240之间的热传导，也可以在第二芯片240的第一部分和第一芯片220之间填充导热或隔热材料。上述的黏贴材料250，导热材料或隔热材料都可以被视为将第二芯片240的第一部分固定在第一芯片220的顶部表面上时所需要进行的辅助手段。

从广义上来说，互连层210可以是通常所说的基板。在具体实现中，互连层210也可以是重布线层(redistribution layer,RDL)或者硅基板(英文又称为interposer)。互连层210内部包括多层介质层211，以及夹在介质层211之间的导电层212。导电层212上设置有电路布线，介质层211中则会设置有介质穿孔用于连通不同层上的电路布线。进一步的，互连层210可以通过如图5a所示的小铜柱260，亦或者如图5b所示的焊球270与第一芯片220电性连接。焊球270和小铜柱260通过介质穿孔与导电层212上的电路布线相连。

相较于硅基板的厚度，RDL的厚度较小，因此互连层210采用RDL能够降低集成芯片200的厚度，并且第一芯片220向下散热，采用较薄的RDL作为互连层210有利于第一芯片220的散热。

总结来说，第一垂直互连结构230是形成于第一芯片220周围的介质层，或者说塑封材料中的连通第二芯片220和互连层210的信号通道。第一垂直互连结构230可以有多种实现方式，比如，可以是竖立于第一芯片220的侧方的铜柱(copper pillar)；也可以是形成于第一芯片220侧方的介质材料中的模封通孔(through mold via，TMV)、介质层通孔(through dielectric via，TDV)，或者说、绝缘层通孔(through insulator via,TIV)，通过在上述孔中镀金属或者填充金属来形成信号通路；亦或者，第一垂直互连结构230也可以是形成于第二芯片220和互连层210之间的焊球(参照图5b中的焊球230)。

其中，第一垂直互连结构230的一端被直接连接至第二芯片240的第二部分的底部，第一垂直互连结构230的另一端被直接连接至互连层210中的导电层。

在具体实施中，第二芯片240上设置有信号传输管脚(即输入/输出管脚(input/output pad,I/O pad))，第二芯片240上所有的信号传输管脚均设置在第二芯片240的第二部分的底部，即第二芯片240的所有信号传输管脚均设置在第二芯片240的第二部分的有源面241，能够缩短第一芯片220与第二芯片240之间的信号传输路径，进而可以提高集成芯片200的带宽。

另外，第二芯片240还可以设置有供电管脚，第二芯片240上的所有信号供电管脚均设置于第二芯片240的第二部分的底部，即第二芯片240的所有供电管脚均设置在第二芯片240的第二部分的有源面241。

相应地，第一芯片220中用于与第二芯片240的管脚连接的管脚也可以设置在第一芯片220靠近第二芯片240的第二部分的一侧，如图6所示(图6为从第二芯片240的顶部向下看的方向上集成芯片200的俯视图)，以最大程度地缩短第一芯片220与第二芯片240之间的互连路径，提高集成芯片200的带宽。

在具体实施中，第二芯片240上的信号传输管脚和供电管脚可以呈阵列分布，构成第一管脚整列。其中，如图7a所示(图7a为图6中所示的第二芯片240的管脚的分布示意图)，该第一管脚阵列的任意一列中所有管脚的类型相同，该第一管脚阵列的任意相邻两列中管脚的类型不同，即该第一管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚。或者，如图7b(图7b为图6中所示的第二芯片240的管脚的分布示意图)所示，该第一管脚阵列中任意一行中所有管脚的类型相同，该第一管脚阵列中任意相邻两行中管脚的类型不同，即该第一管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。

通常情况下，相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第二芯片240的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第二芯片240中管脚所占的面积，进而能够增加第二芯片240单位面积内的管脚数目，满足芯片高度集成的需求，同时，第二芯片240的信号传输管脚与供电管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

相应地，第一芯片220中用于与第二芯片240的管脚连接的管脚也可以按照与第二芯片240的管脚相对应的阵列排布，如图8a或图8b所示，图8a以及图8b为图6中所示的第一芯片220的管脚与第二芯片240的分布示意图。

需要说明的是，本申请实施例并不对第二芯片240的管脚构成的阵列的形状、阵列中每行包含的管脚数目、以及阵列中每列包含的管脚数目进行限定。其中，阵列中每行包含的管脚数目可以相同，也可以不同，阵列中每列包含的管脚数目可以相同，也可以不同。

在一个具体的实施方式中，第一芯片220可以为逻辑芯片(logic die)，如处理器芯片(如AP芯片)或知识产权(intellectual property，IP)核(cores)，第二芯片240可以为存储器(memory)(包括随机存储器(static random-access memory，SRAM)和DRAM)，倒装芯片封装(flip chip package)，无源器件(passive device)，转接板(interposer)，微机电系统(micro-electro-mechanical system，MEMS)等芯片或封装体。

为了提供稳定的结构和电学性能，集成芯片中通常会在芯片周围充满绝缘材料。在本申请实施例中，如图9所示，绝缘材料280包裹第一芯片220、第一垂直互连结构230以及第二芯片240。其中，以第一芯片220的顶部表面作为水平划分界面，绝缘材料280中可以进一步划分成上下布置的第一绝缘材料281和第二绝缘材料282。在这种情况下，第一绝缘材料281包裹第一芯片220以及第一垂直互连结构230，第二绝缘材料282包裹第二芯片240。

通常来说，为了保护第二芯片240，第二绝缘材料282的厚度需要大于或等于第二芯片240的厚度。从散热的角度来考虑，第二绝缘材料282高出第二芯片240的顶部的部分越薄，第二芯片240的散热就越好。

第一绝缘材料281与第二绝缘材料282可以相同，也可以不同。其中，第一绝缘材料281与第二绝缘材料282可以为氧化硅(Silicon Oxide)或者氮化硅(Nitride Oxide)或者其他环氧树脂(epoxy)。

进一步地，如图10所示，互连层210的底部还设置有多个焊球270，用于实现第一芯片220以及第二芯片240与外部(如印刷电路板(printed circuit board，PCB)、其它芯片等)的互连，使得集成芯片200可以直接通过焊球270与外部互连。

具体实施中，集成芯片200可以包括至少两个第一芯片220，或者，包括至少两个第二芯片240，或者包括至少两个第一芯片220以及至少两个第二芯片240。例如，集成芯片200中包括两个第一芯片220以及一个第二芯片240，这两个第一芯片220均设置在第一互连层210上，第二芯片240设置在这两个第一芯片220的顶部，且位于这两个第一芯片220之间，即第二芯片240包括两个第一部分和位于这两个第一部分之间的第二部分，第二芯片240的两个第一部分分别设置在这两个第一芯片220的顶部表面上，第一垂直互连结构230位于这两个第一芯片220之间，一端直接连接在第二芯片240的第二部分的底部，另一端直接连接在互连层210中的导电层212。又如，如图11a所示，集成芯片200中包括一个第一芯片220和两个第二芯片240，这两个第二芯片240分别设置在第一芯片220的两端。

另外，如图11b所示，集成芯片200还可以包括第三芯片290和第二垂直互连结构300。其中，第三芯片290与第二芯片240类似，包括两部分：第三部分和第四部分，该第三部分被固定在第二芯片240的顶部表面上(该第三部分与第二芯片240的第一部分类似)，该第四部分突出于第二芯片240的侧方(该第四部分与第二芯片240的第二部分类似)。第二垂直互连结构300与该第四部分设置在第二芯片240的同侧，该第四部分通过第二垂直互连结构300与互连层210电性连接，进而使得第三芯片290能够通过第二垂直互连结构300以及互连层210，与第一芯片220电性连接。

与第二芯片240类似，第三芯片290的第三部分被设置在第二芯片220的顶部表面，是指该第三部分不经过其他诸如焊球，铜柱等支撑结构的支撑，直接贴装在第二芯片240的顶部。在具体实现的时候，为了保证第三芯片290贴在第二芯片240的顶部表面上的可靠性，可以在第三芯片290的第一部分和第二芯片240的顶部表面之间涂上黏贴材料。具体的，如图11b所示，第三芯片290的第三部分通过黏贴材料250被固定在第二芯片240的顶部表面上，即第三芯片290的第三部分的有源面通过黏贴材料250被固定在第二芯片240的无源面上。此外，考虑到第三芯片290和第二芯片240在工作中会产生热量，为了提高或者避免第三芯片290和第二芯片240之间的热传导，也可以在第三芯片290的第三部分和第二芯片240之间填充导热或隔热材料。上述的黏贴材料250，导热材料或隔热材料都可以被视为将第三芯片290的第三部分固定在第二芯片240的顶部表面上时所需要进行的辅助手段。

第二垂直互连结构300是形成于第一芯片220以及第二芯片240周围的介质层，或者说塑封材料中的连通第三芯片290和互连层210的信号通道。第二垂直互连结构300可以有多种实现方式，比如，可以是竖立于第一芯片220的侧方的铜柱；也可以是形成于第一芯片220侧方的介质材料中的TMV、TDV，或者说TIV，通过在上述孔中镀金属或者填充金属来形成信号通路；亦或者，第二垂直互连结构300也可以是形成于第三芯片290和互连层210之间的焊球。第二垂直互连结构300的一端被直接连接至第三芯片290的第四部分的底部，第二垂直互连结构300的另一端被直接连接至互连层210中的导电层。

在具体实施中，第三芯片290上设置有信号传输管脚，第三芯片290上所有的信号传输管脚均设置在第三芯片290的第四部分的底部，即第三芯片290的所有信号传输管脚均设置在第三芯片290的第四部分的有源面，能够缩短第一芯片220与第三芯片290之间的信号传输路径，进而可以提高集成芯片200的带宽。

另外，第三芯片290还可以设置有供电管脚，第三芯片290上的所有信号供电管脚均设置于第三芯片290的第四部分的底部，即第三芯片290的所有供电管脚均设置在第三芯片290的第四部分的有源面。

相应地，第一芯片220中用于与第三芯片290的管脚连接的管脚也可以设置在第一芯片220靠近第三芯片290的第四部分的一侧，以最大程度地缩短第一芯片220与第三芯片290之间的互连路径，提高集成芯片200的带宽。

在具体实施中，第三芯片290上的信号传输管脚和供电管脚可以呈阵列分布，构成第二管脚阵列。其中，该第二管脚阵列的任意一列中所有管脚的类型相同，该第二管脚阵列的任意相邻两列中管脚的类型不同，即该第二管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚。或者，该第二管脚阵列中任意一行中所有管脚的类型相同，该第二管脚阵列中任意相邻两行中管脚的类型不同，即该第二管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。

通常情况下，相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第三芯片290的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第三芯片290中管脚所占的面积，进而能够增加第三芯片290单位面积内的管脚数目，满足芯片高度集成的需求，同时，第三芯片290的信号传输管脚与供电管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

相应地，第一芯片220中用于与第三芯片290的管脚连接的管脚也可以按照与第三芯片290的管脚相对应的阵列排布。

在具体实施的过程中，在第三芯片290的顶部还可以按照与第三芯片290在第二芯片240上的设置方式设置有第四芯片，其中，第四芯片的一部分被固定在第三芯片290的顶部表面上，该第四芯片的另一部分突出于第三芯片290的侧方，第四芯片的另一部分的底部通过第三垂直互连结构与互连层210连接。以此类推，第四芯片的顶部还可以设置第五芯片等等。

需要说明的是，本申请实施例中并不对集成芯片200中的第一芯片220、第二芯片240的个数以及第三芯片290的个数进行限定。集成芯片200中的第一芯片220、第二芯片240以及第三芯片290的个数根据集成芯片200的具体性能(如带宽、面积、处理速度等)要求确定。第三芯片290的芯片类型可以与第二芯片240相同，也可以不同。

通过上述方案，集成芯片200中的第二芯片240通过第一垂直互连结构230与设置在互连层210上的第一芯片220电性连接，能够尽量缩短第二芯片240与第一芯片220之间的互连路径，以提高集成芯片200数据传输速率，即提高集成芯片200的带宽。并且，集成芯片200中第一芯片220的有源面以及第二芯片240的有源面均朝向互连层210，第二芯片240的第二部分绕过了第一芯片220，通过第一垂直互连结构230与互连层210电性连接，进而使得第一芯片220以及第二芯片240中均不需要制作TSV，能够降低集成芯片200的的设计以及加工的复杂度，以及应力和翘曲的风险。

另外，集成芯片200的结构为常见的堆叠型封装结构，技术风险较低，技术可行性较高，并且具有较好的封装集成性能，易于其他的芯片封装在一起。具体地，集成芯片200可以通过堆叠封装技术与其他芯片封装在一起。例如，如图12a所示，集成芯片200可以通过FOPOP方式与其他芯片封装在一起，或者，集成芯片200也可以通过其它的POP方式与其他芯片封装在一起，如图12b所示。

如图13所示，本申请实施例还提供了另一种集成芯片1300，集成芯片1300包括：第一互连层1310，设置在第一互连层1310上的第一芯片1320，第一垂直互连结构1330，设置在第一芯片的顶部表面上的第二互连层1340，以及设置在第二互连层1340的顶部表面上的第二芯片1350。由图13可知，第二芯片1350的一部分位于第二互连层1340上与第一芯片1320耦合的部分，第二芯片1350的另一部分位于第二互连层1340上向第一芯片1320的侧方延伸的部分，即第二芯片1350包括第一部分和第二部分这两部分，该第一部分与第一芯片1320在第二互连层1340上的投影重合，该第二部分从该第一部分沿着第二互连层1340突出于第一芯片1320的侧方。第一垂直互连结构1330设置在第一芯片1320的侧方，第一芯片1320和第二芯片1350通过第二互连层1340和第一垂直互连结构1330，绕过第一芯片1320，与第一互连层1310电性连接。当然，如前文所述，第二芯片1350和第二互连层1340的顶部表面之间也可以填充有粘结材料，导热材料或者绝热材料。

其中，第二芯片1350的第二部分的底部可以设置第二互连层1340，也可以不设置第二互连层1340，即第二互连层1340可以延伸到第二芯片1350的第二部分的底部，也可以只延伸到第二芯片1350的第一部分的底部。当第二芯片1350的第二部分的底部设置有第二互连层1340时，第二互连层1340中用于连接第二芯片1350的第二部分与第一垂直互连结构1330的部分也是通过垂直互连的方式实现二者的电性连接，即当第二芯片1350的第二部分的底部设置有第二互连层1340时，第二互连层1340中用于连接第二芯片1350的第二部分与第一垂直互连结构1330的部分也是第一垂直互连结构1330的一部分。第二互连层1340不仅可以将第二芯片1350的第一部分底部的管脚从第二芯片1350的其他边扇出，增大管脚的间距，以方便第二芯片1350与第一芯片1320的管脚互连，还可以作为应力缓冲层，降低第二芯片1350与第一垂直互连结构1330互连时产生的应力。当然，第一互连层1310的底部还设置有对外的接口，第一芯片1320和第二芯片1350也通过第一互连层1310与集成芯片1300的外部进行信号收发。

第一芯片1320的有源面1321朝向第一互连层1310，第二芯片1350的有源面1351朝向第二互连层1340，且第二芯片1350的第一部分通过第二互连层1340以及第一垂直互连结构1330，绕过第一芯片1320，与第一互连层1310电性连接，第二芯片1350的第二部分通过第一垂直互连结构1330直接与第一互连层1310电性连接，因此，第二芯片1350中不需要通过加工TSV的方式为第二芯片1350提供信号传输通道，降低了集成芯片1300的应力和翘曲的风险，加工工艺的难度以及成本。

在具体实施中，第一芯片1320可以为逻辑芯片，如处理器或知识产权核，第二芯片1350可以为存储器(包括SRAM和DRAM)，倒装芯片封装，无源器件，转接板，MEMS等芯片或封装体。

进一步地，如图14所示，第一芯片1320可以通过黏贴材料1360固定在第二互连层1340的底部。其中，黏贴材料1360可以为DAF或银浆等材料。

在一个具体的实施方式中，第一互连层1310可以是RDL或者硅基板，第二互连层1340也可以是RDL或者硅基板。以第一互连层1310为例，第一互连层1310可以通过如图15a所示的多个小铜柱1370(设置在第一互连层1310的顶部(即朝向第一芯片1320的有源面1321的表面))，或者如图15b所示的多个焊球1380，与第一芯片1320电性连接，其中，小铜柱1370和焊球1380通过介质穿孔与第一互连层1310中的导电层上的电路布线相连。第二互连层1340与第二芯片1350实现电性连接的方式，与第一互连层1310与第一芯片1320实现电性连接的方式类似，此处不再赘述。

相较于硅基板，RDL的厚度较小，因此第一互连层1310以及第二互连层1340采用RDL能够降低集成芯片1300的厚度，并且第一芯片1320向下散热，采用较薄的RDL作为第一互连层1310有利于第一芯片220的散热。

总的来说，第一垂直互连结构1330是形成于第一芯片1320周围的介质层，或者说塑封材料中的连通第二芯片1350和第一互连层1310的信号通道。第一垂直互连结构1330可以有多种实现方式，比如，可以是竖立于第一芯片1320的侧方的铜柱；也可以是形成于第一芯片1320侧方的介质材料中的TMV、TDV，或者说TIV，通过在上述孔中镀金属或者填充金属来形成信号通路；亦或者，第一垂直互连结构1330也可以是形成于第二芯片1350和第一互连层1310之间的焊球。第一垂直互连结构1330的一端通过第二互连层1340连接至第二芯片1350的第二部分的底部，第二垂直互连结构1330的另一端被直接连接至第一互连层1310中的导电层。

在一个可能的实施例中，第二芯片1350上设置有信号传输管脚，第二芯片1350上所有的信号传输管脚均设置在第二芯片1350的第二部分的底部，即第二芯片1350的所有信号传输管脚均设置在第二芯片1350的第二部分的有源面，能够缩短第一芯片1320与第二芯片1350之间的信号传输路径，进而可以提高集成芯片1300的带宽。

另外，第二芯片1350还可以设置有供电管脚，第二芯片1350上的所有信号供电管脚或者部分供电管脚设置于第二芯片1350的第二部分的底部，即第二芯片1350的所有供电管脚或者部分供电管脚设置在第二芯片1350的第二部分的有源面。

相应地，第一芯片1320中用于与第二芯片1350的管脚连接的管脚也可以设置在第一芯片1320靠近第二芯片1350的第二部分的一侧，以最大程度地缩短第一芯片1320与第二芯片1350之间的互连路径，提高集成芯片1300的带宽。

在另一个可能的实施方式中，第二芯片1350的第二部分底部(有源面)设置有高速信号管脚，第二芯片1350的第一部分底部(有源面)设置有非高速信号管脚，该高速信号管脚用于传输高速信号(高敏感性信号)，使得第二芯片1350的高速信号管脚直接通过第一垂直互连结构1330与第一互连层1310电性连接，能够缩短第二芯片1350中高速信号管脚与第一芯片1310之间的互连路径，而高速信号管脚中所传输的高速信号对集成芯片1300的为影响集成芯片1300带宽的主要因素，因此采用将高速信号管脚设置在第二芯片1350的第二部分的底部的方式，能够提高集成芯片1300的带宽。其中，当信号满足以下任意一个条件时则认为该信号为高速信号：a、信号沿着传输路径传输时发生了严重的趋肤效应和电离损耗；b、信号的上升沿或者下降沿小于50ps；c、信号的传输路径的长大于1/6λ，λ为该信号的波长；d、信号的频率大于50MHz，非高速信号为除上述高速信号外的其他信号。

相应地，第一芯片1320中用于与第二芯片1350的高速信号管脚连接的管脚设置在第一芯片1320靠近第二芯片1350的第二部分的一侧，如图16所示，以最大程度地缩短第一芯片1320与第二芯片1350之间的互连路径，提高集成芯片1300的带宽。

在具体实施中，第二芯片1350上的信号传输管脚和供电管脚可以呈阵列分布，构成第一管脚整列。其中，如图7a所示，该第一管脚阵列的任意一列中所有管脚的类型相同，该第一管脚阵列的任意相邻两列中管脚的类型不同，即该第一管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚。或者，如图7b所示，该第一管脚阵列中任意一行中所有管脚的类型相同，该第一管脚阵列中任意相邻两行中管脚的类型不同，即该第一管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。也就是说，第二芯片1350的管脚构成的阵列中不同类型的按照行或列间隔分布。相应地，第一芯片1320中用于与第二芯片1350的管脚连接的管脚也可以按照与第二芯片1350的管脚相对应的阵列排布。

通常情况下，相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第二芯片1350的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第二芯片1350中管脚所占的面积，进而能够增加第二芯片1350单位面积内的管脚数目，满足芯片高度集成的需求，同时，第二芯片1350的信号传输管脚与供电管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

为了提供稳定的结构和电学性能，集成芯片中通常会在芯片周围充满绝缘材料。在本申请实施例中，如图17所示，绝缘材料1390包裹第一芯片1320、第一垂直互连结构1330以及第二芯片1350。其中，以第二互连层1340为水平分界面，绝缘材料1390进一步可以分成上下布置的第一绝缘材料1391和第二绝缘材料1392，此时，第一绝缘材料1391包裹第一芯片1320以及第一垂直互连结构1330，第二绝缘材料1392包裹第二芯片1350。

通常情况下，为了保护第二芯片1350，第二绝缘材料1392的厚度需要大于或等于第二芯片1350的厚度，但是从芯片散热的角度考虑，第二绝缘材料1392的厚度越接近第二芯片1350的厚度，越有利于第二芯片1350的散热。另外，第一绝缘材料1391与第二绝缘材料1392可以相同，也可以不同。其中，第一绝缘材料1391与第二绝缘材料1392可以为氧化硅或者氮化硅或者其他环氧树脂。

进一步地，如图18所示，第一互连层1310的底部还设置有多个焊球1380，用于实现第一芯片1320以及第二芯片1350与外部(如PCB、其它芯片等)的互连。

在具体实施中，集成芯片1300包括至少两个第一芯片1320，或者，包括至少两个第二芯片1350(例如，如图19a所示)，或者包括至少两个第一芯片1320以及至少两个第二芯片1350。

如图19b所示，集成芯片1300还可以包括设置在所述第二芯片顶部表面上的第三互连层1400，设置在第三互连层1400顶部表面上的第三芯片1410以及第二垂直互连结构1420。其中，第三芯片1410与第二芯片1350类似，包括第三部分和第四部分，该第三部分与第二芯片1350在第三互连层1400上的投影重合，该第四部分自第三部分沿着第三互连层1400突出于第二芯片1350的侧方；第二垂直互连结构1420设置于第二芯片1350的侧方，第三芯片1410通过第三互连层1400和第二垂直互连结构1420，绕过第一芯片1320，与第一互连层1310相连。

其中，第三芯片1410的第四部分的底部可以设置第三互连层1400，也可以不设置第三互连层1400，即第三互连层1400可以延伸到第三芯片1410的第四部分的底部，也可以只延伸到第三芯片1410的第四部分的底部。当第三芯片1410的第四部分的底部设置有第三互连层1400时，第三互连层1400中用于连接第三芯片1410的第四部分与第二垂直互连结构1420的部分也是通过垂直互连的方式实现二者的电性连接，即当第三芯片1410的第四部分的底部设置有第三互连层1400时，第三互连层1400中用于连接第三芯片1410的第四部分与第二垂直互连结构1420的部分也是第二垂直互连结构1420的一部分。第三互连层1400不仅可以将第三芯片1410的第三部分底部的管脚从第三芯片1410的其他边扇出，增大管脚的间距，以方便第三芯片1410与第一芯片1320的管脚互连，还可以作为应力缓冲层，降低第三芯片1410与第二垂直互连结构1420互连时产生的应力。另外，第三互连层1400靠近第二芯片1350的第一部分的一端，也可以设置有垂直互连结构，以使第二芯片1350的第一部分可以通过第三互连层1400以及该垂直互连结构与第二互连层1340实现电性连接。

总的来说，第二垂直互连结构1420是形成于第二芯片1350周围的介质层，或者说塑封材料中的连通第三芯片1410和第一互连层1310的信号通道。第二垂直互连结构1420可以有多种实现方式，比如，可以是竖立于第二芯片1350的侧方的铜柱；也可以是形成于第二芯片1350侧方的介质材料中的TMV、TDV，或者说TIV，通过在上述孔中镀金属或者填充金属来形成信号通路；亦或者，第二垂直互连结构1420也可以是形成于第三芯片1410和第一互连层1310之间的焊球。第二垂直互连结构1420的一端通过第三互连层1400连接至第三芯片1410的第四部分的底部，第二垂直互连结构1420的另一端被直接连接至第一互连层1310中的导电层。

在一个可能的实施例中，第三芯片1410上设置有信号传输管脚，第三芯片1410上所有的信号传输管脚均设置在第三芯片1410的第四部分的底部，即第三芯片1410的所有信号传输管脚均设置在第三芯片1410的第四部分的有源面，能够缩短第一芯片1320与第三芯片1410之间的信号传输路径，进而可以提高集成芯片1300的带宽。

另外，第三芯片1410还可以设置有供电管脚，第三芯片1410上的所有信号供电管脚或者部分供电管脚设置于第三芯片1410的第四部分的底部，即第三芯片1410的所有供电管脚或者部分供电管脚设置在第三芯片1410的第四部分的有源面。

相应地，第一芯片1320中用于与第三芯片1410的管脚连接的管脚也可以设置在第一芯片1320靠近第三芯片1410的第四部分的一侧，以最大程度地缩短第一芯片1320与第三芯片1410之间的互连路径，提高集成芯片1300的带宽。

在具体实施中，第三芯片1410上的信号传输管脚和供电管脚可以呈阵列分布，构成第二管脚整列。其中，如图7a所示，该第二管脚阵列的任意一列中所有管脚的类型相同，该第二管脚阵列的任意相邻两列中管脚的类型不同，即该第二管脚阵列的任意相邻两列中，一列均为信号传输管脚，另一列均为供电管脚。或者，如图7b所示，该第二管脚阵列中任意一行中所有管脚的类型相同，该第一管脚阵列中任意相邻两行中管脚的类型不同，即该第二管脚阵列的任意相邻两行中，一行均为信号传输管脚，另一行均为供电管脚。相应地，第一芯片1320中用于与第三芯片1410的管脚连接的管脚也可以按照与第三芯片1410的管脚相对应的阵列排布。

通常情况下，相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第三芯片1410的信号传输管脚与供电管脚按照行或者列间隔分布，能够减小第三芯片1410中管脚所占的面积，进而能够增加第三芯片1410单位面积内的管脚数目，满足芯片高度集成的需求，同时，第三芯片1410的信号传输管脚与供电管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

在另一个可能的实施方式中，第三芯片1410的第四部分底部(有源面)设置有高速信号管脚，第三芯片1410的第三部分底部(有源面)设置有非高速信号管脚，使得第三芯片1410的高速信号管脚直接通过第二垂直互连结构1420与第一互连层1310电性连接，能够缩短第三芯片1410中高速信号管脚与第一芯片1310之间的互连路径，而高速信号管脚中所传输的高速信号对集成芯片1300的为影响集成芯片1300带宽的主要因素，因此采用将高速信号管脚设置在第二芯片1350的第二部分的底部的方式，能够提高集成芯片1300的带宽。

相应地，第一芯片1320中用于与第三芯片1410的高速信号管脚连接的管脚设置在第一芯片1320靠近第三芯片1410的第四部分的一侧，以最大程度地缩短第一芯片1320与第三芯片1410之间的互连路径，提高集成芯片1300的带宽。

在具体实施的过程中，在第三芯片1410的顶部还可以按照与第三芯片1410在第二芯片1350上的设置方式设置有第四芯片，其中，第四芯片的一部分与该第四芯片在设置于第三芯片1410顶部表面的互连层上的投影重合，第四芯片的另一部分自该第四芯片的一部分沿着设置于第三芯片1410顶部表面的互连层突出于第三芯片1410的侧方，第四芯片的另一部分的底部通过第三垂直互连结构与第一互连层1310连接。以此类推，第四芯片的顶部还可以设置第五芯片等等。

需要说明的是，本申请实施例中并不对集成芯片1300中的第一芯片1320、第二芯片1350的个数以及第三芯片1410的个数进行限定。集成芯片1300中的第一芯片1320、第二芯片1350的个数以及第三芯片1410的个数根据集成芯片1300的具体性能(如带宽、面积、处理速度等)要求确定。

通过上述方案，集成芯片1300中的第二芯片1350的第二部通过第一垂直互连结构1330与设置在第一互连层1310上的第一芯片1320电性连接，能够尽量缩短第二芯片1350的第二部分与第一芯片1320之间的互连路径，以提高集成芯片1300数据传输速率，并且，使得第二芯片1350的第二部分绕过了第一芯片1320，通过第一垂直互连结构1340与第一互连层1310电性连接，进而使得第一芯片1320以及第二芯片1350中均不需要制作TSV，能够降低集成芯片1300的的设计以及加工的复杂度，以及应力和翘曲的风险。

另外，集成芯片1300的结构为常见的堆叠型封装结构，技术风险较低，技术可行性较高，并且具有较好的封装集成性能，易于其他的芯片封装在一起。具体地，集成芯片1300可以通过堆叠封装技术与其他芯片封装在一起。例如，如图20a所示，集成芯片1300可以通过FOPOP方式与其他芯片封装在一起，或者，集成芯片1300也可以通过其它的POP方式与其他芯片封装在一起，如图20b所示。

如图21所示，本申请实施例还提供了一种芯片2100，芯片2100包括第一部分和第二部分，其中，芯片2100的第一部分上设置有用于传输第一类信号的第一类管脚2110，芯片2100的第二部分上设置有用于传输第二类信号的第二类管脚2120，该第一类信号的传输速率大于该第二类信号的传输速率。

具体实施中，芯片2100可以为存储器(包括SRAM和DRAM)，倒装芯片封装，无源器件，转接板，MEMS等芯片或封装体。

进一步地，该第一类信号包括差分信号、中断信号、时钟信号以及复位信号等高速信号中的至少一种。需要说明的是，上述关于第一类信号的描述仅为举例说明，并不对本申请实施例构成限定。

进一步地，第一类管脚2110呈阵列分布，第一类管脚中包括信号传输管脚和供电管脚(其中，供电管脚用于为信号传输管脚供电)。其中，该阵列的任意一列中所有管脚的类型相同，且该阵列的任意相邻两列中管脚的类型不同，如图7a所示；或者，该阵列中任意一行中所有管脚的类型相同，该阵列中任意相邻两行中管脚的类型不同，如图7b所示。也就是说，芯片2100的第一类管脚2110构成的阵列中不同类型的按照行或列间隔分布。

通常情况下，相较于芯片的供电管脚，芯片的信号传输管脚的面积较大，因此，第一类管脚2110阵列分布，且第一类管脚2110中的信号传输管脚与电源管脚按照行或者列间隔分布，能够减小芯片2100中管脚所占的面积，进而可以增加芯片2100中单位面积内的管脚数目，满足芯片高度集成的需求，同时，第一类管脚2110中的信号传输管脚与电源管脚按照行或者列间隔分布，可以将不同列的信号传输管脚分割开来，降低信号传输管脚之间的互相影响，提高信号传输质量。

进一步地，第二类管脚2120也可以呈阵列分布，第二类管脚2120中包括信号传输管脚和供电管脚。其中，该阵列的任意一列中所有管脚的类型相同，且该阵列的任意相邻两列中管脚的类型不同，如图7a所示；或者，该阵列中任意一行中所有管脚的类型相同，该阵列中任意相邻两行中管脚的类型不同，如图7b所示。也就是说，芯片2100的第二类管脚2120构成的阵列中不同类型的按照行或列间隔分布。

通过上述方案，芯片2100的管脚根据管脚所传输的信号的传输速率的不同，划分为第一类管脚2110和第二类管脚2120，并将第一类管脚2110和第二类管脚2120分别设置在芯片2100的第一部分和第二部分，使得芯片2100与其他芯片封装时，可以将芯片2100的第一类管脚2110通过尽可能短的互连路径与其他芯片连接，以提高封装后的芯片的带宽。

如图22所示，本申请实施例还提供了一种芯片封装方法，该方法主要包括以下步骤：

S2201：在第一芯片的第一部分的有源面上制作垂直互连结构。

其中，该垂直互连结构可以为可以是铜柱、TMV、TDV、TIV或者焊球中的任意一种。

S2202：将该第一芯片的第二部分的有源面黏贴在第二芯片的无源面上。

具体地，可以通过黏贴材料将该第一芯片的第二部分的有源面黏贴在第二芯片的无源面上。其中，该黏贴材料可以为DAF或银浆等材料。

S2203：在该垂直互连结构以及该第二芯片的有源面上制作互连层。其中，该互连层可以为基板或者布线层。

在步骤S2201中，在第一芯片的第一部分的有源面上制作垂直互连结构，具体包括以下步骤：i、将该第一芯片的有源面键合在载片(carrier)上；ii、制备第一绝缘材料，以形成第一封装体，其中，该第一绝缘材料包裹该第一芯片；iii、去掉该载片，在该第一封装体中该第一部分有源面上制备该垂直互连结构。其中，该载片包括但不限于硅片以及玻璃片等中的任意一种，该载片和第一芯片中间设置有临时键合层，以便后续解键合。

此时，在步骤S2202中，将该第二芯片的无源面黏贴在该第一封装体中从该第二部分有源面所在的位置开始的表面。

在制备第一绝缘材料之后，去掉该载片之前，还包括：对该第一封装体进行减薄处理。具体地，可以通过包括但不限于研磨、抛光或者两者结合等工艺，将该第一封装体减薄到设定厚度，该设定厚度根据实际的加工工艺以及加工成本确定。例如，当第一芯片的厚度较大时，可以将该第一封装体减薄到与第一芯片的厚度相同。

在步骤2203中，具体可以通过以下方法在该垂直互连结构以及该第二芯片的有源面上制作互连层：1、制备第二绝缘材料，以形成第二封装体，其中，该第二绝缘材料包裹该垂直互连结构以及该第二芯片；2、在该第二封装体中该垂直互连结构以及该第二芯片的有源面所在的表面上制备该互连层。其中，该第二绝缘材料与该第一绝缘材料可以相同，也可以不同。

其中，制备第二绝缘材料之后，在该第二封装体中该垂直互连结构以及该第二芯片的有源面所在的表面上制备该互连层之前，还包括：对该第二封装体进行研磨，露出该垂直互连结构以及该第二芯片的有源面上的小铜柱，其中，该第二芯片的有源面上的小铜柱可以预先加工在该第二芯片的有源面上。

进一步地，执行步骤S2203之后，还可以在该互连层上制备焊球，以使该第一芯片与该第二芯片封装后的得到的芯片可以通过焊球与外部连接。

下面以封装形成如图5a所示的集成芯片200为例，对本申请提供的芯片封装方法进行详细说明。其中，第一芯片220为处理器芯片，第二芯片240为从存储器制造商购买的存储器封装体中分离出来的HBM——DRAM芯片，其中，分离出来的DRAM芯片的带宽可以达到256Gbps，此外，分离出来的DRAM芯片位宽也比传统堆叠型封装结构中DRAM封装体位宽更高，可以达到1024位。

封装形成如图5a所示的集成芯片200主要包括以下步骤：

S2301：将第二芯片240的有源面临时键合到载片上。其中，该载片与第二芯片240之间设置有临时键合层。

S2302：利用塑封料对键合在载片上的第二芯片240进行塑封，以得到第一封装体。

S2303：对该第一封装体进行减薄处理。

S2304：将载片与减薄处理后的第一封装体分离，去掉该载片(即解键合)。

S2305：在减薄处理后的第一封装体中第二芯片240的第二部分的有源面上制作铜柱。

S2306：通过黏贴材料，将第一芯片220的无源面黏贴在第一封装体中第二芯片240的第一部分的有源面上。其中，第一芯片220的有源面上设置有多个小铜柱。

S2307：利用塑封料对铜柱以及第一芯片220进行塑封，以得到第二封装体。

S2308：对第二封装体进行研磨处理，露出在第二芯片240的第一部分上制备的铜柱以及第一芯片220的有源面上的小铜柱。

S2309：在第二封装体上露出铜柱以及小铜柱的而表面上制作RDL以及焊球。

制备集成芯片1300也可以采用与上述方法类似的方法，细微差别在于，在对第二芯片1350进行塑封，得到第一封装体后，需要先在第一封装体的表面上通过生长的方式生成第二互连层1340的介质材料和金属布线，然后再在第二互连层1340上制作或生长铜柱等垂直互连结构、黏贴第一芯片1320等。

显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (17)

1.一种集成芯片，其特征在于，包括：

互连层；

设置在所述互连层上的第一芯片；

第二芯片，其中，所述第二芯片包括第一部分和第二部分，所述第一部分被固定在所述第一芯片的顶部表面上，所述第二部分突出于所述第一芯片的侧方；

第一垂直互连结构，设置在所述第一芯片的侧方，所述第二部分通过所述第一垂直互连结构与所述互连层电性连接，所述互连层为重布线层，所述重布线层内部包括多层介质层，以及夹在所述介质层之间的导电层，所述导电层上设置有电路布线，所述介质层中设置有介质穿孔用于连通不同层上的电路布线；

所述第一垂直互连结构为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV；所述第一垂直互连结构的一端被直接连接至所述第二芯片的第二部分的底部，所述第一垂直互连结构的另一端被直接连接至所述互连层中的导电层；

所述第二芯片上设置有信号传输管脚，所述第二芯片上的所有信号传输管脚均设置于所述第二部分的底部；所述第二芯片还设置有供电管脚，所述第二芯片上的所有信号供电管脚均设置于所述第二部分的底部，所述第二芯片上的信号传输管脚以及供电管脚构成第一管脚阵列；

其中，所述第一管脚阵列的任意一列中所有管脚的类型相同，所述第一管脚阵列的任意相邻两列中管脚的类型不同；或者，所述第一管脚阵列中任意一行中所有管脚的类型相同，所述第一管脚阵列中任意相邻两行中管脚的类型不同。

2.如权利要求1所述的集成芯片，其特征在于，所述第一芯片为处理器芯片，所述第二芯片为存储器芯片。

3.如权利要求1所述的集成芯片，其特征在于，所述第一部分通过黏贴材料被固定在所述第一芯片的顶部表面上。

4.如权利要求1所述的集成芯片，其特征在于，所述集成芯片包括至少两个所述第一芯片；和/或，所述集成芯片包括至少两个所述第二芯片。

5.如权利要求1所述的集成芯片，其特征在于，所述集成芯片还包括：

第三芯片，其中，所述第三芯片包括第三部分和第四部分，所述第三部分被固定在所述第二芯片的顶部表面上，所述第四部分突出于所述第二芯片的侧方；

第二垂直互连结构，设置在所述第二芯片的侧方，所述第四部分通过所述第二垂直互连结构与所述互连层电性连接。

6.如权利要求5所述的集成芯片，其特征在于，所述第三芯片上设置有信号传输管脚，所述第三芯片上的所有信号传输管脚均设置于所述第四部分的底部。

7.如权利要求5或6所述的集成芯片，其特征在于，所述第二垂直互连结构为多个焊球，或者为多个铜柱，或者为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV；

所述第二垂直互连结构的一端被直接连接至所述第四部分的底部，所述第二垂直互连结构的另一端被直接连接至所述互连层中的导电层。

8.如权利要求7所述的集成芯片，其特征在于，所述第三芯片还设置有供电管脚，所述第三芯片上的所有信号供电管脚均设置于所述第四部分的底部。

9.如权利要求8所述的集成芯片，其特征在于，所述第三芯片上的信号传输管脚以及供电管脚构成第二管脚阵列；

其中，所述第二管脚阵列的任意一列中所有管脚的类型相同，所述第二管脚阵列的任意相邻两列中管脚的类型不同；或者，所述第二管脚阵列中任意一行中所有管脚的类型相同，所述第二管脚阵列中任意相邻两行中管脚的类型不同。

10.一种集成芯片，其特征在于，包括：

第一互连层；

设置在所述第一互连层上的第一芯片；

设置在所述第一芯片顶部表面上的第二互连层；

设置在所述第二互连层顶部表面上的第二芯片；

其中，所述第二芯片包括第一部分和第二部分，所述第一部分与所述第一芯片在所述第二互连层上的投影重合，所述第二部分自所述第一部分沿着所述第二互连层突出于第一芯片的侧方；

第一垂直互连结构，设置于所述第一芯片的侧方，所述第一芯片和第二芯片通过所述第二互连层和所述第一垂直互连结构，绕过所述第一芯片，与所述第一互连层相连，所述第一互连层和所述第二互连层为重布线层，所述重布线层内部包括多层介质层，以及夹在所述介质层之间的导电层，所述导电层上设置有电路布线，所述介质层中设置有介质穿孔用于连通不同层上的电路布线；

所述第一垂直互连结构为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV；

所述第一垂直互连结构的一端通过所述第二互连层连接至所述第二芯片的第二部分的底部，所述第一垂直互连结构的另一端被直接连接至所述第一互连层中的导电层；

所述第二芯片上至少设置有信号传输管脚，所述第二芯片上的所有信号传输管脚均设置于所述第二部分的底部；所述第二芯片上还设置有供电管脚，所述第二芯片上的供电管脚中的部分或全部设置在所述第二部分的底部；所述第二芯片上的信号传输管脚和供电管脚构成第一管脚阵列；

其中，所述第一管脚阵列的任意一列中所有管脚的类型相同，所述第一管脚阵列的任意相邻两列中管脚的类型不同；或者，所述第一管脚阵列中任意一行中所有管脚的类型相同，所述第一管脚阵列中任意相邻两行中管脚的类型不同。

11.如权利要求10所述的集成芯片，其特征在于，所述集成芯片包括至少两个所述第一芯片；和/或，所述集成芯片包括至少两个所述第二芯片。

12.如权利要求11所述的集成芯片，其特征在于，所述集成芯片还包括：

设置在所述第二芯片顶部表面上的第三互连层；

设置在所述第三互连层顶部表面上的第三芯片；

其中，所述第三芯片包括第三部分和第四部分，所述第三部分与所述第二芯片在所述第三互连层上的投影重合，所述第四部分自所述第三部分沿着所述第三互连层突出于所述第二芯片的侧方；

第二垂直互连结构，设置于所述第二芯片的侧方，所述第三芯片通过所述第三互连层和所述第二垂直互连结构，绕过所述第一芯片，与所述第一互连层相连。

13.如权利要求12所述的集成芯片，其特征在于，所述第三芯片上设置有信号传输管脚，所述第三芯片上的所有信号传输管脚均设置于所述第四部分的底部。

14.如权利要求12或13所述的集成芯片，其特征在于，所述第二垂直互连结构为多个焊球，或者为多个铜柱，或者为多个模封通孔TMV，或者为多个介质层通孔TDV，或者为多个绝缘层通孔TIV；

所述第二垂直互连结构的一端通过所述第三互连层连接至所述第四部分的底部，所述第二垂直互连结构的另一端被连接至所述第一互连层中的导电层。

15.如权利要求13所述的集成芯片，其特征在于，所述第三芯片上还设置有供电管脚，所述第三芯片上的供电管脚中的部分或全部设置在所述第四部分的底部。

16.如权利要求13所述的集成芯片，其特征在于，所述第三芯片上的信号传输管脚和供电管脚构成第二管脚阵列；

其中，所述第二管脚阵列的任意一列中所有管脚的类型相同，所述第二管脚阵列的任意相邻两列中管脚的类型不同；或者，所述第二管脚阵列中任意一行中所有管脚的类型相同，所述第二管脚阵列中任意相邻两行中管脚的类型不同。

17.如权利要求10所述的集成芯片，其特征在于，所述第一芯片为处理器芯片，所述第二芯片为存储器芯片。