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CN113257812A - 半导体元件 - Google Patents

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CN113257812A
CN113257812A CN202110068997.4A CN202110068997A CN113257812A CN 113257812 A CN113257812 A CN 113257812A CN 202110068997 A CN202110068997 A CN 202110068997A CN 113257812 A CN113257812 A CN 113257812A
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CN
China
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gate
layer
semiconductor device
porous
gate structure
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CN202110068997.4A
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吴智琮
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Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Publication date
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开提供一种半导体元件，是具有一多孔介电结构以降低导电特征之间的电容耦合。该半导体元件具有一基底、一栅极结构、二源极/漏极区、二多孔间隙子、一多孔盖层以及一隔离层；该栅极结构位在该基底上；该二源极/漏极区位在邻近该栅极结构的两侧处；该二多孔间隙子位在该源极/漏极区与该栅极结构之间，其中该二多孔间隙子的孔隙率介于大约25％到大约100％之间；该多孔盖层位在该栅极结构上，并位在该二多孔间隙子之间，其中该多孔盖层的一孔隙率是介于大约25％到大约100之间；该隔离层设置在该二多孔间隙子与该多孔盖层上。

Description

半导体元件
技术领域
本申请案主张2020年2月11日申请的美国正式申请案第16/788,101号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件。特别是涉及一种具有一多孔介电结构的半导体元件，以降低导电特征之间的电容耦合。
背景技术
半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题，且这些问题是在数量及复杂度方面持续增加。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括一基底；一栅极结构，位在该基底上；二源极/漏极区，位在邻近该栅极结构的两侧处；二多孔间隙子，位在所述源极/漏极区与该栅极结构之间，其中该二多孔间隙子的一孔隙率介于大约25％到大约100％之间；一多孔盖层，位在改栅极结构上，并位在该二多孔间隙子之间，其中该多孔盖层的一孔隙率介于大约25％到大约100％之间；以及一隔离层，设置在该二多孔间隙子与该多孔盖层上。
在本公开的一些实施例中，该半导体元件还包括二下蚀刻终止层，位在该二多孔间隙子下方。
在本公开的一些实施例中，该半导体元件还包括一鳍件，位在该栅极结构与该基底之间。
在本公开的一些实施例中，该鳍件包括一突出部以及二凹陷部，该二凹陷部位在邻近该突出部的两侧处，其中该突出部的一上表面位在一垂直高度，是高于所述凹陷部的上表面的一垂直高度，该栅极结构是位在该突出部上，且该二源极/漏极区位在所述凹陷部上。
在本公开的一些实施例中，该半导体元件还包括一第一终止层，位在该鳍件与该基底之间。
在本公开的一些实施例中，该第一终止层具有一厚度，是介于1nm到50nm之间。
在本公开的一些实施例中，该半导体元件还包括多个覆盖层，位在该二源极/漏极区上，其中该多个覆盖层是由金属硅化物(metal silicide)所制。
在本公开的一些实施例中，该栅极结构包括一栅极隔离层、一栅极导电层以及一栅极填充层，该栅极隔离层位在该突出部上，该栅极导电层位在该栅极隔离层上，该栅极填充层位在该栅极导电层上。
在本公开的一些实施例中，该半导体元件还包括多个接触点，是位在该多个覆盖层上，其中该多个接触点是由钨、铜、钴(cobalt)、钌(ruthenium)或钼(molybdenum)所制。
在本公开的一些实施例中，该半导体元件还包括多个接触点衬垫，是位在该多个接触点与该多个覆盖层之间，其中该多个接触点衬垫是由金属氮化物所制。
本公开的另一实施例提供一种半导体元件，包括：一基底；一栅极结构，位在该基底上；二源极/漏极区，位在邻近该栅极结构的两侧处；一多孔介电结构，包括二间隙子部以及一盖部，其中该二间隙子部位在所述源极/漏极区与该栅极结构之间，而该盖部位在该栅极结构上，并位在该二间隙子部之间；以及一隔离层，设置在该二间隙子部与该盖部上。
在本公开的一些实施例中，该半导体元件还包括二下蚀刻终止层，位在该二多孔间隙子下方。
在本公开的一些实施例中，该多孔介电结构具有一孔隙率，介于大约25％到大约100％。
在本公开的一些实施例中，该半导体元件还包括一鳍件，位在该栅极结构与该基底之间。
在本公开的一些实施例中，该鳍件包括一突出部以及二凹陷部，该二凹陷部位在邻近该突出部的两侧处，其中该突出部的一上表面位在一垂直高度，是高于所述凹陷部的上表面的一垂直高度，该栅极结构是位在该突出部上，且该二源极/漏极区位在所述凹陷部上。
在本公开的一些实施例中，该半导体元件还包括一第一终止层，位在该鳍件与该基底之间。
在本公开的一些实施例中，该半导体元件还包括多个覆盖层，位在该二源极/漏极区上，其中该多个覆盖层是由金属硅化物(metal silicide)所制。
在本公开的一些实施例中，该栅极结构包括一栅极隔离层、一栅极导电层以及一栅极填充层，该栅极隔离层位在该突出部上，该栅极导电层位在该栅极隔离层上，该栅极填充层位在该栅极导电层上。
在本公开的一些实施例中，该半导体元件还包括多个接触点，是位在该多个覆盖层上，其中该多个接触点是由钨、铜、钴(cobalt)、钌(ruthenium)或钼(molybdenum)所制。
在本公开的一些实施例中，该半导体元件还包括多个接触点衬垫，是位在该多个接触点与该多个覆盖层之间，其中该多个接触点衬垫是由金属氮化物所制。
由于本公开该半导体元件的设计，可以降低在栅极结构与所述源极/漏极区域之间的耦合电容(coupling capacitance)；以便降低半导体元件的一电阻-电容延迟(RCdelay)。此外，由于覆盖层的存在，是可降低半导体元件的一操作电流消耗(operatingcurrent consumption)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例中一种半导体元件的顶视示意图。
图2为沿图1中沿剖线A-A’的剖视示意图。
图3为沿图1中沿剖线B-B’的剖视示意图。
图4到图8为依据本公开一些实施例中各个半导体元件类似于图2的剖视示意图。
图9为依据本公开一些实施例中一种半导体元件的顶视示意图。
图10为沿图9中沿剖线A-A’的剖视示意图。
图11为依据本公开一些实施例中一种半导体元件的制备方法的流程示意图。
图12为依据本公开一实施例中一中间半导体元件的顶视示意图。
图13为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图12的剖线A-A’的剖视示意图。
图14为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图12的剖线B-B’的剖视示意图。
图15为依据本公开一实施例中一中间半导体元件的顶视示意图。
图16为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图15的剖线A-A’的剖视示意图。
图17为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图15的剖线B-B’的剖视示意图。
图18到图25为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图15的剖线A-A’的剖视示意图。
图26为依据本公开一实施例中一中间半导体元件的顶视示意图。
图27为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图26的剖线A-A’的剖视示意图。
图28为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图26的剖线B-B’的剖视示意图。
图29为依据本公开一实施例中一中间半导体元件的顶视示意图。
图30到图35为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图29的剖线A-A’的剖视示意图。
其中，附图标记说明如下：
100A：半导体元件
100B：半导体元件
100C：半导体元件
100D：半导体元件
100E：半导体元件
100F：半导体元件
100G：半导体元件
101：基底
103：第一终止层
105：绝缘层
107：鳍件
107C：鳍件
107F：鳍件
107P：突出部
107R：凹陷部
201：栅极结构
203：栅极隔离层
205：栅极导电层
207：栅极填充层
209：多孔盖层
211：下蚀刻终止层
213：多孔间隙子
213B：多孔间隙子
301：源极/漏极区
301C：源极/漏极区
301F：源极/漏极区
301G：源极/漏极区
303：覆盖层
303G：覆盖层
305：接触点
307：接触点衬垫
401：第一隔离层
403：第二隔离层
501：虚拟栅极结构
503：虚拟栅极下层
505：虚拟栅极遮罩层
507：第一虚拟间隙子
507R：凹陷部
509：第二虚拟间隙子
601：第一虚拟间隙子材料
603：第二虚拟间隙子材料
605：下蚀刻终止层材料
607：能量可移除材料
701：第一沟槽
703：第二沟层
X：第一方向
Y：第二方向
Z：方向
10：制备方法
20：能量处理
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
S31：步骤
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可借由利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
图1为依据本公开一些实施例中一种半导体元件100A的顶视示意图。图2为沿图1中沿剖线A-A’的剖视示意图。图3为沿图1中沿剖线B-B’的剖视示意图。为了简洁起见，半导体元件100A的一些元件并未显示在图1中。
请参考图1到图3，在所述的实施例中，半导体元件100A可包括一基底101、一第一终止层103、一绝缘层105、多个鳍件107、多个栅极结构201、多个下蚀刻终止层211、多个多孔间隙子213、多个源极/漏极区301、多个覆盖层303、多个接触点305、一第一隔离层401以及一第二隔离层403。
请参考图1到图3，在所述的实施例中，举例来说，基底101可由下列材料所制：硅、碳化硅(silicon carbide)、锗硅锗(germanium silicon germanium)、砷化镓(galliumarsenic)、砷化铟(indium arsenide)、铟(indium)或其他包含III族、IV族或V族元素的半导体材料。基底101可包括一绝缘体上硅(silicon-on-insulator)结构。举例来说，基底101可包括一埋入氧化物层，埋入氧化物层是借由使用一制程所形成，而该制程是例如氧离子布植分离(separation by implanted oxygen)。
请参考图1到图3，在所述的实施例中，第一终止层103可设置在基底101上。第一终止层103可具有一厚度，是介于大约1nm到大约50nm之间。举例来说，第一终止层103可由下列材料所制：硅锗(silicon germanium)、氧化硅、氧化硅锗、磷化硅(silicon phosphide)或硅磷酸盐(silicophosphates)。
请参考图1到图3，在所述的实施例中，多个鳍件107可设置在第一终止层103上。多个鳍件107可提供多个主动区给半导体元件100A，多个通道(channels)是依据施加到多个栅极结构201的电压而形成在所述主动区中。每一鳍件107可沿着一第一方向X延伸。多个鳍件107可沿着一第二方向Y而相互间隔设置，而第二方向Y是与第一方向X交叉。每一鳍件107在方向Z上可从第一终止层103突伸，而方向Z是垂直于第一方向X以及第二方向Y。每一鳍件107可具有一突出部107P以及二凹陷部107R。突出部107P可设置在第一终止层103上，并沿着第一方向X延伸。二凹陷部107R可分别对应设置在邻近突出部107P的两侧处。突出部107P的一上表面可位在一垂直高度(vertical level)，是高于所述凹陷部107R的上表面的一垂直高度。举例来说，多个鳍件107可由下列材料所制：硅、碳化硅、锗硅锗、砷化镓、砷化铟、铟或其他包含III族、IV族或V族元素的半导体材料。
应当理解，多个鳍件107包括三个鳍件，但并未限制鳍件的数量。举例来说，鳍件107的数量可小于三个或大于三个。
或者是，在其他实施例中，半导体元件可包括多个纳米线(nanowires)取代多个鳍件107，以提供多个主动区。
请参考图1到图3，在所述的实施例中，绝缘层105可设置在第一终止层103上，并位在多个鳍件107之间。绝缘层105的上表面可与所述凹陷部107R位在一相同垂直高度。绝缘层105可使多个鳍件107相互隔绝，以避免在相邻半导体部件(components)之间的漏电(electrical leakage)。举例来说，绝缘层105可由下列材料所制：氮化硅、氧化硅、氮氧化硅或氧化氮化硅。
应当理解，在本公开中，氮氧化硅是表示一物质(substance)，其是包含硅、氮(nitrogen)以及氧(oxygen)，其中氧的比例是大于氮的比例。氧化氮化硅是表示一物质，其是包含硅、氧以及氮，其中氮的比例是大于氧的比例。
请参考图1到图3，在所述的实施例中，多个栅极结构201可设置在多个鳍件107与绝缘层105上。每一栅极结构201可沿着第二方向Y延伸。换言之，从顶视图来看，多个栅极结构201可与多个鳍件107交错。多个栅极结构201沿着第一方向X是相互间隔设置。每一栅极结构201可具有一栅极隔离层203、一栅极导电层205以及一栅极填充层207。
请参考图1到图3，在所述的实施例中，栅极隔离层203可具有一U形剖面轮廓。栅极隔离层203可设置在突出部107P的一上表面上。栅极隔离层203可具有一厚度，是介于大约0.5nm到大约5.0nm之间。在一些实施例中，栅极隔离层203的厚度可介于大约0.5m到大约2.5nm之间。举例来说，栅极隔离层203可由一高介电常数(high-k)的介电材料所制，例如金属氧化物、金属氮化物、金属硅酸盐(metal silicate)、过渡金属氧化物(transitionmetal-oxide)、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐(metalaluminate)、硅酸锆(zirconium silicate)、铝酸锆(zirconium aluminate)或其组合。尤其是，栅极隔离层203可由下列材料所制：氧化铪(hafnium oxide)、氧化硅铪(hafniumsilicon oxide)、氮氧化硅铪(hafnium silicon oxynitride)、氧化钽铪(hafniumtantalum oxide)、氧化钛铪(hafnium titanium oxide)、氧化锆铪(hafnium zirconiumoxide)、氧化镧铪(hafnium lanthanum oxide)、氧化镧(lanthanum oxide)、氧化锆(zirconium oxide)、氧化钛(titanium oxide)、氧化钽(tantalum oxide)、氧化钇(yttrium oxide)、钛酸锶(strontium titanium oxide)、钛酸钡(barium titaniumoxide)、氧化钡锆(barium zirconium oxide)、氧化硅镧(lanthanum silicon oxide)、氧化硅铝(aluminum silicon oxide)、氧化铝(aluminum oxide)、氮化硅(siliconnitride)、氮氧化硅、氧化氮化硅或其组合。在其他实施例中，举例来说，栅极隔离层203可为一多层结构，其是包括一层的氧化硅以及其他层的高介电常数(high-k)的介电材料。
请参考图1到图3，在所述的实施例中，栅极导电层205可具有一U形剖面轮廓。栅极导电层205可设置在栅极隔离层203上。栅极导电层205可具有一厚度，是介于大约
Figure BDA0002905316370000101
到大约
Figure BDA0002905316370000102
之间。栅极导电层205的上表面可位在与栅极隔离层203相同的一垂直高度处。举例来说，栅极导电层205可由一导电材料所制，例如多晶硅(polycrystalline silicon)、多晶硅锗(polycrystalline silicon germanium)、金属氮化物、金属硅化物、金属氧化物、金属或其组合。举例来说，金属氮化物可为氮化钨(tungsten nitride)、氮化钼(molybdenumnitride)、氮化钛(titanium nitride)或氮化钽(tantalum nitride)。举例来说，金属硅化物可为硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钴(cobaltsilicide)、硅化镍(nickel silicide)、硅化铂(platinum silicide)或硅化铒(erbiumsilicide)。举例来说，金属氧化物可为氧化钌(ruthenium oxide)或氧化铟锡(indium tinoxide)。举例来说，金属可为钨、钛、铝、铜、钼、镍或铂。栅极导电层205可用于调整栅极结构201的一功函数(work function)。
请参考图1到图3，在所述的实施例中，栅极填充层207可设置在栅极导电层205中。栅极填充层207的一上表面可与栅极导电层205的上表面位在相同的一垂直高度处。举例来说，栅极填充层207可由钨或铝所制。栅极填充层207可用于填满由栅极导电层205所形成的空间。
请参考图1到图3，在所述的实施例中，对于每一个栅极结构201而言，二下蚀刻终止层211可设置在突出部107P的上表面上。二下蚀刻终止层211可分别对应设置在邻近栅极结构201的两侧的下部处。尤其是，二下蚀刻终止层211可设置在邻近栅极隔离层203的侧壁的下部处。栅极隔离层203的侧壁可相对栅极导电层205设置。二下蚀刻终止层211的上表面可位在一垂直高度，是低于栅极隔离层203的上表面的一垂直高度。应当理解，二下蚀刻终止层211可沿着第二方向Y延伸(为了简洁起见，此实施例并未表示在图1中的顶视图中)。举例来说，二下蚀刻终止层211可由下列材料所制：掺碳氧化物(carbon-doped oxide)、吸收碳的氧化物(carbon incorporated silicon oxide)、鸟胺酸去羧化酶(ornithinedecarboxylase)或掺杂氮的碳化硅(nitrogen-doped silicon carbide)。
请参考图1到图3，在所述的实施例中，多个多孔间隙子213可设置在邻近多个栅极结构201的侧边处。从顶视图来看，多个多孔间隙子213可沿着第二方向Y延伸。对于每一个栅极结构201而言，二个多孔间隙子213可设置在邻近栅极结构201的两侧处。二个多孔间隙子213可分别对应设置在二下蚀刻终止层211上。二多孔间隙子213的上表面可位在与栅极隔离层203的上表面相同的一垂直高度处。二个多孔间隙子213可由一能量可移除材料所制，将于后详述。对于每一个多孔间隙子213而言，多孔间隙子213可包括一骨架(skeleton)以及多个空的空间，而多个空的空间是设置在骨架之间。多个空的空间可相互连接，并可充填有空气。举例来说，骨架可包括氧化硅或甲基硅酸盐(methylsilsesquioxane)。二多孔间隙子213可具有一孔隙率(porosity)，是介于25％到100％之间。应当理解，当孔隙率为100％时，其意味着多孔间隙子213仅包括一个空的空间且多孔间隙子可当作是一气隙。在一些实施例中，二多孔间隙子213的孔隙率可介于45％到95％之间。多个多孔间隙子213可用于电性绝缘多个栅极结构201与其他导电特征，而其他导电特征是例如多个源极/漏极区301。此外，多孔间隙子213的多个空的空间可充填有空气。因此，举例来说，多孔间隙子213的一介电常数可大大地低于由氧化硅所制的一间隙子。因此，多孔间隙子213可大大地降低栅极结构201与邻近导电特征之间的寄生电容(parasitic capacitance)，而所述导电特征是例如多个源极/漏极区301。意即，多孔间隙子213可大大地减轻由栅极结构所产生的电子信号与施加到栅极结构的电子信号之间的一干扰(interference)。
能量可移除材料可包含一材料，例如一热可分解材料(thermal decomposablematerial)、一光可分解材料(photonic decomposable material)、一电子束可分解材料(e-beam decomposable material)或其组合。举例来说，能量可分解材料可包括一基础材料(base material)以及一可分解成孔剂材料(decomposable porogen material)，而该可分解成孔剂材料是在暴露在一能量源时而被牺牲地移除。
从如图1的顶视图来看，多个源极/漏极区301可分别对应设置在邻近多个栅极结构201的侧边处，而该多个栅极结构201是具有多个多孔间隙子213插置在其间。从如图2的剖视图来看，所述源极/漏极区301可设置在所述凹陷部107R的上表面上。所述源极/漏极区301的上表面可位在一垂直高度，是低于二多孔间隙子213的上表面的垂直高度。所述源极/漏极区301的上表面的垂直高度是可高于二下蚀刻终止层211的上表面的垂直高度。从如图3的其他剖视图来看，所述源极/漏极区301具有一五边形形状。所述源极/漏极区301的底部可具有与所述凹陷部107R相同的一宽度。举例来说，多个源极/漏极区301可由硅锗或碳化硅所制。硅锗的一晶格常数(lattice constant)是大于硅的晶格常数。碳化硅的一晶格常数是小于硅的晶格常数。由硅锗或碳化硅所制的多个源极/漏极区301是可施加一压缩力(compressive stress)或伸展力(tensile stress)到多个鳍件107，并改善在所述通道中的载子的移动率(mobility)。
请参考图1到图3，在所述的实施例中，多个覆盖层303可分别对应设置在多个源极/漏极区301上。多个覆盖层303的上表面可位在一垂直高度，是介于二多孔间隙子213的上表面的垂直高度与二下蚀刻终止层211的上表面的垂直高度之间。从图3中的剖视图来看，排除源极/漏极区301的底部，覆盖层303可设置在源极/漏极区301的外表面上。举例来说，多个覆盖层303可由下列材料所制：硅化钛、硅化镍、硅化镍铂(nickel platinumsilicide)、硅化钽或硅化钴。多个覆盖层303可用于降低多个源极/漏极区301与多个接触点305之间的接触电阻(contact resistance)，将于后详述。此外，相较于多个源极/漏极区301，多个覆盖层303可具有较低电阻。因此，在半导体元件100A的一操作中，大部分的电流可流经覆盖层303而到达鳍件107，且仅一小部分的电流可流经源极/漏极区301而到达鳍件107。因此，半导体元件100A的操作电流消耗可以是低的。
请参考图1到图3，在所述的实施例中，第一隔离层401可设置在多个覆盖层303与绝缘层105上。第一隔离层401可包围多个覆盖层303以及多个多孔间隙子213的侧壁的上部。举例来说，第一隔离层401可由以下材料所制：氮氧化硅、氧化氮化硅、硅碳(siliconcarbon)、氧化硅或氮化硅。或者是，在其他实施例中，举例来说，第一隔离层401可由低介电常数(low-k)的介电材料所制，而该低介电常数的介电材料具有以下原子：硅、碳(C)、氧、硼(B)、磷(P)、氮(N)或氢(H)。举例来说，低介电常数的介电材料的介电常数是介于大约2.4到大约3.5之间，其是取决于前述原子的莫耳分率(mole fraction)。第一隔离层401可具有一机械强度(mechanical strength)，其是足以支撑多个多孔间隙子213或足以避免多个多孔间隙子213崩塌(collapsing)。
请参考图1到图3，在所述的实施例中，第二隔离层403可设置在第一隔离层401与多个栅极结构201上。第二隔离层403可由与第一隔离层401相同的一材料所制，但并不以此为限。
请参考图1到图3，在所述的实施例中，多个接触点305可设置来穿经第二隔离层403与第一隔离层401，并分别对应设置在多个覆盖层303上。举例来说，多个接触点305可由以下材料所制：钨、铜、钴、钌或钼所制。
图4到图8为依据本公开一些实施例中各个半导体元件100B、100C、100D、100E、100F类似于图2的剖视示意图。图9为依据本公开一些实施例中一种半导体元件100G的顶视示意图。图10为沿图9中沿剖线A-A’的剖视示意图。
请参考图4，在半导体元件100B中，二多孔间隙子213B可设置在突出部107P的一上表面上。请参考图5，在半导体元件100C中，每一鳍件107C可不具有任何凹陷部。所述源极/漏极区301C的底部可位在一垂直高度，是与栅极隔离层203的一底部的一垂直高度相同。
请参考图6，半导体元件100D可包括一多孔盖层209。多孔盖层209可设置在栅极隔离层203的上表面上、栅极导电层205的上表面上以及栅极填充层207的上表面上。多孔盖层209可设置在二多孔间隙子213之间，并设置在第二隔离层403下方。多孔盖层209可具有一孔隙率，是介于25％到100％之间。在一些实施例中，多孔盖层209的孔隙率可介于45％到95％之间。多孔盖层209可具有与所述多孔间隙子213相同的结构特征，并可大大地降低栅极结构201与设置在栅极结构201上的导电特征之间的寄生电容。在一些实施例中，二多孔间隙子213与多孔盖层209一体成形为一多孔介电结构。
请参考图7，半导体元件100E可包括多个接触点衬垫307。多个接触点衬垫307可分别对应设置在多个接触点305与多个覆盖层303之间。接触点衬垫307可当作是在接触点305的形成期间，用于其下层结构(意即覆盖层303与源极/漏极区301)的一保护层。接触点衬垫307亦可当作是在接触点305与覆盖层303之间或是接触点305与源极/漏极区301之间的一粘着层。
请参考图8，在半导体元件100F中，每一鳍件107F可不具任何凹陷部。所述源极/漏极区301F可设置在鳍件107F中，并分别对应邻近二多孔间隙子213设置。所述源极/漏极区301F可包含掺杂有多个掺杂物的硅，或是掺杂有多个掺杂物的硅锗。所述掺杂物可为磷、砷、锑(antimony)、硼或铟(indium)。
请参考图9及图10，在半导体元件100G中，源极/漏极区301G可具有一正方形形状。覆盖层303G可设置在源极/漏极区301的一底部、源极/漏极区301的侧壁以及源极/漏极区301的一上表面的一部份上。或者是，在其他实施例中，源极/漏极区301可具有一矩形形状、一钻石形状、一圆形形状或具有大于五个侧边的形状。
应当理解，术语“正在形成(forming)”、“已经形成(formed)”或“形成(form)”可意味着并包括产生(creating)、建立(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一零件(element)、一掺杂物(dopant)或一材料的任何方法。制备方法(forming methods)的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、共喷溅(co-sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻(dry etching)与湿蚀刻(wet etching)，但并不以此为限。
图11为依据本公开一些实施例中一种半导体元件100A的制备方法10的流程示意图。图12为依据本公开一实施例中一中间半导体元件的顶视示意图。图13为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图12的剖线A-A’的剖视示意图。图14为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图12的剖线B-B’的剖视示意图。
请参考图11到图14，在步骤S11，在所述的实施例中，可提供一基底101，且一第一终止层103、一绝缘层105以及多个鳍件107可形成在基底101上。第一终止层103可形成在基底101上。一半导体层(图未示)可形成在第一终止层103上，并可蚀刻直到第一终止层103的一上表面暴露以形成多个鳍件107为止。因为蚀刻制程停止在第一终止层103的上表面处，所以多个鳍件107的一高度是可接近等于半导体层的一厚度，以使半导体层的厚度可被有效地控制。因此，多个鳍件107的高度以及因此半导体元件100A的通道宽度可依据电路设计的需要而被有效地控制，借此获得良好的元件效能。
举例来说，半导体层可为一硅层，并可外延地生长在第一终止层103上。在一些实施例中，光阻材料(图未示)的一层是可沉积在半导体层上，并可图案化与显影以移除光阻材料的一部份。余留的光阻材料可在接下来的半导体制程期间保护下层材料，而半导体制程是例如一蚀刻制程。应当理解，例如一氧化硅遮罩或一氮化硅遮罩的其他遮罩亦可使用在蚀刻制程中。
请参考图14，可沉积一隔离材料以充填在多个鳍件107之间的沟槽，并形成绝缘层105，而隔离材料是例如氮化硅、氧化硅、氮氧化硅或氧化氮化硅。可凹陷绝缘层105的上部以暴露多个鳍件107的上部。一凹陷制程可包括一选择性蚀刻(selective etching)制程。
图15为依据本公开一实施例中一中间半导体元件的顶视示意图。图16为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图15的剖线A-A’的剖视示意图。图17为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图15的剖线B-B’的剖视示意图。图18到图25为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图15的剖线A-A’的剖视示意图。
请参考图11以及图15到图17，在步骤S13，在所述的实施例中，多个虚拟(dummy)栅极结构501可形成在绝缘层105与多个鳍件107上。每一虚拟栅极结构501可包括一虚拟栅极下层503以及一虚拟栅极遮罩层505。虚拟栅极下层503可形成在绝缘层105与多个鳍件107上。举例来说，虚拟栅极下层503可由多晶硅所制。虚拟栅极遮罩层505可形成在虚拟栅极下层503上。举例来说，虚拟栅极遮罩层505可由以下材料所制：氮化硅、氮氧化硅、氧化氮化硅、氧化铝或氧化锆。
请参考图11、图18以及图19，在步骤S15，在所述的实施例中，多个第一虚拟间隙子507以及多个第二虚拟间隙子509可形成在邻近虚拟栅极结构501处。请参考图18，形成一第一虚拟间隙子材料601的一层以覆盖鳍件107、虚拟栅极下层503的侧壁、虚拟栅极遮罩层505的侧壁以及虚拟栅极遮罩层505的一上表面。举例来说，第一虚拟间隙子材料601可为以下材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氧化铝或氧化锆。可形成一第二虚拟间隙子材料603的一层以覆盖第一虚拟间隙子材料601的该层。举例来说，第二虚拟间隙子材料602可为以下材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氧化铝或氧化锆。第一虚拟间隙子材料601可不同于第二虚拟间隙子材料602。
请参考图19，可执行一第一蚀刻制程以移除第二虚拟间隙子材料603的一些部分，并形成二第二虚拟间隙子509以邻近虚拟栅极结构501的侧边处。第一蚀刻制程对于第二虚拟间隙子材料603可具有一蚀刻选择性。一蚀刻制程的选择性一般可表示成蚀刻率的比率。举例来说，若是蚀刻一材料快于其他材料25倍的话，则蚀刻制程可描述成具有25：1的选择性或简单表示成25。在这方面，较高的比率或数值是表示较有选择性的蚀刻制程。在第一蚀刻制程中，对于第二虚拟间隙子材料603的一蚀刻率是可大于第一虚拟间隙子材料601的一蚀刻率、虚拟栅极遮罩层505的一蚀刻率以及鳍件107的一蚀刻率。第一蚀刻制程的选择性可大于或等于大约10、大于或等于大约12、大于或等于大约15、大于或等于大约20，或者是大于或等于大约25。
请参考图19，可执行一第二蚀刻制程以移除第一虚拟间隙子材料601的一些部分，并形成二第一虚拟间隙子507以邻近虚拟栅极结构501的侧边处。第二蚀刻制程对于第一虚拟间隙子材料601可具有一蚀刻选择性。在第二蚀刻制程中，对于第一虚拟间隙子材料601的一蚀刻率可大于第二虚拟间隙子材料603的一蚀刻率、虚拟栅极遮罩层505的一蚀刻率以及鳍件107的一蚀刻率。第二蚀刻制程的选择性可大于或等于10、大于或等于大约12、大于或等于大约15、大于或等于大约20，或者是大于或等于大约25。
请参考图11以及图20到图22，在步骤S17，在所述的实施例中，二下蚀刻终止层211可分别对应形成在二第一虚拟间隙子507下方。请参考图20，二第二虚拟间隙子509可当作是一蚀刻遮罩。可执行一侧向凹陷(lateral recess)制程以移除二第一虚拟间隙子507的一些部分，并同时形成所述第一虚拟间隙子507的凹陷部507R。举例来说，侧向凹陷制程可为一等向性(isotropic)湿蚀刻制程。
请参考图21，一下蚀刻终止层材料605的一层是可沉积在所述第一虚拟间隙子507的凹陷部507R中，并形成在二第一虚拟间隙子507、二第二虚拟间隙子509以及虚拟栅极遮罩层505上。举例来说，下蚀刻终止层材料605可由以下材料所制：掺碳氧化物、吸收碳的氧化物、鸟胺酸去羧化酶或掺杂氮的碳化硅。举例来说，下蚀刻终止层材料605的该层的沉积是可使用化学气相沉积、电浆加强化学气相沉积、原子层沉积、物理气相沉积或旋涂(spin-on)沉积来执行。请参考图22，可执行一回蚀制程(etch-back process)以移除下蚀刻终止层材料605的该层的一些部分，并同时形成二下蚀刻终止层211。回蚀制程可为一非等向性蚀刻制程，例如反应式离子蚀刻(reactive ion etching)或湿蚀刻。回蚀制程一般可能难于控制精确度。然而，二第二虚拟间隙子509可在回蚀制程期间保护二第一虚拟间隙子507，以便可以精确控制这些特征的长度并进行一致的生产。
请参考图11、图23以及图24，在步骤S19，在所述的实施例中，可移除二第二虚拟间隙子509，并凹陷多个鳍件107。请参考图23，可借由一第一蚀刻制程以移除二第二虚拟间隙子509。在第一蚀刻制程中，对于二第二虚拟间隙子509的一蚀刻率可大于二第一虚拟间隙子507的一蚀刻率、虚拟栅极遮罩层505的一蚀刻率、二下蚀刻终止层211的一蚀刻率以及鳍件107的一蚀刻率。请参考图24，可执行一第二蚀刻制程在鳍件107邻近栅极结构201的侧边处的所述凹陷部。在第二蚀刻制程之后，鳍件107可具有一突出部107P以及多个凹陷部107R，所述凹陷部107R是邻近突出部107P设置。在第二蚀刻制程中，对于鳍件107的一蚀刻率是可大于二第一虚拟间隙子507的一蚀刻率、虚拟栅极遮罩层505的一蚀刻率以及二下蚀刻终止层211的一蚀刻率。
请参考图11以及图25，在步骤S21，在所述的实施例中，多个源极/漏极区301可分别对应形成在所述凹陷部107R上，并邻近多个虚拟栅极结构501。多个源极/漏极区301可借由一外延生长(epitaxial growth)制程所形成。多个源极/漏极区301可在外延生长制程期间原位(in situ)掺杂或者是在外延生长制程之后使用一植入制程进行掺杂。多个源极/漏极区301可包含硅与多个掺杂物，而掺杂物是例如磷、砷、锑(antimony)、硼或铟(indium)。多个源极/漏极区301可具有一掺杂浓度，是介于大约1E19 atoms/cm3到5E21atoms/cm3之间。可执行一退火(annealing)制程以激活(activate)多个源极/漏极区301。退火制程可具有一制程温度，是介于大约800℃到1250℃之间。退火制程可具有一制程时间，是介于大约1ms到大约500ms之间。举例来说，退火制程可为一快速热退火(rapid thermal anneal)、一激光尖峰退火(laser spike anneal)或是一闪光灯退火(flash lamp anneal)。
图26为依据本公开一实施例中一中间半导体元件的顶视示意图。图27为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图26的剖线A-A’的剖视示意图。图28为依据本公开一实施例中绘示对于制备该半导体元件100A的一流程的一部分并沿图26的剖线B-B’的剖视示意图。
请参考图11、图27以及图28，在步骤S23，在所述的实施例中，多个覆盖层303可分别对应形成在多个源极/漏极区301上，且一第一隔离层401可形成在多个覆盖层303与绝缘层105上。对于多个覆盖层303的形成而言，一金属层可沉积在多个源极/漏极区301上，并可执行一热处理(thermal treatment)。举例来说，金属层可包含钛、镍、铂、钽或钴。在热处理期间，金属层的金属原子可与多个源极/漏极区301的硅原子进行化学反应，以形成多个覆盖层303。多个覆盖层303可包含硅化钛(titanium silicide)、硅化镍(nickel silicide)、硅化镍铂(nickel platinum silicide)、硅化钽(tantalum silicide)或硅化钴(cobaltsilicide)。热处理可为一动态表面退火(dynamic surface annealing)制程，并可造成源极/漏极区301的一浅深度区(shallow-depth region)，以达到一硅化温度(silicidationtemperature)。在热处理之后，可执行一清洗制程(cleaning process)，以移除未反应的金属层。清洗制程可使用蚀刻剂(etchant)，例如过氧化氢(hydrogen peroxide)以及一标准清洗-1(SC-1，Standard Clean 1)溶液。
请参考图27及图28，一隔离材料层可沉积在多个覆盖层303、绝缘层105、多个虚拟栅极结构501以及所述第一虚拟间隙子507上。沉积制程可为一化学气相沉积、一电浆加强化学气相沉积或一喷溅沉积。隔离材料可具有一介电常数，是介于大约2.4到大约3.5之间。为了移除多余材料、提供一大致平坦表面给接下来的处理步骤以及共形地形成第一隔离层401，可执行一平坦化制程，直到虚拟栅极遮罩层505暴露为止，而平坦化制程是例如化学机械研磨。
图29为依据本公开一实施例中一中间半导体元件的顶视示意图。图30到图35为依据本公开一实施例中绘示对于制备该半导体元件的一流程的一部分并沿图29的剖线A-A’的剖视示意图。
请参考图11以及图29到图31，在步骤S25，在所述的实施例中，移除多个虚拟栅极结构501，并可在原位形成多个栅极结构201。请参考图29及图30，虚拟栅极遮罩层505与虚拟栅极下层503是可借由一多步骤蚀刻制程而移除。在虚拟栅极结构501移除之后，可在原位形成一第一沟槽701；换言之，第一沟槽701可形成在先前被虚拟栅极结构501所占用的位置处。请参考图31，栅极结构201可形成在第一沟槽701中。栅极结构201可包括一栅极隔离层203、一栅极导电层205以及一栅极填充层207。栅极隔离层203可借由一沉积制程而形成在第一沟槽701中，沉积制程是例如化学气相沉积、物理气相沉积、原子层沉积、热处理、臭氧氧化法(ozone oxidation)或其组合。
请参考图31，栅极导电层205可借由其他沉积制程而形成在栅极隔离层203上，该其他沉积制程是适于沉积导电材料，例如化学气相沉积或喷溅沉积。栅极填充层207可借由其他沉积制程而形成在栅极导电层205上，该其他沉积制程是类似于栅极导电层205的沉积。可执行一平坦化制程，以提供一大致平坦表面给接下来的处理步骤，而平坦化制程是例如化学机械研磨。
请参考图11以及图32，在步骤S27，在所述的实施例中，可移除二第一虚拟间隙子507，并在原位形成多个第二沟槽703。二第一虚拟间隙子507可借由一蚀刻制程而移除。在蚀刻制程之前，一栅极遮罩层(图未示)可形成在栅极结构201上，以保护栅极结构201。在蚀刻制程中，二第一虚拟间隙子507的一蚀刻率是可大于第一隔离层401的一蚀刻率、栅极遮罩层的一蚀刻率以及二下蚀刻终止层211的一蚀刻率。
请参考图11、图33以及图34，在步骤S29，在所述的实施例中，一能量可移除材料607可沉积在所述第二沟槽703中，并可执行一能量处理20，以形成二多孔间隙子213在所述第二沟槽703中。请参考图33，一能量可移除材料607可沉积在所述第二沟槽703中。能量可移除材料607可包含一材料，例如一热可分解(thermal decomposable)材料、一光可分解(photonic decomposable)材料、一电子束可分解(e-beam decomposable)材料或其组合。举例来说，能量可移除材料607可包括一基础材料(base material)以及一可分解成孔剂材料(decomposable porogen material)，而可分解成孔剂材料是在暴露在一能量源时而被牺牲地移除。基础材料可包含以甲基硅酸盐(methylsilsesquioxane)为主的材料。可分解多孔剂材料可包含一多孔剂有机化合物，其是提供孔隙率给能量可移除材料的基础材料。能量处理20可借由应用能量源在图33中的中间半导体元件(intermediate semiconductordevice)来执行。能量源可包括热、光或其组合。当使用热当作能量源时，能量处理的一温度可介于大约800℃到大约900℃之间。当使用光当作能量源时，是可应用一紫外光(ultraviolet light)。能量处理20可从能量可移除材料而移除可分解多孔剂材料，以产生空的空间(多个孔洞(pores))，并保留基础材料。
或者是，在其他实施例中，基础材料可为氧化硅。可分解多孔剂材料可包含化合物，而化合物是包括多个不饱和键(unsaturated bonds)，例如双键或三键。在能量处理20期间，可分解多孔剂材料的不饱和键是可交联(cross-link)基础材料的氧化硅。因此，可分解多孔剂材料可缩小并产生多个空的空间，并保留基础材料。所述空的空间是可填满空气，以使所述空的空间的一介电常数可为非常的低。
在一些实施例中，能量可移除材料可包括相对高浓度的可分解多孔剂材料以及相对低浓度的基础材料，但并不以此为限。举例来说，能量可移除材料607可包含大约75％或更高的可分解多孔剂材料以及大约25％或更低的基础材料。在其他例子中，能量可移除材料607可包含大约95％或更高的可分解多孔剂材料以及大约5％或更低的基础材料。在其他的例子中，能量可移除材料607可包含100％的可分解多孔剂材料，而不使用基础材料。在其他的例子中，能量可移除材料607可包含大约45％或更高的可分解多孔剂材料以及大约55％或更低的基础材料。
请参考图34，在能量处理20之后，在所述第二沟槽703中的能量可移除材料607是转变成二多孔间隙子213。基础材料可转变成二多孔间隙子213的一骨架(skeleton)，而所述空的空间是可分布在二多孔间隙子213的骨架之间。依据能量可移除材料607的组成成分，二多孔间隙子213可具有45％、75％、95％或100％的一孔隙率。在能量处理20之后，可执行一平坦化制程，以提供一大致平坦表面给接下来的处理步骤，而平坦化制程是例如化学机械研磨。
请参考图11以及图35，在步骤S31，在所述的实施例中，一第二隔离层403可形成在第一隔离层401上，且多个接触点305可分别对应形成在多个覆盖层303上。第二隔离层403可借由类似于形成第一隔离层401的一程序所形成。可执行一微影制程以界定出多个接触点305的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个接触点开孔，所述接触点开孔是穿经第二隔离层403与第一隔离层401。一导电材料可借由一沉积制程而沉积进入多个导电开孔，该导电材料是例如钨、铜、钴、钌或钼。在沉积制程之后，可执行一平坦化制程，以移除多余材料、提供一大致平坦表面给接下来的处理步骤以及共形地形成多个接触点305，而平坦化制程是例如化学机械研磨。
本公开的一实施例提供一种半导体元件，包括一基底；一栅极结构，位在该基底上；二源极/漏极区，位在邻近该栅极结构的两侧处；二多孔间隙子，位在所述源极/漏极区与该栅极结构之间，其中该二多孔间隙子的一孔隙率介于大约25％到大约100％之间；一多孔盖层，位在改栅极结构上，并位在该二多孔间隙子之间，其中该多孔盖层的一孔隙率介于大约25％到大约100％之间；以及一隔离层，设置在该二多孔间隙子与该多孔盖层上。
本公开的另一实施例提供一种半导体元件，包括：一基底；一栅极结构，位在该基底上；二源极/漏极区，位在邻近该栅极结构的两侧处；一多孔介电结构，包括二间隙子部以及一盖部，其中该二间隙子部位在所述源极/漏极区与该栅极结构之间，而该盖部位在该栅极结构上，并位在该二间隙子部之间；以及一隔离层，设置在该二间隙子部与该盖部上。
由于本公开该半导体元件的设计，可以降低在栅极结构与所述源极/漏极区域之间的耦合电容；以便降低半导体元件的一电阻-电容延迟。此外，由于覆盖层的存在，亦可降低半导体元件的一操作电流消耗。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一栅极结构，位在该基底上；
二源极/漏极区，位在邻近该栅极结构的两侧处；
二多孔间隙子，位在所述源极/漏极区与该栅极结构之间，其中该二多孔间隙子的一孔隙率介于大约25％到大约100％之间；
一多孔盖层，位在改栅极结构上，并位在该二多孔间隙子之间，其中该多孔盖层的一孔隙率介于大约25％到大约100％之间；以及
一隔离层，设置在该二多孔间隙子与该多孔盖层上。
2.如权利要求1所述的半导体元件，还包括二下蚀刻终止层，位在该二多孔间隙子下方。
3.如权利要求1所述的半导体元件，还包括一鳍件，位在该栅极结构与该基底之间。
4.如权利要求3所述的半导体元件，其中，该鳍件包括一突出部以及二凹陷部，该二凹陷部位在邻近该突出部的两侧处，其中该突出部的一上表面位在一垂直高度，是高于所述凹陷部的上表面的一垂直高度，该栅极结构位在该突出部上，且该二源极/漏极区位在所述凹陷部上。
5.如权利要求4所述的半导体元件，还包括一第一终止层，位在该鳍件与该基底之间。
6.如权利要求5所述的半导体元件，其中，该第一终止层具有一厚度，是介于1nm到50nm之间。
7.如权利要求6所述的半导体元件，还包括多个覆盖层，位在该二源极/漏极区上，其中该多个覆盖层是由金属硅化物所制。
8.如权利要求7所述的半导体元件，其中，该栅极结构包括一栅极隔离层、一栅极导电层以及一栅极填充层，该栅极隔离层位在该突出部上，该栅极导电层位在该栅极隔离层上，该栅极填充层位在该栅极导电层上。
9.如权利要求8所述的半导体元件，还包括多个接触点，位在该多个覆盖层上，其中该多个接触点是由钨、铜、钴、钌或钼所制。
10.如权利要求9所述的半导体元件，还包括多个接触点衬垫，位在该多个接触点与该多个覆盖层之间，其中该多个接触点衬垫是由金属氮化物所制。
11.一种半导体元件，包括：
一基底；
一栅极结构，位在该基底上；
二源极/漏极区，位在邻近该栅极结构的两侧处；
一多孔介电结构，包括二间隙子部以及一盖部，其中该二间隙子部位在所述源极/漏极区与该栅极结构之间，而该盖部位在该栅极结构上，并位在该二间隙子部之间；以及
一隔离层，设置在该二间隙子部与该盖部上。
12.如权利要求11所述的半导体元件，还包括二下蚀刻终止层，位在该二多孔间隙子下方。
13.如权利要求11所述的半导体元件，其中，该多孔结构具有一孔隙率，介于大约25％到大约100％之间。
14.如权利要求11所述的半导体元件，还包括一鳍件，位在该栅极结构与该基底之间。
15.如权利要求14所述的半导体元件，其中，该鳍件包括一突出部以及二凹陷部，该二凹陷部位在邻近该突出部的两侧处，其中该突出部的一上表面位在一垂直高度，是高于所述凹陷部的上表面的一垂直高度，该栅极结构位在该突出部上，且该二源极/漏极区位在所述凹陷部上。
16.如权利要求15所述的半导体元件，还包括一第一终止层，位在该鳍件与该基底之间。
17.如权利要求16所述的半导体元件，还包括多个覆盖层，位在该二源极/漏极区上，其中该多个覆盖层是由金属硅化物所制。
18.如权利要求17所述的半导体元件，其中，该栅极结构包括一栅极隔离层、一栅极导电层以及一栅极填充层，该栅极隔离层位在该突出部上，该栅极导电层位在该栅极隔离层上，该栅极填充层位在该栅极导电层上。
19.如权利要求18所述的半导体元件，还包括多个接触点，位在该多个覆盖层上，其中该多个接触点是由钨、铜、钴、钌或钼所制。
20.如权利要求19所述的半导体元件的制备方法，还包括多个接触点衬垫，位在该多个接触点与该多个覆盖层之间，其中该多个接触点衬垫是由金属氮化物所制。
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