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CN112951832A - 具有非矩形的浮置栅极的非易失性存储器位单元 - Google Patents

具有非矩形的浮置栅极的非易失性存储器位单元 Download PDF

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CN112951832A
CN112951832A CN202011155657.7A CN202011155657A CN112951832A CN 112951832 A CN112951832 A CN 112951832A CN 202011155657 A CN202011155657 A CN 202011155657A CN 112951832 A CN112951832 A CN 112951832A
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gate
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trench isolation
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CN202011155657.7A
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王蓝翔
陈学深
郭克文
蔡新树
卓荣发
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Globalfoundries Semiconductor Pte Ltd
GlobalFoundries Singapore Pte Ltd
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Globalfoundries Semiconductor Pte Ltd
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Abstract

本发明涉及具有非矩形的浮置栅极的非易失性存储器位单元，揭示非易失性存储器位单元的结构以及形成非易失性存储器位单元的结构的方法。场效应晶体管具有沟道区以及位于该沟道区上方的第一栅极电极。电容器包括第二栅极电极，该第二栅极电极与该第一栅极电极耦接，以定义浮置栅极。该第一栅极电极具有非矩形形状。

Description

具有非矩形的浮置栅极的非易失性存储器位单元
技术领域
本发明涉及集成电路及半导体装置制造，尤其涉及非易失性存储器位单元的结构以及形成非易失性存储器位单元的结构的方法。
背景技术
非易失性存储器用于各种电子产品例如蜂窝电话中。一次可编程(One-Time-Programmable；OTP)存储器及多次可编程(Multiple-Time-Programmable；MTP)存储器是常见的非易失性存储器类型。这些非易失性存储器类型之间的主要区别是：与仅可被编程一次的OTP存储器相比，MTP存储器能够被重复编程并擦除。传统的OTP存储器及MTP存储器的普遍缺点是它们的编程效率与装置尺寸成比例，这可能导致较大的装置尺寸，以提供令人满意的编程效率。在制造期间，可能需要一个或多个额外的注入掩膜来优化单元结，以提高编程效率，这会增加制造复杂性。
需要改进的非易失性存储器位单元的结构以及形成非易失性存储器位单元的结构的方法。
发明内容
依据本发明的一个实施例，提供一种非易失性存储器位单元的结构。该结构包括具有沟道区以及位于该沟道区上方的第一栅极电极的场效应晶体管。该结构还包括具有第二栅极电极的电容器。该第二栅极电极与该第一栅极电极耦接，以定义浮置栅极，且该第一栅极电极具有非矩形形状。
依据本发明的另一个实施例，提供一种形成非易失性存储器位单元的结构的方法。该方法包括：形成包括沟道区以及位于该沟道区上方的第一栅极电极的场效应晶体管；以及形成包括第二栅极电极的电容器。该第二栅极电极与该第一栅极电极耦接，以定义浮置栅极，且该第一栅极电极具有非矩形形状。
附图说明
包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关该些实施例的详细说明一起用以解释本发明的该些实施例。在该些附图中，类似的附图标记表示不同视图中类似的特征。
图1显示依据本发明的实施例的非易失性存储器结构的顶视图。
图2显示大体沿图1中的线2-2所作的剖视图。
图2A显示大体沿图1中的线2A-2A所作的剖视图。
图3-9显示依据本发明的替代实施例的非易失性存储器结构的顶视图。
具体实施方式
请参照图1、图2、图2A并依据本发明的实施例，非易失性存储器位单元的结构10包括利用衬底16形成的场效应晶体管12及电容器14。衬底16可由单晶半导体材料例如单晶硅组成，且可为由单晶半导体材料(例如单晶硅)组成的块体晶圆。在从衬底16的顶部表面15向衬底16中延伸浅深度的沟槽中形成浅沟槽隔离区18。浅沟槽隔离区18可由介电材料例如二氧化硅组成，其被沉积于在衬底16中通过光刻及蚀刻图案化的沟槽中并接着被平坦化。可用掺杂物例如p型掺杂物掺杂衬底16的半导体材料，以在场效应晶体管12下方形成阱20。可用掺杂物例如n型掺杂物掺杂衬底16的半导体材料，以在电容器14下方形成阱22。具有相反导电类型的阱20、22可通过例如分开的掩蔽离子注入形成。
场效应晶体管12与电容器14共用浮置栅极24，该浮置栅极沿纵轴27延伸于衬底16的顶部表面15及浅沟槽隔离区18上方并穿过它们。浮置栅极24可由重掺杂多晶硅(即，多晶硅)组成，该重掺杂多晶硅在衬底16的顶部表面15及浅沟槽隔离区18上方以层的形式沉积并通过光刻及蚀刻制程被图案化。浮置栅极24包括与场效应晶体管12相关的栅极电极23以及与电容器14相关的栅极电极25。在一个实施例中，栅极电极23、25可具有不同的几何形状。浮置栅极24在其周缘被侧间隙壁围绕，出于说明清晰的目的，未显示该侧间隙壁。栅极电极23可包括自衬底16的顶部表面15及浅沟槽隔离区18延伸的侧表面32、34，以及连接侧表面32、34的端部表面33。
可在衬底16的顶部表面15与浮置栅极24之间设置栅极介电层26。在一个实施例中，栅极介电层26可由二氧化硅组成。在一个替代实施例中，栅极介电层26可由具有大于或等于约四(4)的介电常数(即，电容率)的高k介电材料例如氧化铪或氧化钽组成。
场效应晶体管12包括位于阱20中的源/漏区28及源/漏区30。本文中所使用的术语“源/漏区”是指可充当场效应晶体管的源极或漏极的半导体材料区。在一个实施例中，源/漏区28可提供场效应晶体管12的源极，且源/漏区30可提供场效应晶体管12的源极。
源/漏区28、30邻近栅极电极23的相对侧表面32、34设置。源/漏区28、30可位于衬底16的顶部表面15下方。源/漏区28、30经掺杂以具有与阱22相反的导电类型。在一个实施例中，可用提供n型导电性的n型掺杂物(例如，磷及/或砷)掺杂源/漏区28、30的半导体材料。在一个实施例中，源/漏区28、30可藉由通过栅极电极23自对准的离子注入制程形成。在横向位于源/漏区28、30之间且在栅极电极23下方的衬底16中设置沟道区29。沟道区29由在形成源/漏区28、30时被栅极电极23掩蔽的阱22的部分提供。
可用掺杂物例如n型掺杂物掺杂衬底16的半导体材料，以在阱22中形成掺杂区31。与阱22具有相同导电类型的掺杂区31提供电容器14的板。掺杂区31可与源/漏区28、30一起通过离子注入同时形成，且可通过栅极电极25自对准。电容器14可为共用掺杂区31并与周围的场效应晶体管如场效应晶体管12成对的数个电容器的其中之一。
与场效应晶体管12相关的栅极电极23以及与电容器14相关的栅极电极25可会合于浅沟槽隔离区18的其中之一上方的位置。至少部分由于它们的同时形成，栅极电极23、25可沿垂直方向具有相同或基本相同的厚度。
栅极电极23具有以包括侧表面32、34及端部表面33的周缘为特征的非矩形形状。在一个实施例中，栅极电极23的侧表面32可相对于纵轴27倾斜角度θ。侧表面32的锥度可在图案化浮置栅极24的栅极电极23时形成。栅极电极23相对于纵轴27不对称，因为侧表面32是侧表面32、34中唯一一个倾斜的。在此方面，侧表面32因其锥度而既不平行于侧表面34，也不平行于纵轴27。栅极电极23的侧表面32可完全延伸穿过沟道区29，且可部分位于在与沟道区29相邻的相对侧上的两个浅沟槽隔离区18上方。
栅极电极23具有宽度W，其沿纵轴27随着位置的变化而变化，且栅极电极23的最小宽度可位于端部表面33处并在沟槽隔离区18的其中之一上方。在一个实施例中，栅极电极23的宽度可小于或等于栅极电极25的宽度。与场效应晶体管12相关的栅极电极23以在从栅极长度L1至小于栅极长度L1的栅极长度L2的范围内的多个栅极长度为特征。由于锥形侧表面32，栅极电极23的尺寸缩小可增强与场效应晶体管12相关的沟道热载流子效应并提高结构10的编程效率，同时实现更小的位单元尺寸。侧表面32的倾斜度或坡度(也就是，角度θ的值)可经调整以在操作期间优化沟道区29中的热载流子效应，从而优化编程效率。
接着执行中间工艺(middle-of-line；MOL)制程及后端工艺(back-end-of-line；BEOL)制程，包括形成硅化物、接触、过孔，以及与场效应晶体管12及电容器14耦接的互连结构的线路。
请参照图3，其中，类似的附图标记表示图1中类似的特征，且依据本发明的替代实施例，栅极电极23的侧表面32、34都可相对于纵轴27倾斜角度θ。栅极电极23可相对于纵轴27对称，因为侧表面32、34以相同的角度或基本相同的角度形成锥度。在此方面，侧表面32、34因该锥度而既不彼此平行，也不平行于纵轴27。侧表面32、34的锥度可在图案化浮置栅极24的栅极电极23时形成。栅极电极23的侧表面32、34可延伸穿过沟道区29，且可部分位于与沟道区29相邻的两个浅沟槽隔离区18上方。栅极电极23具有宽度W，其沿该纵轴随着位置的变化而变化，且最小宽度位于端部表面33处并在沟槽隔离区18的其中之一上方。与场效应晶体管12相关的栅极电极23以在从栅极长度L1至小于栅极长度L1的栅极长度L2变化的多个栅极长度为特征。
请参照图4，其中，类似的附图标记表示图1中类似的特征，且依据本发明的替代实施例，栅极电极23的侧表面32可包括位于沟道区29上方的切口形式的缺口36。缺口36延伸穿过栅极电极23的整个厚度并在侧表面32中定义内部不规则性，从而中断其平滑性。缺口36(可具有矩形形状)不横向延伸于任一相邻的浅沟槽隔离区18上方，且完全位于沟道区29上方。位于侧表面32中的缺口36可在图案化浮置栅极24的栅极电极23时形成。由于缺口36的位置，栅极电极23的最小宽度位于沟道区29上方。由于栅极电极23中的缺口36，与场效应晶体管12相关的栅极电极23以多个栅极长度(亦即，栅极长度L1，以及小于栅极长度L1的栅极长度L2)为特征。
请参照图5，其中，类似的附图标记表示图1中类似的特征，且依据本发明的替代实施例，栅极电极23的侧表面32可包括位于沟道区29上方的切口形式的缺口38。缺口38延伸穿过栅极电极23的整个厚度，并在侧表面32中定义内部不规则性，从而中断其平滑性。缺口38(可具有非矩形形状，例如V形)不延伸于任一相邻的浅沟槽隔离区18上方，且完全位于沟道区29上方。位于侧表面32中的缺口38可在图案化浮置栅极24的栅极电极23时形成。由于缺口38的位置，栅极电极23的最小宽度位于沟道区29上方。由于栅极电极23中的缺口38，与场效应晶体管12相关的栅极电极23以多个栅极长度(亦即，在从栅极长度L1至小于栅极长度L1的栅极长度L2的范围内)为特征。
请参照图6，其中，类似的附图标记表示图5中类似的特征，且依据本发明的替代实施例，除位于侧表面32中的缺口38以外，栅极电极23的侧表面34可包括位于沟道区29上方的切口形式的缺口40。缺口40(可具有非矩形形状，例如V形)不延伸于任一相邻的浅沟槽隔离区18上方，且完全位于沟道区29上方。缺口38、40分别延伸穿过栅极电极23的整个厚度，缺口38在侧表面32中定义内部不规则性，从而中断其平滑性，且缺口40在侧表面34中定义内部不规则性，从而中断其平滑性。结合本实施例，在两个侧表面32、34都形成缺口。在一个替代实施例中，缺口38、40可具有与缺口36类似的矩形形状(图5)。位于侧表面32中的缺口38以及位于侧表面34中的缺口40可在图案化浮置栅极24的栅极电极23时形成。由于缺口38、40的位置，栅极电极23的最小宽度位于沟道区29上方。由于栅极电极23中的缺口38、40，与场效应晶体管12相关的栅极电极23以从栅极长度L1至小于栅极长度L1的栅极长度L2的栅极长度范围为特征。
请参照图7，其中，类似的附图标记表示图5中类似的特征，且依据本发明的替代实施例，栅极电极23的侧表面32可包括部分位于沟道区29上方的切口形式的缺口42。缺口42延伸穿过栅极电极23的整个厚度，并在侧表面32中定义内部不规则性，从而中断其平滑性。缺口42(可具有非矩形形状，例如V形)完全延伸穿过沟道区29，并横向地部分延伸，以位于与沟道区29相邻的两个浅沟槽隔离区18上方。位于侧表面32中的缺口42可在图案化浮置栅极24的栅极电极23时设置。由于缺口42的位置，栅极电极23的最小宽度位于沟道区29上方。由于栅极电极23中的缺口42，与场效应晶体管12相关的栅极电极23以在从栅极长度L1至小于栅极长度L1的栅极长度L2的范围内变化的多个栅极长度为特征。
请参照图8，其中，类似的附图标记表示图6中类似的特征，且依据本发明的替代实施例，除位于侧表面32中的缺口42以外，栅极电极23的侧表面34可包括部分位于沟道区29上方的切口形式的缺口44。缺口42、44分别延伸穿过栅极电极23的整个厚度，缺口42在侧表面32中定义内部不规则性，从而中断其平滑性，且缺口44在侧表面34中定义内部不规则性，从而中断其平滑性。缺口44(可具有V形)完全延伸穿过沟道区29，并横向地部分延伸，以位于与沟道区29相邻的两个浅沟槽隔离区18上方。结合本实施例，在两个侧表面32、34都形成缺口，且栅极电极23相对于其纵轴27可具有对称的形状。位于侧表面32中的缺口42以及位于侧表面34中的缺口44可在图案化浮置栅极24的栅极电极23时形成。由于缺口42、44的位置，栅极电极23的最小宽度位于沟道区29上方。由于栅极电极23中的缺口42、44，与场效应晶体管12相关的栅极电极23以在从栅极长度L1至小于栅极长度L1的栅极长度L2的范围内变化的多个栅极长度为特征。
请参照图9，其中，类似的附图标记表示图1中类似的特征，且依据本发明的替代实施例，栅极电极24的侧表面32可包括部分位于沟道区29上方且部分位于浅沟槽隔离区18的其中之一上方的切口形式的缺口46。缺口46延伸穿过栅极电极23的整个厚度，并在侧表面32中定义内部不规则性，从而中断其平滑性。缺口46(可具有矩形形状)从栅极电极23的端部表面33向内延伸于沟道区29上方，并有效消除栅极电极23的一角。缺口46(延伸穿过沟道区29的部分)可在图案化浮置栅极24的栅极电极23时形成。由于栅极电极23中的缺口46，与场效应晶体管12相关的栅极电极23以栅极长度L1以及小于栅极长度L1的栅极长度L2为特征。
上述方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。
本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。
与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种非易失性存储器位单元的结构，该结构包括：
场效应晶体管，包含沟道区以及位于该沟道区上方的第一栅极电极；以及
电容器，包含第二栅极电极，
其中，该第二栅极电极与该第一栅极电极耦接，以定义浮置栅极，且该第一栅极电极具有非矩形形状。
2.如权利要求1所述的结构，其中，该第一栅极电极具有第一栅极长度以及小于该第一栅极长度的第二栅极长度。
3.如权利要求1所述的结构，其中，该第一栅极电极及该第二栅极电极沿纵轴设置，且该第一栅极电极包含相对于该纵轴成角度的侧表面。
4.如权利要求1所述的结构，其中，该第一栅极电极及该第二栅极电极沿纵轴设置，该第一栅极电极包含第一侧表面以及相对该第一侧表面的第二侧表面，该第一侧表面相对于该纵轴成角度，且该第二侧表面相对于该纵轴成角度。
5.如权利要求1所述的结构，其中，该第一栅极电极包含侧表面以及延伸至该侧表面中的缺口。
6.如权利要求5所述的结构，其中，该缺口具有矩形形状。
7.如权利要求5所述的结构，其中，该缺口具有非矩形形状。
8.如权利要求5所述的结构，其中，该缺口具有V形。
9.如权利要求5所述的结构，其中，该缺口完全位于该沟道区上方。
10.如权利要求5所述的结构，还包括：
浅沟槽隔离区，位于该场效应晶体管与该电容器之间，
其中，该缺口延伸穿过该沟道区并部分位于该浅沟槽隔离区上方。
11.如权利要求1所述的结构，还包括：
浅沟槽隔离区，位于该场效应晶体管与该电容器之间，
其中，该浮置栅极延伸于该浅沟槽隔离区上方，以将该第一栅极电极与该第二栅极电极耦接。
12.如权利要求1所述的结构，其中，该第一栅极电极包含第一侧表面、第二侧表面，延伸至该第一侧表面中的第一缺口，以及延伸至该第二侧表面中的第二缺口。
13.如权利要求12所述的结构，其中，该第一缺口及该第二缺口分别具有矩形形状。
14.如权利要求12所述的结构，其中，该第一缺口及该第二缺口分别具有V形。
15.如权利要求12所述的结构，其中，该第一缺口及该第二缺口分别完全位于该沟道区上方。
16.如权利要求12所述的结构，还包括：
浅沟槽隔离区，位于该场效应晶体管与该电容器之间，
其中，该第一缺口延伸穿过该沟道区并部分位于该浅沟槽隔离区上方，且该第二缺口延伸穿过该沟道区并部分位于该浅沟槽隔离区上方。
17.一种形成非易失性存储器位单元的结构的方法，该方法包括：
形成包含沟道区以及位于该沟道区上方的第一栅极电极的场效应晶体管；以及
形成包含第二栅极电极的电容器，
其中，该第二栅极电极与该第一栅极电极耦接，以定义浮置栅极，且该第一栅极电极具有非矩形形状。
18.如权利要求17所述的方法，还包括：
形成位于该场效应晶体管与该电容器之间的浅沟槽隔离区，
其中，该浮置栅极延伸于该浅沟槽隔离区上方，以将该第一栅极电极与该第二栅极电极耦接。
19.如权利要求17所述的方法，其中，该第一栅极电极具有第一栅极长度以及小于该第一栅极长度的第二栅极长度。
20.如权利要求17所述的方法，其中，该第一栅极电极及该第二栅极电极沿纵轴设置，且该第一栅极电极包含相对于该纵轴成角度的侧表面。
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