CN1119815C

CN1119815C - 单片时钟同步式存储器

Info

Publication number: CN1119815C
Application number: CN98106135A
Authority: CN
Inventors: 富冈尚纪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-08-11
Filing date: 1998-04-03
Publication date: 2003-08-27
Anticipated expiration: 2018-04-03
Also published as: KR100286186B1; KR19990023110A; CN1208234A; US5968181A; DE19808337A1; JPH1165871A; TW393647B

Abstract

本发明的目的在于提供能够正确、容易并高效率地实现系统操作分析的单片时钟同步式存储器。其特征在于，包括：存储器，由通常的数据存储区域2和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域4构成；对于通常的数据存储区域，控制数据的写入和读出的数据区域控制电路3；和取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置1、5、6、7；在通常的数据存储的同时，还按顺序存储输入数据做为逻辑顺序数据。

Description

单片时钟同步式存储器

本发明涉及具有在操作中的系统内能够正确地分析存储器操作的内有逻辑分析器功能的存储器的单片时钟同步式存储器。

以往，在装有这种时钟同步式存储器的系统中，在发生不良的情况下，在存储器控制信号管脚(pin)、地址信号管脚(pin)及数据信号管脚(pin)等上设置探针，观察各信号的定时，以便使用逻辑分析器检测被认为不合适的信号。在该检查上所需的探针数，即使最低也必须有30～40个，但由于逻辑分析器的功能和物理上的问题，使用这样多数量的探针存在较困难的情况，所以仅选择10个探针来进行检查，以便对其分析。

然而，在近年来的系统中，特别是在PC(个人计算机)等中，除功能复杂化之外，在PC上装载的存储器也使用168管脚模块等大规模的存储器，为了正确地分析存储器的操作，必须设置近160个探针，而且，当把两个该168管脚模块插入系统中时，就有所谓设置近320个探针来分析存储器操作的要求。特别是，在分析只在实际的应用软件操作时造成的那种不良的情况下产生这种要求。

如上所述，对以往的系统中的不良分析使用逻辑分析器进行，由此虽能检测不良，但在通常的逻辑分析中，存在所谓在存储器管脚上设置这样多数量的探针有困难的问题，此外，还存在所需费用的问题。

此外，近年来，越来越强烈地要求对于装载能够越来越高速化且复杂化的时钟同步式存储器芯片的系统，以更高的效率正确地进行该系统的不良分析。为了解决这样的问题，本发明提供了使用内有逻辑分析器功能的存储器的时钟同步式存储器。

本发明是为了解决上述已有问题而提出的，其目的在于提供一种通过内有逻辑分析器功能，能够正确、容易且高效率地实现系统操作分析的单片时钟同步式存储器。

本发明的单片时钟同步式存储器的特征在于，包括：存储器，由通常的数据存储区域和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域构成；数据区域控制电路用于对通常的数据存储区域，控制数据写入和读出，和取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置。

再有，本发明的单片时钟同步式存储器的特征在于，所述逻辑顺序数据存储装置由寄存器、寄存器传输控制电路、行和列地址计数器和比较器构成。

再有，本发明的单片时钟同步式存储器的特征在于，包括：存储器，由通常的数据存储区域和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域构成；数据区域控制电路用于对通常的数据存储区域，控制数据写入和读出；取出逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置；和设定所述顺序存储区域大小的顺序存储区域设定装置。

再有，本发明的单片时钟同步式存储器的特征在于，所述顺序存储区域设定装置包括行和列地址计数器，在设定模式寄存器时设定并计数所述顺序存储区域的开始地址。

再有，本发明的单片时钟同步式存储器的特征在于，所述顺序存储区域设定装置包括：在使用存储器模块的情况下，读出在存储器模块的EEPROM中设定的开始地址，并设定于行和列地址计数器上的装置。

再有，本发明的单片时钟同步式存储器的特征在于，所述逻辑顺序数据存储装置配有把逻辑顺序数据按每个时钟传送给顺序存储区域的装置。

图1是表示本发明实施例1中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图。

图2是表示按逻辑分析器模式设定图1所示的单片时钟同步式存储器的操作的流程图。

图3是表示作为图1所示存储器的内有逻辑分析器功能的同步DRAM(SDRAM)操作例的示意图。

图4是表示对于图1所示的单片时钟同步式存储器，记述按指令启动触发器并存储逻辑顺序数据的操作(第三写入方法)的流程图。

图5是表示对于图1所示的单片时钟同步式存储器，记述用指令启动触发器，并存储触发器前后的逻辑顺序数据的操作(第四写入方法)的流程图。

图6是表示本发明实施例2中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图。

图7是表示在图6所示的单片时钟同步式存储器中记述顺序存储区域的设定方法的流程图。

图8是表示记述在存储器模块中装载图6所示的单片时钟同步式存储器的情况下的顺序存储区域的设定方法的流程图。

下面，根据附图1至图8，详细说明本发明的实施例。

实施例1

首先，参照图1至图5，说明本发明实施例1的单片时钟同步式存储器的结构。

图1是表示本发明实施例1中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图；图2是表示按逻辑分析器模式设定图1所示的单片时钟同步式存储器的操作流程图；图3是表示作为图1所示存储器的内有逻辑分析器功能的同步DRAM(SDRAM)操作例的示意图；图4是表示对于图1所示的单片时钟同步式存储器，记述用指令启动触发器并存储逻辑顺序数据的操作(第三写入方法)的流程图；图5是表示对于图1所示的单片时钟同步式存储器，记述用指令启动触发器，存储触发器前后的逻辑顺序数据的操作(第四写入方法)的流程图。

图1是表示在本发明实施例1中，具有带逻辑顺序存储功能的存储器的、内有逻辑分析器功能的单片时钟同步式存储器结构的方框图。图1中，1是瞬时存储各个控制信号、地址信号和数据信号等的逻辑顺序数据(按顺序表示逻辑数据)的寄存器；2是存储器内常规的数据存储区域；3是控制数据存储区域2的写入/读出的数据区域控制电路；4是作为存储器内的逻辑顺序存储功能，为了存储控制信号、地址信号和数据信号等的逻辑顺序数据(把控制信号、地址信号和数据信号等在保持依次输入的顺序状态下存储)，在数据存储区域2之外设置的顺序存储区域；5是对向顺序存储区域4传输寄存器1的内容进行控制的寄存器传输控制电路。

此外，6是在顺序存储区域4的任意行和列上显示是否写入逻辑顺序数据的行和列地址计数器；7是在存储应启动触发器(后述)的逻辑顺序数据、并与在寄存器1上依次输入的数据比较成为一致的情况下，用于启动触发器而进行控制的比较器；8是用RAS和CAS等为代表的从存储器外部提供的n根存储器控制信号输入管脚；9是从存储器外部提供的m根地址信号(A0、A1)输入管脚；10是对于存储器进行数据信号的输入输出的p根数据信号(DQ0、DQ1)管脚；11是从存储器的外部提供成为存储器操作基础的时钟的时钟(CLK)输入管脚；12是具有连接寄存器1和顺序存储区域4的宽度(n+m+p)的并行总线。而且，由寄存器1、寄存器传输控制电路5、行和列地址计数器6、比较器7和存储器的顺序存储区域4构成逻辑顺序数据存储装置，在单片时钟同步式存储器内构成逻辑分析器功能。

下面，参照图1和图2，说明本发明实施例1的内有逻辑分析器功能的单片时钟同步式存储器的操作。图2是表示在本实施例中用干对单片时钟同步式存储器设定逻辑分析器模式的流程图。在图2的步骤101中，在未设定逻辑分析器模式情况下，进入步骤106进行通常的存储操作；在设定逻辑分析器模式的情况下，进入步骤102，并为模式寄存器(在存储器器件外，图中未示出)设定逻辑分析器模式。在步骤103中，如果逻辑分析器模式的设定完毕，那么就在通常的数据存储区域2中存储输入数据(步骤104)，在顺序存储区域4中存储逻辑顺序数据(步骤105)。在仅使用通常的存储器情况下，可不设定逻辑分析器模式使用。

比如说，在同步DRAM(SDRAM)的情况下，由于在操作开始时进行模式寄存器的设定，所以在此时的模式寄存器中设定了逻辑分析器模式。而且，利用CPU(图中未示出)进行逻辑分析器模式的设定和后述的对于存储器顺序存储区域4的逻辑顺序数据的写入。本实施例中，由于顺序存储区域4的大小是固定的，所以不必设定存储器的通常数据存储区域2的大小和顺序存储区域4的大小。在实施例2中说明设定顺序存储区域4大小的实例。下面，说明逻辑分析器模式设定后的操作。

图3是表示作为存储器的内有逻辑分析器功能的同步DRAM(SDRAM)的操作实例的图。在SDRAM中，如果设定逻辑分析器模式，那么控制在顺序存储区域4中写入的逻辑顺序数据的寄存器1、寄存器传输控制电路5、行和列地址计数器6和比较器7就变为可操作状态，从存储器控制信号输入管脚8、地址信号输入管脚9和数据信号管脚10等输入的控制信号、地址信号和数据信号在时钟CLK信号的上升边被取入寄存器1，作为此时的逻辑顺序数据，依每一个时钟顺序地存储在存储器的顺序存储区域4中。

如果更具体地说明图3的操作，那么在时刻(1)，各控制信号和数据信号等(RAS、CAS、WE、CS、DQM)的逻辑变为(0，1，1，1，0)。同样地，在其后的各时刻(2)、(3)、(4)、(5)、(6)，就分别变为(0，1，1，0，0)、(0，1，1，1，0)、(1，0，0，0，0)、(1，0，0，1，1)、(1，0，0，0，)。这些逻辑顺序数据写入设定在存储器中的顺序存储区域4中。这样，在把逻辑顺序数据写入及读出时，利用这些数据就能够分析存储器操作。为此，就不必象以往那样必须对存储器的所有管脚设置探针，所以能够正确、容易并高效率地进行存储器操作的分析。

下面，说明对于存储器的顺序存储区域4的逻辑顺序(数据)的写入方法。

作为第一写入方法，如上述SDRAM的实例那样，是在每个时钟存储逻辑顺序数据的方法。也就是说，来自外部的控制信号、地址信号和数据信号等输入到通常的数据区域控制电路3，同时存入寄存器1中。存储在寄存器1中的逻辑顺序数据，借助寄存器传输控制电路5的控制通过连接寄存器1和顺序存储区域4的并行总线12传输给顺序存储区域4并存储在其中。

通过存储逻辑顺序数据，使行和列地址计数器6增大，设定并掌握在顺序存储区域4的哪个行和列上进行存储。逻辑顺序数据的写入结束后，就从开始地址再进行逻辑顺序数据的写入直到存储器的最终地址为止。在顺序存储区域4中写入逻辑顺序数据期间对通常的存储器区域2也进行存储操作。

下面，参照图3，说明第二写入方法。

作为第二写入方法，是对于有效指令仅取入逻辑顺序数据的方法。若以图3为例，由于CS(芯片选择)只在变为低电平的各时刻(2)、(4)、(6)的(0，1，1，0，0)、(1，0，0，0，0)、(1，0，0，0，1)这样的逻辑顺序数据有效，所以仅把该逻辑顺序数据传输给顺序存储区域4。

下面，参照图4，说明第三写入方法。

作为第三写入方法，是所谓利用CPU(图中未示出)，启动对于按某些指令写入的触发器，仅把启动触发器后的逻辑顺序数据取入顺序存储区域4中的方法。图4是表示存储对按指令写入触发器启动后的逻辑顺序数据的第三写入方法的流程图。下面，说明对于写入的触发器的启动方法。

首先，在步骤107中，在比较器7中设定要取出的逻辑顺序数据。进入步骤108，把比较器7的内容和在寄存器1中存储的逻辑顺序数据用比较器7比较。在不一致的情况下，用下一个数据再次比较，在一致的情况下，进入步骤109，开始把寄存器1的内容的逻辑顺序数据存储在顺序存储区域4的操作，通过行和列地址计数器6的计数，如果存储进行到顺序存储区域4的最终行前，那么在该处结束逻辑顺序数据的取出(步骤110)。

下面，参照图5，说明第四写入方法。

作为第四写入方法，是所谓利用CPU(图中未示出)，把从按某指令相对写入启动触发器前输入的逻辑顺序数据存储在顺序存储区域4中，在某个时刻，通过CPU启动触发器，把启动触发器后的逻辑顺序数据存储在顺序存储区域4的方法。图5表示按指令启动触发器，存储其前和后的逻辑顺序数据的第四写入方法的流程图。

首先，在步骤111中，在比较器7中设定要检测的逻辑顺序数据，开始逻辑顺序数据的写入。进入步骤112，检查行和列计数器6是否进入顺序存储区域4的一半，在行和列计数器6进入顺序存储区域4一半的时候进入步骤113，如果比较器7与寄存器1的内容经过比较一致的话，在写入至最终行为止结束逻辑顺序数据的取入(步骤114)。

在上述步骤113中，在比较器7与寄存器1的内容不一致的情况下，进入步骤115，如果至最终行为止结束了逻辑顺序数据的写入，那么从开始地址起再次继续逻辑顺序数据的写入，利用触发器，按上述那样操作。

而且，从顺序存储区域4读出逻辑顺序数据的方法取消了逻辑分析器模式，与通常的数据信号一样，可从数据(DQ)管脚中读出。

实施例2

下面，参照图6至图8，详细说明本发明实施例2中的内有逻辑分析器功能的单片时钟同步式存储器的结构。图6是表示本发明实施例2中的内有逻辑分析器功能的单片时钟同步式存储器结构的方框图；图7是表示在图6所示的单片时钟同步式存储器中记述顺序存储区域的设定方法的流程图；图8是表示记述在存储器模块中装载图6所示的单片时钟同步式存储器的情况下的顺序存储区域的设定方法的流程图。

在图6中，由于标有与图1所示符号相同的符号的结构要素有与图1的该结构要素同样的功能，所以不再说明。2a是通常的数据存储区域，4a是在通常的数据存储区域2a内设置的可变更大小的顺序存储区域。而且，用寄存器1、寄存器传输控制电路5、行和列地址计数器6、比较器7和存储器的顺序存储区域4a，构成逻辑顺序数据存储装置，在单片时钟同步式存储器内构成逻辑分析器功能。此外，在本实施例中，行和列地址计数器6构成设定存储器的顺序存储区域4a的开始地址和存储容量的顺序存储区域设定装置，通过变更其设定内容，能够变更顺序存储区域4a的大小。

下面，参照图7，说明顺序存储区域4a的设定方法。在图7所示的顺序存储区域4a的设定方法的情况下，在通过CPU(图中未示出)的控制设定模式寄存器(图中未示出)时，设定逻辑分析器模式，同时，输入并设定确定顺序存储区域4a大小的开始行和列地址。下面，说明设定方法。

在图7的步骤116中，判定是否设定有逻辑分析器模式，在未设定的情况下，进入步骤112进行通常的存储操作，在设定情况下，进入步骤117，在设定模式寄存器时，设定逻辑分析器模式进入步骤118，在行和列地址计数器6中设定顺序存储区域4a的开始地址。在步骤119中，如果逻辑分析器模式的设定和开始地址的设定完成，那么就在通常的数据存储区域2a中存储输入数据(步骤120)，在顺序存储区域4a中存储逻辑顺序数据(步骤121)。

下面，参照图8，说明顺序存储区域4a的其它设定方法。图8所示的顺序存储区域4a的设定方法的情况，是把本发明的单片时钟同步式存储器装在存储器模块上时决定顺序存储区域4a的容量和开始地址的方法。在SDRAM装载模块的情况下，由于装载有存储模块属性数据等的EEPROM，所以在该EEPROM上预先写入顺序存储区域4a的容量和开始地址，在进入逻辑分析器模式时读出该数据，并设定在行和列地址计数器6中。读出在该EEPROM中设定的开始地址，并设定在行和列地址计数器6中的装置按CPU的控制进行操作，可利用硬件也可利用软件来实现。而且，除上述操作外，与图2所示的逻辑分析器模式的设定相同。

在图8是步骤123中，在未设定逻辑分析器模式的情况下，进入步骤130进行通常的存储操作，在设定逻辑分析器模式的情况下，进入步骤124，对于EEPROM，判定是否存在顺序存储区域4a的容量和开始地址的设定数据，在无设定数据的情况下，进入步骤130进行通常的存储操作，在有设定数据的情况下，进入步骤125。在步骤125中，在设定模式寄存器时，经设定逻辑分析器模式进入步骤126，把顺序存储区域4a的开始地址设定在行·列地址计数器6中。在步骤127中，如果逻辑分析器模式的设定完成，那么就在通常的数据存储区域2a中存储输入数据(步骤128)，在顺序存储区域4a中存储逻辑顺序数据(步骤129)。

通过上述结构，特别是通过内有逻辑分析器功能，本发明除能够正确、容易并高效率地实现系统操作的分析外，还能通过程序变更存储器的通常数据存储区域和顺序存储区域的大小，能够容易并高效率地进行操作中的系统的不良分析。

Claims

1.一种单片时钟同步式存储器，包括：具有通常的数据存储区域(2)的存储器，和对于通常的数据存储区域，控制数据的写入和读出的数据区域控制电路(3)；其特征在于，所述存储器由所述具有通常的数据存储区域，和按各自的顺序存储包括控制信号、数据信号、地址信号的逻辑顺序数据的顺序存储区域(4)构成，还具有取出所述逻辑顺序数据并写入所述顺序存储区域中的逻辑顺序数据存储装置。

2.如权利要求1所述的单片时钟同步式存储器，其特征在于，所述逻辑顺序数据存储装置由寄存器(1)、寄存器传输控制电路(5)、行和列地址计数器(6)和比较器(7)构成。

3.如权利要求1所述的单片时钟同步式存储器，其特征在于，还具有设定所述顺序存储区域大小的顺序存储区域设定装置。

4.如权利要求3所述的单片时钟同步式存储器，其特征在于，所述顺序存储区域设定装置包括行和列地址计数器，在设定模式寄存器时设定所述顺序存储区域的开始地址。

5.如权利要求3所述的单片时钟同步式存储器，其特征在于，所述顺序存储区域设定装置包括：在使用存储器模块的情况下，读出设定于存储器模块上的EEPROM中的开始地址，并设定于行和列地址计数器上的装置。

6.如权利要求1、2或3所述的单片时钟同步式存储器，其特征在于，所述逻辑顺序数据存储装置按每个时钟把逻辑顺序数据传输给顺序存储区域。