CN1052094C - 串行存取的存贮器装置 - Google Patents

Abstract

本发明提供的串行存取的存储器装置，具有一第一数据端及一存储单元阵列，该存储单元阵列具有多数个地址。串行存取存储装置包括一移位寄存器、一地址解码电路。响应一地址时钟脉冲信号，移位寄存器将一存贮器串行存取操作的第一个地址值予以贮存。地址解码电路、响应一存取控制信号、第一个地址值、地址时钟脉冲信号及一时钟脉冲信号，以串行方式存取所述多数个地址内的值。

Description

串行存取的存贮器装置

本发明涉及一种存贮器装置，尤指一种串行存取的集成电路存储器装置。

为了满足最近多媒体电脑系统的需求，集成电路存贮装置近来已被用于贮存大量数据，例如语音或影像数据。语音或影像数据具有数据连续的特性，换言之，这类数据，大多数情形下，是以时序方式(sequentially)或串行(serially)方式存取的。

传统的有关技术，有两种方式处理数字式语音贮存。第一种方式采用芯片将语音控制器与语音存贮器整合在一集成电路内。这种方式的设计缺乏系统兼容性。比如说，12英寸语音录放系统所需的最少存储器容量与6英寸所需的并不相同。在这种情况下，虽然芯片内的控制器部分仍能满足使用者的需求，却因存储器本身容量不足，而必须更换整个芯片。

第二种方式采用两个芯片的方案，如图1所示。第一芯片13负责语音控制功能，而第二芯片11负责语音贮存功能。这种方式显然比第一种方式有兼容性。但这一方式仍有许多缺点。第一个缺点是需要太多的输出/入脚(pins)。以256K的静态存贮器(SRAM)为例，所须的接口脚至少包括A0～A14地址线，D0～D7数据线，存储器读(RD)及写(WR)控制线，芯片选择(CS)线，Vdd及Vss线。第二个缺点是存储器扩展的可行性。当需要从256K扩展至1M时，芯片11需要增加两条地址线A15及A16。第三个缺点是第一芯片13的输入/入脚的需求。因存储器芯片11被存取时控制器13须知道何时到达该存贮器的终点，因而控制器13需要至少一条选择信号线M1、M2，根据M1、M2的输入值控制器13知道此时所采用存储器11的容量。

为了克服上述现有技术的缺点，本发明的第一个目的是提供一串行存取存贮器，其所须的输出/入脚比现有技术的管脚数少。

本发明的第二个目的，是提供一串行存取存贮器，其只须一数据线、一地址时钟脉冲线、一时钟脉冲线以及一存取控制线便可进行串行式存取。

本发明的第三个目的，是提供一串行存取存贮器，其输出/入脚的数目是与其存储器容量无关。

本发明的第四个目的，是提供一串行存取存贮器，对此存贮器进行串行式存取时，只须由控制器取得存贮器存取的第一个地址值。

为达到本发明的目的，本发明中的串行式存取存贮器装置，具有一第一数据端及一存贮单元阵列，该存贮单元阵列具有多数个地址，此存贮装置包含：

一移位寄存器，其响应一地址时钟脉冲信号，将存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结；

一地址解码电路，其响应一存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作。

图示的摘要说明：

图1是现有技术的语音录放系统的示意图。

图2是本发明中的一语音录放系统的示意图。

图3是本发明中存贮器存取时第一个地址值的移位时序图。

图4是本发明中串行存取存贮器的详细功能方框图。

图5是本发明进行存贮器写入的相关信号时序图。

图6是图4中边缘检测器的详细电图图。

图7是写入信号及读出信号的产生电路图。

图8是本发明的第二实施例的详细功能方块图。

图9是图8中置“0”电路的详细电路图。

图10是图9中信号的时序图。

图11是同时具有置“0”功能以及边缘检测功能的另一电路图。

如图2所示，本发明的串行存取存贮装置21是与一语录放控制器23连结。其间的接口包含一时钟脉冲线(CLK)230、一地址时钟脉冲(ADD CLK)210、一双向数据线(DATA)220、一存贮器读写(WR/RD)线240、一芯片选择(CS)线250以及存贮器终点(EOM)线260。存贮器读/写线240是用于存贮器存取控制。

存储器装置21具有多数个地址，其内的值可经由数据线220被串行存取。存储器装置21的数据输入端(DATA)在一第一时段以串行方式将存贮器装置的一串行存取动作的第一个地址值输入，并在一剩余时段以串行方式使一数据移位。存贮器存取时第一个地址值在数据线220上移位的时序如图3所示。

如图4所示，存贮器装置21具有一移位寄存器42，其响应一地址时钟脉冲信号210，将存储器装置一串行存取动作的第一个地址值贮存。此移位寄存器具一第一输入端与第一数据端(DATA)连结。存贮器装置21具有一地址解码电路44，其响应读出(READ)信号242、写入(WRITE)信号241、第一地址值信号421及地址时钟脉冲信号210，对存贮器单元阵列46内的多数个地址进行串行存取动作。读信号242、写信号241两者与时钟脉冲信号230及存贮器读/写控制信号240有关，其详细关系在后面有详细描述，如图7所示。

移位寄存器42具有N个数据寄存器420，它们互相串接构成此移位寄存器42。N个数据寄存器中的每一个具有一数据输出端(Q)、一时钟脉冲输入端(CLK)及一数据输入端(D)，第一个数据寄存器的数据输入端为移位寄存器42的第一输入端并与数据输入端(DATA)连结。每一数据寄存器420的时钟脉冲端输入地址时钟脉冲信号210。

地址解码电路44具有一地址锁存/计数器442，它具有N个输入端，每一输入端与一对应数据寄存器420的数据输出端(Q)连结，以便响应一装入(Load)信号448，将第一地址值锁存，并响应一增量(increment)信号446将存取地址值逐次增加。地址解码电路44具有一EOM端，它在此存储单元阵列46的最后一个地址被存取时，输出一存贮器终点(End of Memory)信号260。

地址解码电路44进一步包含一边缘检测器444，其响应存取控制信号240、时钟脉冲信号230以及地址时钟脉冲信号210，以便产生装入信号448及增量信号446。

串行式存取存贮器装置21具有一数据缓冲器48分别与数据输入端(DATA)及存贮单元阵列46连结，并响应存取控制信号240及时钟脉冲信号230，以串行方式使所述数据移位。

本发明将存储器写入动作时的信号时序示于图5，由其中可知当最后一存储地址内的值被存取时，存贮器终点(End of Memory)信号260动作(asserted)。图5的信号中，当存取控制信号240在控制器23作用下变为高电平时，为存储器写入动作，而存取信号240在控制器23作用下变为低电平时，存储器读出动作。

在图6中，示出了边缘检测器444的一实施例。它具有一与非门60、一第一或非门62、一第二或非门64、一非门66、一延迟电路67及一与门68。与非门60有两个输入端分输入一读信号242及一写信号241，并有一个输出端产生增量信号446。第一或非门62，具有一第一输入端、一第二输入端及一第一输出端。第一输入端输入增量信号446。第二或非门64具有一第三输入端、一第四输入端及一第二输出端。第三输入端输入地址时钟脉冲信号210，第四输入端与第一或非门62的第一输出端连结，而第二输出端与第一或非门62的第二输入端连结并产生一第二输出信号641。非门66，具有一第五输入端及一第三输出端，第五输入端与第二或非门64的第二输出端连结，而第三输出端产生一第三输出信号661。与门68，响应第二输出信号641及第三输出信号661，产生装入信号448。

由图7可知，写入信号241是由时钟脉冲信号230及存贮器存取控制信号240作与非(NAND)操作所产生。而读出信号242是由时钟脉冲信号230及存贮器存取控制信号240的非值作与非操作而产生。

由上述发明第一实施例的说明可知，本案有下列优点：

第一，一根数据(DATA)线220及一根地址时钟脉冲线210足够用来对存储单元阵列46进行串行式存取，且速度不会太慢。

第二，控制器23及存贮装置21间的接口信号线全部不须更改，不管存贮装置21的容量大小，如256K或1M等等。

第三，在存贮装置21内的地址锁存/计数器442会在存储器全部存入数据时输出一信号260至控制器23。因而就不须选择信号M1、M2告之所使用存储器的容量。

第四，不同形式或容量的存储装置21都可与相同的控制器23配合，且不须对存储器21本身或控制器23作任何修正。

本发明第一实施例的存储器装置21不能处理可变字长地址是其唯一的缺点。

因为存储器装置21一旦制造完成后，其内数据寄存器420的数目就已固定。例如对1M的静态存取存储器(SRAM)而言，有20个数据寄存器420。地址时钟脉冲信号210必须有20个时钟脉冲才能正确对存贮单元阵列46进行存取。如果控制器23在地址时钟脉冲线210上送出超过20个时钟脉冲，则移位寄存器420就只能保留最后的20个值。因而，其存取动作受限于存贮器21本身的容量。反之，如控制器23送出少于20个时钟脉冲，则因移位寄存器42内一些较高位元(higher bits)的剩留值的影响，存取的第一个地址值将产生错误。因此为克服这个小小缺点，本发明再提供如图8所示的第二实施例。

第二实施例，如图8所示，与第一实施例有相同的移位寄存器42、地址锁存/计数器442、存储单元阵列46、边缘检测器444、数据缓冲器48。这些元件的功能及动作方式都与第一实施例所描述的相同，可参考第一实施例中相关的叙述，在此不再赘述。

在图8中的置“0”电路450响应地址时钟脉冲信号210、读信号242或写信号241，产生一置“0”信号452使移位寄存器42置“0”。置“0”电路450的较佳实施例示于图9中。

如图9所示，置“0”电路450具有一与非门90、一第一或非门92、一第二或非门94、一非门96、一延迟电路97及一或非门98。与非门90具有两个输入端分别输入一读信号242及一写信号241，并具一输出端。第一或非门92具一第一输入端、一第二输入端及一第一输出端。第一输入端与非门90的输出端连结。第二或非门94具有一第三输入端、第四输入端及一第二输出端。第三输入端输入地址时钟脉冲信号210，而第四输入端与第一或非门92的第一输出端连结，第二输出端与第一或非门92的第二输入端连结并产生一第二输出信号941。非门96，具一第五输入端及一第三输出端，第五输入端与第二或非门94的第二输出端连结，而第三输出端产生一第三输出信号961。或非门98，响应第二输出信号941及第三输出信号961，产生置“0”信号452。

图9中信号的时序关系在图10中示出。同样地，写信号241、读信号242由图7的电路所产生。

因在上一次读信号242或写信号241被取消(deasserted)后的第一个地址时钟脉冲信号210处产生一动作置“0”信号452，移位寄存器42于是被置“0”，以便正确地贮存接下来由数据线220在时钟脉冲作用下读入(clocking)的第一个地址值。如果这个地址值的数目少于数据寄存器420的数目，也不会有错误发生。

Claims (10)

1、一种串行存取的存贮器装置，具有一第一数据端及一存贮单元阵列，该存贮单元阵列具有多数个地址；和一移位寄存器，其响应来自控制装置的一地址时钟脉冲信号，将一存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结，其特征在于，还包括：

一地址解码电路，其响应来自控制装置的一存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一来自控制装置的时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作。

2、如权利要求1所述的存贮器装置，其中还包含：

一数据输入端，在一第一时段以串行方式将存贮器装置一串行存取动作的第一个地址值输入，并于一剩余时段以一串列方式传送一数据；

一数据缓冲器，其分别与数据输入端及存储单元阵列连结，并响应一所述的存取控制信号及一所述的时钟脉冲信号，以串行方式传送所述数据。

3、一种具有可变地址字长能力的串行存取存储器装置，具有一第一数据端及一存贮单元阵列，该存贮单元阵列具有多数个地址；

和一移位寄存器，其响应一来自控制装置的地址时钟脉冲信号，将一存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结，其特征在于，还包括：

一地址解码电路，其响应一来自控制装置的存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作；以及

一置“0”电路，其响应所述存取控制信号、所述时钟脉冲信号及所述地址时钟脉冲信号，产生一置“0”信号以使所述移位寄存器置“0”。

4、如权利要求2所述的存贮器装置，进一步包含：

一移位寄存器，其响应一所述地址时钟脉冲信号，将存贮器装置一串行存取动作的第一个地址值贮存，此移位寄存器具一第一输入端与所述第一数据端连结；

一地址解码电路，其响应一所述存取控制信号、所述第一地址值、所述地址时钟脉冲信号及一所述时钟脉冲信号，对所述存贮单元阵列内的多数个地址进行串行存取动作。

5、如权利要求1或3或4所述的存贮器装置，其中该移位寄存器具有N个数据寄存器互相串接以构成所述移位寄存器，N个数据寄存器中的每一个数据寄存器具有一输出端(Q)、一时钟脉冲输入端(CLK)及一数据输入端(D)，N个数据寄存器中的一第一个数据寄存器的数据输入端(D)为移位寄存器的第一输入端，每一数据寄存器的时钟脉冲输入端输入所述的地址时钟脉冲信号。

6、如权利要求5所述的存贮器装置，其中该地址解码电路包含一地址锁存/计数器，其具有N个输入端，每一输入端与一对应数据寄存器的数据输入端(Q)连结，其响应一装入信号将所述第一地址值锁存，其响应一增值信号将存取地址值逐次增加。

7、如权利要求1所述的存贮器装置，其中该地址解码电路具有一EOM端，其于此存贮单元阵列的一最后地址内的值被存取时，输出一存贮器终点(End of Memory)信号。

8、如权利要求6所述的存贮器装置，其中该地址解码电路进一步包含：

一边缘检测器，其输入端分别输入所述存取控制信号、所述地址时钟脉冲信号及所述时钟脉冲信号，输出所述装入信号及增值信号。

9、如权利要求8所述的存贮器装置，其中边缘检测器包含：

一与非门，其具二输入端分别输入一读出(read)信号及一写入(write)信号，并具一输出端输出所述增值信号；

一第一或非门，其具一第一输入端、一第二输入端及一第一输出端，第一输入端输入所述增量信号；

一第二或非门，其具一第三输入端、一第四输入端及一第二输出端，第三输入端输入所述地址时钟脉冲信号，第四输入端与第一或非门的第一输出端连结，第二输出端与第一或非门的第二输入端连结并输出一第二输出信号；

一非门，其具一第五输入端及一第三输出端，第五输入端与第二或非门的第二输出端连结，第三输出端输出一第三输出信号；

一与门，其输入端分别输入所述第二、第三输出信号，输出所述装入信号。

10、如权利要求3所述的存贮器装置，其中置“0”电路包含：

一与非门，其具二输入端分别输入一读出(read)信号及一写入(write)信号，并具一输出端；

一第一或非门，其具一第一输入端、一第二输入端及一第一输出端，第一输入端和与非门的输出端相连结；

一第二或非门，其具一第三输入端、一第四输入端及一第二输出端，第三输入端输入所述地址时钟脉冲信号，第四输入端与第一或非门的第一输出端连结，第二输出端与第一或非门的第二输入端连结并输出一第二输出信号；

一非门，其具一第五输入端及一第三输出端，第五输入端与第二或非门的第二输出端连结，第三输出端输出一第三输出信号；

一或非门，其两输入端分别输入所述第二、第三输出信号，输出所述置“0”信号。

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