[go: up one dir, main page]

CN111987005B - 用于生产功率半导体模块的方法和功率半导体模块 - Google Patents

用于生产功率半导体模块的方法和功率半导体模块

Info

Publication number
CN111987005B
CN111987005B CN202010423273.2A CN202010423273A CN111987005B CN 111987005 B CN111987005 B CN 111987005B CN 202010423273 A CN202010423273 A CN 202010423273A CN 111987005 B CN111987005 B CN 111987005B
Authority
CN
China
Prior art keywords
film
connection region
embossed
power semiconductor
conductor track
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010423273.2A
Other languages
English (en)
Other versions
CN111987005A (zh
Inventor
斯特凡·赫克斯霍尔德
斯特凡·厄尔林
迈克尔·尤努策尔
马库斯·迪泽尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron Electronics Co ltd
Original Assignee
Semikron Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semikron Electronics Co ltd filed Critical Semikron Electronics Co ltd
Publication of CN111987005A publication Critical patent/CN111987005A/zh
Application granted granted Critical
Publication of CN111987005B publication Critical patent/CN111987005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H10W74/014
    • H10W72/701
    • H10W20/40
    • H10W72/011
    • H10W72/013
    • H10W72/077
    • H10W72/30
    • H10W72/07331
    • H10W72/352
    • H10W72/874
    • H10W90/00
    • H10W90/734

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种用于生产功率半导体模块的方法和功率半导体模块,所述方法具有以下处理步骤:a)提供功率半导体布置,所述功率半导体布置具有基底和功率半导体部件,b)提供压花膜复合物,其中所述压花膜复合物被压花,使得在所述膜复合物的第一膜连接区域的法线方向上,所述第一膜连接区域被布置在第一高度水平处,第二膜连接区域被布置在高于所述第一高度水平的第二高度水平处,c)将导电粘合剂布置在所述压花膜复合物的所述第一膜连接区域和第二膜连接区域上,并且/或者布置在第一导体轨道和第二功率端子上,d)将所述压花膜复合物布置在所述基底上,使得粘合剂的第一部分与所述第一膜连接区域和第一导体轨道机械接触,并且粘合剂的第二部分与所述第二膜连接区域和第二功率端子机械接触,e)使粘合剂硬化。

Description

用于生产功率半导体模块的方法和功率半导体模块
技术领域
本发明涉及一种用于生产功率半导体模块的方法和功率半导体模块。
背景技术
DE 10 2013 104 949 B3公开了一种功率半导体模块,该功率半导体模块具有基底、功率半导体部件和膜复合物,其中膜复合物通过压力烧结连接以导电方式连接到功率半导体部件和基底。
压力烧结连接的产生在技术上是复杂的,因为它需要对待相互连接的元件施加压力和温度。此外,高加压负荷会损坏功率半导体部件,并且例如在DCB基底或AMB基底的情况下,损坏基底的陶瓷层。
发明内容
本发明的目的是创造一种用于生产功率半导体模块的高效方法,以及一种可以被高效生产的功率半导体模块。
该目的通过一种用于生产功率半导体模块的方法来实现,该方法具有以下处理步骤:
a)提供功率半导体组件,该功率半导体组件具有:基底,该基底具有不导电绝缘层,在该不导电绝缘层的第一主侧上布置有第一导体轨道和第二导体轨道;和功率半导体部件,该功率半导体部件布置在基底的第二导体轨道上,并且该功率半导体部件在其面向第二导体轨道的第一主侧上具有第一功率端子,并且在其背对第二导体轨道的第二主侧上具有第二功率端子,第一功率端子以导电方式连接到第二导体轨道,
b)提供压花膜复合物,该压花膜复合物具有不导电的第一膜和被布置在该第一膜上的导电的第二结构化膜,其中第二膜被结构化,使得所述膜具有第一膜连接区域和与第一膜连接区域分开布置的第二膜连接区域,其中压花膜复合物被压花,使得在第一膜连接区域的法线方向上,第一膜连接区域被布置在第一高度水平处,第二膜连接区域被布置在高于第一高度水平的第二高度水平处,
c)将导电粘合剂布置在压花膜复合物的第一膜连接区域和第二膜连接区域上,并且/或者布置在第一导体轨道和第二功率端子上,
d)将压花膜复合物布置在基底上,使得粘合剂的第一部分与第一膜连接区域和第一导体轨道机械接触,并且粘合剂的第二部分与第二膜连接区域和第二功率端子机械接触,
e)使粘合剂硬化。
此外,该目的通过一种功率半导体模块来实现,该功率半导体模块具有:基底,该基底具有不导电绝缘层,在不导电绝缘层的第一主侧上布置有第一导体轨道和第二导体轨道;和功率半导体部件,该功率半导体部件被布置在基底的第二导体轨道上,并且在该功率半导体部件的面向第二导体轨道的第一主侧上具有第一功率端子,在该功率半导体部件的背对第二导体轨道的第二主侧上具有第二功率端子,其中第一功率端子以导电方式连接到第二导体轨道;并且所述功率半导体模块具有压花膜复合物,该压花膜复合物具有不导电的第一膜和被布置在该第一膜上的导电的结构化第二膜,其中第二膜被结构化,使得所述膜具有第一膜连接区域和与第一膜连接区域分开布置的第二膜连接区域,其中压花膜复合物被压花,使得在第一膜连接区域的法线方向上,第一膜连接区域被布置在第一高度水平处,第二膜连接区域布置在高于第一高度水平的第二高度水平处;并且所述功率半导体模块具有导电硬化粘合剂,其中粘合剂的第一部分以导电方式将第一膜连接区域连接到第一导体轨道,并且粘合剂的第二部分以导电方式将膜连接区域连接到第二功率端子。
方法的有利设计以类似于功率半导体模块的有利设计的方式得出,并且反之亦然。
如果在进一步的处理步骤f)中,布置在膜复合物与功率半导体组件之间的至少一个空腔被不导电的灌封化合物完全填充,则证明是有利的。这在膜复合物的某些部段与功率半导体组件之间提供了非常可靠的电绝缘。
如果压花膜复合物具有被结构化以形成膜导体轨道的导电第三膜,并且第一膜被布置在第二膜与第三膜之间,则证明是有利的。这能够实现用于流过膜复合物的电流的导体的简单布线。
在这种情况下,如果压花膜复合物具有穿过第一膜的导电过孔,其中该导电过孔以导电方式将第一膜连接区域和第二膜连接区域连接到第三膜,则证明是有利的。这能够实现流过膜复合物的电流的导体的简单布线。
此外,如果压花膜复合物被压花,使得当执行处理步骤d)时,与功率半导体部件的边缘的周围区域对准的该压花膜复合物在所述周围区域上方具有拱形轮廓,其中由拱形轮廓形成的拱形的顶点在第一膜连接区域的法线方向上、在高于第二高度水平的第三高度水平处被布置在膜复合物的面向基底的那一侧上,则证明是有利的。这可靠地防止了膜复合物与功率半导体部件的机械敏感边缘区域的机械接触。此外,这有助于在膜复合物与功率半导体部件的边缘区域之间布置灌封化合物,特别是软的或硬的浇注物。
此外,如果在用于提供压花膜复合物的处理步骤b)中,进行具有以下处理步骤的生产压花膜复合物的方法,则证明是有利的:
b1)在压机的第一压模与第二压模之间布置未压花的膜复合物,
b2)通过执行第一压模和第二压模的朝向彼此的相对移动来对未压花的膜复合物执行压花,使得第一压模和第二压模压在未压花的膜复合物上,从而由未压花的膜复合物形成压花膜复合物,其中第一压模和/或第二压模具有几何形状,使得在压花之后,在第一膜连接区域的法线方向上,第一膜连接区域被布置在第一高度水平处,第二膜连接区域被布置在高于第一高度水平的第二高度水平处,
b3)从压机中移走压花膜复合物。
在这种情况下,如果在处理步骤b2)中,第一压模和第二压模具有几何形状,使得当执行处理步骤d)时,与功率半导体部件的边缘的周围区域对准的压花膜复合物在所述周围区域上方具有拱形轮廓,其中由拱形轮廓形成的拱形的顶点在第一膜连接区域的法线方向上、在高于第二高度水平的第三高度水平处被布置在膜复合物的面向基底的那一侧上,则证明是有利的。这可靠地防止了膜复合物与功率半导体模块中的功率半导体部件的机械敏感边缘区域的机械接触。此外,这有助于在膜复合物与功率半导体部件的边缘区域之间布置灌封化合物,特别是软的或硬的浇注物。
此外,如果第一压模具有刚性几何形状,并且第二压模由弹性材料形成,或者如果第二压模具有刚性几何形状,并且第一压模由弹性材料形成,或者如果第一压模和第二压模具有刚性几何形状,其中第一压模和第二压模相对于彼此具有凸和凹的几何形状,则证明是有利的。这导致未压花的膜复合物的高效压花。
附图说明
下面参照下面列出的附图描述本发明的示例性实施例。在附图中:
图1示出了功率半导体组件和压花膜复合物,
图2示出了功率半导体组件和压花膜复合物,其中在压花膜复合物上布置有导电粘合剂,
图3示出了根据本发明的功率半导体模块,和
图4示出了压机和为了压花的目的而被布置在压机中的未压花的膜复合物。
附图中相同的元件用相同的附图标记来标记。
具体实施例
下文描述了用于生产功率半导体模块1的方法(参见图3)。
在处理步骤a)中(该处理步骤的示例在图1中示出),提供了功率半导体组件2。在示例性实施例中,功率半导体组件2具有基底3,该基底3具有不导电绝缘层4,在不导电绝缘层4的第一主侧4a上布置有第一导电导体轨道5a和第二导电导体轨道5b,以及导电第三导体轨道5c。基底3优选具有导电的、优选非结构化的金属化层6,绝缘层4被布置在金属化层6与导体轨道5a、5b和5c之间。绝缘层4优选设计成陶瓷板。基底3可以被实施为例如直接铜结合基底(DCB基底)或活性金属钎焊基底(AMB基底)。替代地是,基底3也可以被实施为绝缘金属基底(IMS基底)。
功率半导体组件2还具有布置在基底3的第二导体轨道5b上的功率半导体部件7,该功率半导体部件在其面向第二导体轨道5b的第一主侧8a上具有第一功率端子9a,并且在其背对第二导体轨道5b的第二主侧8b上具有第二功率端子9b,其中第一功率端子9a以导电方式连接到第二导体轨道5b,优选地是经由锡焊或烧结的金属层21。功率半导体部件7优选以晶体管例如IGBT(绝缘栅双极晶体管)或MOSFET(金属氧化物半导体场效应晶体管)或二极管的形式存在。在示例性实施例中,功率半导体部件7被设计为IGBT,其中第一功率端子9a形成IGBT的集电极端子,并且第二功率端子9b形成IGBT的发射极端子。替代地是,第二功率端子9b也可以形成IGBT的栅极端子。
在处理步骤b)中(该处理步骤的示例在图1中另外示出),提供了压花膜复合物10,压花膜复合物10具有不导电的第一膜11和被布置在第一膜11上的导电结构化的第二膜12,其中第二膜12被结构化,使得其具有第一膜连接区域12a、与第一膜连接区域12a分开布置的第二膜连接区域12b、以及优选地是与第一膜连接区域12a和第二膜连接区域12b分开布置的第三膜连接区域12c。膜连接区域12a、12b和12c也可以以膜导体轨道部段的形式存在,这可以通过将第二膜12结构化来实施。压花膜复合物10优选具有导电的第三膜13,该导电的第三膜被结构化,以形成膜导体轨道13a和13b,第一膜11被布置在第二膜12与第三膜13之间。第一膜11以材料结合的方式连接到第二膜12和第三膜13。第二膜12和第三膜13优选由金属膜形成。第一膜优选实施为塑料膜。当然,膜复合物10可以具有一个或多个进一步的结构化或非结构化的导电膜(例如金属膜),在每个导电膜之间布置有不导电膜(例如塑料膜)。每个金属膜可以具有单个层或彼此叠置的多个金属层。压花膜复合物10优选具有穿过第一膜11的导电过孔14,该导电过孔以导电方式将第一膜连接区域12a、第二膜连接区域12b和第三膜连接区域12c分别连接到第三膜13。
本发明中的压花膜复合物10被压花,使得在第一膜连接区域12a的法线方向N上,第一膜连接区域12a被布置在第一高度水平H1处,第二膜连接区域12b被布置在高于第一高度水平H1的第二高度水平H2处。应当注意的是,出于本发明的目的,第一膜连接区域12a的法线方向N是第一膜连接区域12a的背对第一膜11的那一表面的法线方向N,该法线方向朝向第一膜11延伸。
在随后的处理步骤c)中(该处理步骤的示例在图2中示出),导电粘合剂15被布置在压花膜复合物10的第一膜连接区域12a、第二膜连接区域12b和第三膜连接区域12c上并且/或者被布置在第一导体轨道5a上、第二功率端子9b上和第三导体轨道5c上。导电粘合剂是现有技术总体状态的一部分。粘合剂的导电性优选通过至少一种导电填料材料(例如银颗粒)来实现,导电填料材料被添加到结合基质中。导电粘合剂可以例如以烧结粘合剂的形式存在。
在随后的处理步骤d)中(该处理步骤的示例在图3中示出),压花膜复合物10被布置在基底3上,使得粘合剂15的第一部分15a与第一膜连接区域12a和第一导体轨道5a机械接触,粘合剂15的第二部分15b与第二膜连接区域12b和第二功率端子9b机械接触,粘合剂15的第三部分15c与第三膜连接区域12c和第三导体轨道5c机械接触。压花膜复合物10优选被压花,使得当执行处理步骤d)时,与功率半导体部件7的边缘7’的周围区域U对准的压花膜复合物10在所述周围区域U上方具有拱形轮廓,其中由拱形轮廓B形成的拱形的顶点SP在第一膜连接区域12a的法线方向N上、在高于第二高度水平H2的第三高度水平H3处被布置在膜复合物10的面向基底3的那一侧10a上。功率半导体部件7的边缘7’的周围区域U稍微延伸超过功率半导体部件7的边缘7’。
在随后的处理步骤e)中,如图3中以示例的方式所示的那一,粘合剂15被硬化,例如通过对粘合剂15施加温度或紫外线辐射。
在本发明中,通过将膜复合物形成为压花膜复合物10,连同形成用于将膜复合物10电接触到功率半导体组件2的导电粘合剂结合,使得功率半导体模块1的高效生产成为可能。
在优选随后进行的处理步骤f)中,布置在膜复合物10与功率半导体组件2之间的至少一个空腔22被不导电灌封化合物完全填充,特别是软的或硬的浇注物。灌封化合物可以形成为例如硅树脂灌封化合物或环氧树脂灌封化合物。
在最简单的情况下,在处理步骤b)中,压花膜复合物10可以通过使压花膜复合物10以预制部件的形式可用来提供。
替代地是,为了在处理步骤b)中(该处理步骤的示例在图4中示出)提供压花膜复合物10,用于生产压花膜复合物10的方法可以通过以下处理步骤来进行。
在第一方法步骤b1)中,未压花的膜复合物10’被布置在压机20的第一压模16与第二压模17之间。除了未压花的膜复合物尚未被压花的特征之外,未压花的膜复合物10’与压花膜复合物10相同。
在随后的处理步骤b2)中,通过执行第一压模16和第二压模17朝向彼此的相对移动来对未压花的膜复合物10’进行压花,使得第一压模16和第二压模17压在未压花的膜复合物10’上,从而由未压花的膜复合物10’形成压花的膜复合物10。第一压模16和/或第二压模17具有几何形状,使得在压花之后,在第一膜连接区域12a的法线方向N上,第一膜连接区域12a被布置在第一高度水平H1处,第二膜连接区域12b被布置在高于第一高度水平H1的第二高度水平H2处。在示例性实施例中,压机20具有第一压制元件18和第二压制元件19,在第一压制元件18上布置有第一压模16,在第二压制元件19上布置有第二压模17。为了执行第一压模16和第二压模17朝向彼此的相对移动,在示例性实施例中,第一压制元件18朝向第二压制元件19移动,该移动在图1中以箭头示出。替代地是,第二压制元件19也可以朝向第一压制元件18移动。
在处理步骤b2)中,第一压模16和/或第二压模17优选具有几何形状,使得当执行处理步骤d)时,与功率半导体部件7的边缘7’的周围区域U对准的压花膜复合物10在所述周围区域U上方具有拱形轮廓,其中由拱形轮廓B形成的拱形的顶点SP在第一膜连接区域12a的法线方向N上、在高于第二高度水平H2的第三高度水平H3处被布置在膜复合物10的面向基底3的那一侧10a上。
第一压模16可以具有刚性几何形状,第二压模17可以由弹性材料制成。替代地是,第二压模17可以具有刚性几何形状,第一压模16可以由弹性材料制成。例如,弹性材料可以由硅树脂形成。替代地是,第一压模16和第二压模17可以具有刚性的几何形状,第一压模16和第二压模17相对于彼此具有凸和凹的几何形状,这在图4中用虚线画出。
在随后的处理步骤b3)中,从压机20中移走压花膜复合物10。
这里应当注意的是,本发明的不同示例性实施例的特征当然可以彼此自由组合,只要所述特征不相互排斥。

Claims (9)

1.用于制造功率半导体模块(1)的方法,包括以下处理步骤:
a)提供功率半导体组件(2),所述功率半导体组件(2)具有:基底(3),所述基底具有不导电绝缘层(4),在所述不导电绝缘层的第一主侧(4a)上布置有第一导体轨道(5a)和第二导体轨道(5b);和功率半导体部件(7),所述功率半导体部件被布置在所述基底(3)的所述第二导体轨道(5b)上,并且在所述功率半导体部件的面向所述第二导体轨道(5b)的第一主侧(8a)上具有第一功率端子(9a),并且在所述功率半导体部件的背对所述第二导体轨道(5b)的第二主侧(8b)上具有第二功率端子(9b),其中所述第一功率端子(9a)以导电方式连接到所述第二导体轨道(5b),
b)提供压花膜复合物(10),所述压花膜复合物(10)具有不导电的第一膜(11)和被布置在所述第一膜上的导电的结构化的第二膜(12),其中所述第二膜(12)被结构化,使得所述第二膜具有第一膜连接区域(12a)和与所述第一膜连接区域(12a)分开布置的第二膜连接区域(12b),其中所述压花膜复合物(10)被压花,使得在所述第一膜连接区域(12a)的法线方向(N)上,所述第一膜连接区域(12a)被布置在第一高度水平(H1)处,并且所述第二膜连接区域(12b)被布置在高于所述第一高度水平(H1)的第二高度水平(H2)处,
c)将导电粘合剂(15)布置在所述压花膜复合物(10)的所述第一膜连接区域(12a)和所述第二膜连接区域(12b)上,并且/或者布置在所述第一导体轨道(5a)和所述第二功率端子(9b)上,
d)将所述压花膜复合物(10)布置在所述基底(2)上,使得所述粘合剂(15)的第一部分(15a)与所述第一膜连接区域(12a)和所述第一导体轨道(5a)机械接触,并且所述粘合剂(15)的第二部分(15b)与所述第二膜连接区域(12b)和所述第二功率端子(9b)机械接触,
e)使所述粘合剂(15)硬化。
2.根据权利要求1的方法,具有以下处理步骤:
f)用不导电的灌封化合物填充被布置在所述膜复合物(10)与所述功率半导体组件(2)之间的至少一个空腔(22)。
3.根据前述权利要求中任一项所述的方法,其特征在于,所述压花膜复合物(10)具有导电的第三膜(13),所述第三膜被结构化,以形成膜导体轨道(13a、13b),并且所述第一膜(11)被布置在所述第二膜(12)与所述第三膜(13)之间。
4.根据权利要求3所述的方法,其特征在于,所述压花膜复合物(10)具有穿过所述第一膜(11)的导电过孔(14),所述导电过孔以导电方式将所述第一膜连接区域(12a)和所述第二膜连接区域(12b)连接到所述第三膜(13)。
5.根据权利要求1至2中任一项所述的方法,其特征在于,所述压花膜复合物(10)被压花,使得当执行处理步骤d)时,与所述功率半导体部件(7)的边缘(7’)的周围区域(U)对准的所述压花膜复合物(10)在所述周围区域(U)上方具有拱形轮廓,其中由所述拱形轮廓(B)形成的拱形的顶点(SP)在所述第一膜连接区域(12a)的所述法线方向(N)上、在高于所述第二高度水平(H2)的第三高度水平(H3)处被布置在所述膜复合物(10)的面向所述基底(3)的那一侧(10a)上。
6.根据权利要求5所述的方法,其特征在于,在用于提供所述压花膜复合物(10)的处理步骤b)中,进行用于生产所述压花膜复合物(10)的方法,所述方法具有以下处理步骤:
b1)在压机(20)的第一压模(16)与第二压模(17)之间布置未压花的膜复合物(10’),
b2)通过执行所述第一压模(16)和所述第二压模(17)的朝向彼此的相对移动来对所述未压花的膜复合物(10’)执行压花,使得所述第一压模(16)和所述第二压模(17)压在所述未压花的膜复合物(10’)上,从而由所述未压花的膜复合物(10’)形成所述压花膜复合物(10),其中所述第一压模(16)和/或所述第二压模(17)具有几何形状,使得在所述压花之后,在所述第一膜连接区域(12a)的法线方向(N)上,所述第一膜连接区域(12a)被布置在第一高度水平(H1)处,并且所述第二膜连接区域(12b)被布置在高于所述第一高度水平(H1)的第二高度水平(H2)处,
b3)从所述压机(20)中移走所述压花膜复合物(10)。
7.根据权利要求6所述的方法,其特征在于,在处理步骤b2)中,所述第一压模(16)和/或所述第二压模(17)具有几何形状,使得当执行处理步骤d)时,与所述功率半导体部件(7)的所述边缘(7’)的周围区域(U)对准的所述压花膜复合物(10)在所述周围区域(U)上方具有拱形轮廓,其中由所述拱形轮廓(B)形成的拱形的顶点(SP)在所述第一膜连接区域(12a)的所述法线方向(N)上、在高于所述第二高度水平(H2)的第三高度水平(H3)处被布置在所述膜复合物(10)的面向所述基底(3)的那一侧(10a)上。
8.根据权利要求6所述的方法,其特征在于,所述第一压模(16)具有刚性几何形状,并且所述第二压模(17)由弹性材料形成,或者所述第二压模(17)具有刚性几何形状,并且所述第一压模(16)由弹性材料形成,或者所述第一压模(16)和所述第二压模(17)具有刚性几何形状,其中所述第一压模(16)和所述第二压模(17)相对于彼此具有凸和凹的几何形状。
9.一种功率半导体模块,所述功率半导体模块具有:基底(3),所述基底具有不导电绝缘层(4),在所述不导电绝缘层的第一主侧(4a)上布置有第一导体轨道(5a)和第二导体轨道(5b);和功率半导体部件(7),所述功率半导体部件被布置在所述基底(3)的所述第二导体轨道(5b)上,并且在所述功率半导体部件的面向所述第二导体轨道(5b)的第一主侧(8a)上具有第一功率端子(9a),并且在所述功率半导体部件的背对所述第二导体轨道(5b)的第二主侧(8b)上具有第二功率端子(9b),其中所述第一功率端子(9a)以导电方式连接到所述第二导体轨道(5b);并且所述功率半导体模块具有压花膜复合物(10),所述压花膜复合物(10)具有不导电的第一膜(11)和被布置在所述第一膜上的导电的结构化的第二膜(12),其中所述第二膜(12)被结构化,使得所述第二膜具有第一膜连接区域(12a)和与所述第一膜连接区域(12a)分开布置的第二膜连接区域(12b),其中所述压花膜复合物(10)被压花,使得在所述第一膜连接区域(12a)的法线方向(N)上,所述第一膜连接区域(12a)被布置在第一高度水平(H1)处,并且所述第二膜连接区域(12b)被布置在高于所述第一高度水平(H1)的第二高度水平(H2)处;并且所述功率半导体模块具有导电硬化粘合剂(15),其中所述粘合剂(15)的第一部分(15a)以导电方式将所述第一膜连接区域(12a)连接到所述第一导体轨道(5a),并且所述粘合剂(15)的第二部分(15b)以导电方式将所述膜连接区域(12b)连接到所述第二功率端子(9b)。
CN202010423273.2A 2019-05-23 2020-05-19 用于生产功率半导体模块的方法和功率半导体模块 Active CN111987005B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102019113762.4A DE102019113762B4 (de) 2019-05-23 2019-05-23 Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102019113762.4 2019-05-23

Publications (2)

Publication Number Publication Date
CN111987005A CN111987005A (zh) 2020-11-24
CN111987005B true CN111987005B (zh) 2025-12-30

Family

ID=73052347

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010423273.2A Active CN111987005B (zh) 2019-05-23 2020-05-19 用于生产功率半导体模块的方法和功率半导体模块

Country Status (2)

Country Link
CN (1) CN111987005B (zh)
DE (1) DE102019113762B4 (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007006706A1 (de) * 2007-02-10 2008-08-21 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung mit Verbindungseinrichtung sowie Herstellungsverfahren hierzu

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056854A1 (de) * 2000-11-16 2002-05-23 Rafi Gmbh & Co Kg Elektrotechn Berührungschalter sowie Verfahren zu dessen Herstellung
DE102004041868B3 (de) * 2004-08-27 2006-03-02 Leonhard Kurz Gmbh & Co. Kg Transferfolie, deren Verwendung sowie Verfahren zur Herstellung von dekorierten Kunststoffartikeln
DE102007022338B4 (de) * 2007-07-26 2013-12-05 Semikron Elektronik Gmbh & Co. Kg Herstellungsverfahren für ein Leistungshalbleiterbauelement mit Metallkontaktschicht
DE102013104949B3 (de) * 2013-05-14 2014-04-24 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung und Anordnung hiermit
DE102015109856A1 (de) * 2015-06-19 2016-12-22 Danfoss Silicon Power Gmbh Verfahren zum Herstellen einer für die Anbindung eines elektrischen Leiters geeigneten metallischen Kontaktfläche zur Kontaktierung eines Leistungshalbleiters, Leistungshalbleiter, Bond Buffer und Verfahren zur Herstellung eines Leistungshalbleiters
DE102015116165A1 (de) * 2015-09-24 2017-03-30 Semikron Elektronik Gmbh & Co. Kg Verfahren zur Herstellung einer leistungselektronischen Schalteinrichtung und leistungselektronische Schalteinrichtung
DE102016104283B4 (de) * 2016-03-09 2019-05-16 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitereinrichtung mit einem Leistungshalbleitermodul mit einem Gehäuse
EP3273473B1 (de) * 2016-07-22 2020-09-09 SEMIKRON Elektronik GmbH & Co. KG Leistungselektronische schalteinrichtung, anordnung hiermit und verfahren zur herstellung der schalteinrichtung
DE102017122557B4 (de) * 2017-09-28 2021-06-24 Semikron Elektronik Gmbh & Co. Kg Leitungselektronische Anordnung mit einem Folienverbund und mit einem Verbindungspartner

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007006706A1 (de) * 2007-02-10 2008-08-21 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung mit Verbindungseinrichtung sowie Herstellungsverfahren hierzu

Also Published As

Publication number Publication date
CN111987005A (zh) 2020-11-24
DE102019113762A1 (de) 2020-11-26
DE102019113762B4 (de) 2022-04-14

Similar Documents

Publication Publication Date Title
US10770380B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN109935574B (zh) 半导体模块和用于生产半导体模块的方法
KR102446009B1 (ko) 기판 구조들 및 제조 방법들
CN104465566B (zh) 半导体装置、制造多个芯片组件和制造半导体装置的方法
CN102403296A (zh) 半导体模块及其制造方法
JP6266168B2 (ja) 半導体装置
WO2016108261A1 (ja) パワーモジュール
CN105514048A (zh) 电子模块和用于制造电子模块的方法
US20220369468A1 (en) Substrate structures and methods of manufacture
JP2020024998A (ja) 半導体装置及びその製造方法
CN115116865B (zh) 半导体装置的制造方法
JP2014072304A (ja) 半導体モジュールの製造方法、半導体モジュール
JP4842177B2 (ja) 回路基板及びパワーモジュール
US9171804B2 (en) Method for fabricating an electronic component
US6897088B2 (en) Method for connecting circuit devices
CN111987005B (zh) 用于生产功率半导体模块的方法和功率半导体模块
JP5613100B2 (ja) 半導体装置の製造方法
CN106876350B (zh) 功率模块及其制造方法
JP7460051B2 (ja) 半導体装置
CN101304012B (zh) 具有金属接触层的功率半导体基片及其制造方法
WO2021210344A1 (ja) 半導体装置および半導体モジュール
JP2020077857A (ja) モジュールおよびその製造方法
US9978711B2 (en) Method for connecting a semiconductor chip metal surface of a substrate by means of two contact metallization layers and method for producing an electronic module
CN115483116B (zh) 封装结构及其制造方法、电路板及其制造方法
US11183445B2 (en) Semiconductor arrangement, laminated semiconductor arrangement and method for fabricating a semiconductor arrangement

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TG01 Patent term adjustment