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CN111900168A - 存储单元、存储器件及电子设备 - Google Patents

存储单元、存储器件及电子设备 Download PDF

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CN111900168A
CN111900168A CN202010944026.7A CN202010944026A CN111900168A CN 111900168 A CN111900168 A CN 111900168A CN 202010944026 A CN202010944026 A CN 202010944026A CN 111900168 A CN111900168 A CN 111900168A
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CN
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conductive
memory cell
capacitor
conductive layer
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CN202010944026.7A
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朱慧珑
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Institute of Microelectronics of CAS
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Abstract

公开了一种存储单元、存储器件及电子设备。根据实施例，存储单元可以包括：晶体管；以及与该晶体管连接的电容组件，其中，该电容组件包括彼此串联连接的正电容器以及负电容器。电容组件形成为沟槽电容器，该沟槽的形状为U型，包括两个竖直侧壁和连接竖直侧壁的底壁；电容组件包括第一导电层‑电介质层‑第二导电层‑负电容材料层‑第三导电层的叠层；并且各个导电层包括金属电极材料层。

Description

存储单元、存储器件及电子设备
本案是申请号为“201610048641.3”、申请日为2016年01月25日、发明名称为“存储单元、存储器件及电子设备”的母案申请的分案申请，通过引用将母案的全部内容包括于此。
技术领域
本公开涉及存储领域，更具体地，涉及一种具有大存储电容的存储单元、包括该存储单元的存储器件以及包括该存储器件的电子设备。
背景技术
在存储器件中经常利用电容器来储存电荷，以便存储数据。但是，随着器件的不断小型化，用来形成电容器的芯片面积不断缩小，从而电容器的电容值变小。为了确保存储性能，期望在不占用过大芯片面积的情况下，得到尽可能大的电容。
发明内容
本公开的目的至少部分地在于提供一种具有大存储电容的存储单元、包括该存储单元的存储器件以及包括该存储器件的电子设备。
根据本公开的一个方面，提供了一种存储单元，包括：晶体管；以及与该晶体管连接的电容组件，其中，该电容组件包括彼此串联连接的正电容器以及负电容器。
根据本公开的另一方面，提供了一种存储器件，包括上述存储单元。
根据本公开的再一方面，提供了一种电子设备，包括上述存储器件。
根据本公开的实施例，利用负电容器和常规电容器(或者说，正电容器)的串联组合来形成存储电容组件。与常规存储电容相比，在相同的占用面积下，这种电容组件可以实现大的存储电容。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示出了根据本公开实施例的存储单元的示意电路图；
图2(a)-2(g)是示出了根据本公开实施例的制造存储单元的流程中部分阶段的截面图；
图3是示出了根据本公开另一实施例的存储单元的配置的截面图；
图4(a)-4(d)是示出了根据本公开另一实施例的制造存储单元的流程中部分阶段的截面图；
图5是示出了根据本公开另一实施例的存储单元的配置的截面图。
贯穿附图，以相同的附图标记来表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
图1是示出了根据本公开实施例的存储单元的示意电路图。
如图1所示，根据该实施例的存储单元100包括晶体管101以及与该晶体管连接的电容组件103。例如，这种存储单元可以构成1T1C配置的动态随机存取存储(DRAM)单元。
晶体管101可以包括各种形式的晶体管，例如各种形式的金属氧化物半导体场效应晶体管(MOSFET)，如鳍式场效应晶体管(FinFET)、绝缘体上半导体(SOI)MOSFET、纳米线场效应晶体管(nanowire FET)等等。
一般地，晶体管101可以包括栅极、源极和漏极。在图1的示例中，栅极可以连接到端子T1，源极/漏极之一可以连接到端子T2，且源极/漏极中另一个可以连接到电容组件103。电容组件103的另一端连接到端子T3。因此，在该示例中，晶体管101与电容组件103呈串联连接。
电容组件103可以包括串联连接的常规电容器(或者说，正电容器)1031与负电容器1033。一般地，电容器包括极板-电介质层-极板的配置，电介质层可以储存电荷。常规的电容器呈“正”电容特性，即，当电介质层储存的电荷增多时，两个极板间的电压增大。在本公开中，将这种电介质层称作常规电介质层，或者直接简称为电介质层，这与该术语在本领域的常规含义相同。与此不同，某些材料在一定状态下，可以呈现“负”电容特性，即，随着其中储存的电荷增多，极板间的电压反而表现为降低。这种材料称作“负电容材料”。例如，某些铁电材料(例如含Zr、Ba或Sr的材料，如HfZrO2、BaTiO3、KH2PO4或NBT等)在到达某一临界电场时，可发生极化现象。极化使得大量的束缚电荷瞬间积累在材料的表面，使铁电材料两端的电压减小。
由于串联关系，电容组件103的电容Ct可以表示为：
Ct＝|Cn|C/(|Cn|-C)，
其中，C是正电容器1031的电容值，Cn是负电容器1033的电容值(如上所述，为负值)，|Cn|表示Cn的绝对值。根据上式可以看出，当|Cn|近似等于C时，Ct可以趋于无穷大。当然，这是理想情形，在实际中，也可以实现相当大的电容Ct(例如，绝对值为C的约2～5倍)。优选地，|Cn|＞C。
鉴于电容器的叠层配置以及串联连接关系，电容组件103可以形成为第一导电层-电介质层-第二导电层-负电容材料层-第三导电层的叠层形式。此时，第一导电层-电介质层-第二导电层可以构成正电容器1031，而第二导电层-负电容材料层-第三导电层可以构成负电容器1033，且由于公共的第二导电层，它们形成串联连接。或者，电容组件103可以形成为第一导电层-电介质层-负电容材料层-第三导电层的叠层形式。此时，第一导电层、第三导电层构成电容组件103的两个极板，电介质层和负电容材料层的组合构成电容组件103的电容介质。
根据本公开的实施例，电容组件可以形成为沟槽电容器的形式。在有限的面积中，沟槽电容器可以增大电容器相对的极板面积，并因此增大电容值。例如，可以在晶体管所形成于的衬底中形成沟槽，或者在晶体管上方的金属化叠层的一层或多层中形成沟槽，并在沟槽中形成电容组件。电容器叠层配置中的层可以沿着沟槽的侧壁和底壁延伸。
各导电层(第一导电层、第二导电层和第三导电层)可以包括各种合适的导电材料，例如金属、金属氮化物等。为了更好地与半导体工艺相兼容，导电材料可以包括半导体工艺中用来形成导电接触的材料，例如导电性的扩散阻挡材料如TiN以及金属电极材料如W等。金属电极材料可以形成低欧姆接触，从而适于需要与其他部件形成连接的导电层(例如，第一导电层或第三导电层)。另外，为了避免金属电极材料的扩散，可以与之配合使用导电性扩散阻挡材料层。
此外，当在衬底中形成沟槽电容器时，电容器的最外一层(第一导电层或第三导电层)可以利用衬底中的掺杂区域来形成。这种情况下，该掺杂区域可以直接连接到晶体管的源/漏之一(也可以是掺杂区)，并因此将电容组件连接到晶体管。
这里需要指出的是，尽管在此以1T1C配置为例来描述存储单元，但是本公开不限于此。在此公开的电容组件可以应用于任何需要大电容的场合，包括各种形式的基于电容器的存储器件。
根据本公开的实施例，还提供了一种存储器件，可以包括多个这种存储单元。例如，存储单元可以排列成二维阵列，各存储单元的端子T1可以连接到字线，端子T2可以连接到位线，且端子T3可以连接到公共电势(例如，地电势)。通过字线，可以选择与该位线相对应的一行存储单元；通过位线，可以向所选行中与该位线相对应的存储单元写入数据或读取数据。当然，存储器件还可以实现为各种其他配置。
图2(a)-2(g)是示出了根据本公开实施例的制造存储单元的流程中部分阶段的截面图。
如图2(a)所示，提供衬底1001。在此，以制作n型晶体管为例进行描述，故而衬底1001可以是p型轻掺杂的硅晶片。但是，本公开不限于此。衬底1001可以包括各种合适的衬底，例如绝缘体上半导体(SOI)衬底、化合物半导体如SiGe等。
在衬底1001中，如上所述，可以形成沟槽，以便在其中形成电容组件。
为此，可以如图2(a)所示，可以在衬底1001上形成硬掩模层。在该示例中，硬掩模层包括氧化物(例如，氧化硅)层1003和氮化物(例如，氮化硅)层1005。例如，氧化物层1003的厚度为约5～20nm，氮化物层1005的厚度为约50～200nm。在硬掩模层上可以形成构图(例如，通过曝光、显影进行光刻)的光刻胶1007。在此，光刻胶1007被构图为具有与将要形成的沟槽相对应的开口。
然后，如图2(b)所示，可以利用构图的光刻胶1007为掩模，对硬掩模层(1005、1003)进行构图，如反应离子刻蚀(RIE)，以将光刻胶1007的图形转移到硬掩模层(1005、1003)中。接着，可以硬掩模层(1005、1003)为掩模，对衬底1001进行构图如RIE，以在其中形成沟槽R。随后，将在该沟槽R中形成电容组件。在形成沟槽R之后，可以去除光刻胶1007。在此，可以先不去除硬掩模层，以便保护衬底1001的表面。
在该示例中，可以对衬底1001靠近沟槽R的侧壁和底壁的部分进行掺杂，以形成沿沟槽R的侧壁和底壁延伸的掺杂区域(即，导电区域)，并由此构成电容组件的一个极板(例如，上述第一导电层)。这种掺杂区域例如可以如下形成。具体地，如图2(c)所示，可以在形成有沟槽R的衬底1001上(在此，硬掩模层有助于形成沿沟槽R的侧壁和底壁延伸的掺杂区域)，可以形成(例如，通过淀积)掺杂剂源层1009。掺杂剂源层是指包含掺杂剂的材料层。例如，掺杂剂源层1009可以包括掺杂有n型掺杂剂如As或P的氧化物。掺杂剂源层1009的厚度可以不填满沟槽R，因此其沿沟槽R的侧壁和底壁延伸。优选地，可以大致共形的方式来淀积掺杂剂源层1009。随后，可以进行退火，以将掺杂剂源层1009中的掺杂剂驱入衬底1001中。由于掺杂剂源层1009沿着沟槽R的侧壁和底壁布置，从而沿着沟槽R的侧壁和底壁形成n型掺杂区1011。之后，可以去除掺杂剂源层1009，如图2(d)所示。
在此需要指出的是，可以各种合适的其他方式(例如，离子注入)来形成掺杂区。
接着，可以向沟槽R中填充各材料层，以形成电容组件的叠层配置。在本示例中，在如上所述形成作为第一导电层的n型掺杂区1011之后，可以向沟槽R中依次填充电介质层、第二导电层、负电容材料层和第三导电层，来形成电容组件。
具体地，如图2(e)所示，可以依次在沟槽R中形成高K电介质层1013、导电性扩散阻挡层1015、负电容材料层1017、导电性扩散阻挡层1019和金属电极材料层1021。例如，高K电介质层1013可以包括HfO2，厚度为约1～10nm。此时，可以先在沟槽R的侧壁和底壁上形成界面层(未示出)，例如氧化物层，厚度为约0.5～5nm，再在界面层上形成高K电介质层1013。备选地，代替高K电介质层1013，可以形成氧化物层，厚度例如为约2～10nm。例如，导电性扩散阻挡层1015可以包括TiN，厚度为约1～10nm；负电容材料层1017可以包括HfZrO2，厚度为约3～15nm；导电性扩散阻挡层1019可以包括TiN，厚度为约2～10nm；金属电极材料层1021可以包括W，其厚度可以填满沟槽R。这种情况下，n型掺杂区1011(第一导电层)-高K电介质层1013(电介质层)-导电性扩散阻挡层1015(第二导电层)可以构成正电容器；导电性扩散阻挡层1015(第二导电层)-负电容材料层1017-导电性扩散阻挡层1019和金属电极材料层1021(第三导电层)可以构成负电容器。在此，第三导电层包括金属电极材料层1021，这是为了更好地与后继形成的接触部(参见图2(g)中的1035-3)形成低欧姆接触；导电性扩散阻挡层1019可以避免金属电极材料层1021向负电容材料层1017中扩散。例如，可以通过依次以大致共形的方式淀积高K电介质层1013、导电性扩散阻挡层1015、负电容材料层1017、导电性扩散阻挡层1019，并淀积金属电极材料层1021以填满沟槽R，然后进行平坦化处理例如化学机械抛光(CMP)(可以硬掩模层为停止点)然后进行回蚀，来向沟槽R中填充这些层。
在该示例中，先形成电介质层1013，然后再形成负电容材料层1017。但是，本公开不限于此。例如，可以先形成负电容材料层，然后再形成电介质层。
在形成电容组件之后，可以去除硬掩模层，并在衬底1001上形成晶体管。本领域存在多种方式来形成各种形式的晶体管，如MOSFET，在此不再赘述。图2(f)示出了一个晶体管的示例。如图2(f)所示，该晶体管可以包括栅堆叠(包括栅介质层1025、栅电极层1027)、绕栅堆叠形成的栅侧墙1029以及源/漏区1031。此外，图2(f)中还示出了浅沟槽隔离(STI)1023。在该示例中，晶体管是n型器件，其源/漏区1031是衬底1001中的n型掺杂区的形式。晶体管的源/漏区之一(在该示例中，图2(f)中右侧的源/漏区)延伸到与n型掺杂区1011相接，从而实现晶体管与电容组件之间的连接。
还可以形成与其他部件的接触部。例如，如图2(g)所示，可以在如图2(f)所示的形成有晶体管和电容组件的衬底上形成层间电介质层1033(例如，氮化物)。在层间电介质层1033中，与晶体管的栅极、源/漏区中另一个(未连接到电容组件的一个)以及电容组件(具体地，金属电极材料层1021)相对应的位置处，例如通过刻蚀，形成接触孔，并在接触孔中填充导电材料层(例如，金属接触材料如W)来形成接触部1035-1、1035-2和1035-3。当然，也可以先在接触孔的侧壁和底壁上先形成(导电性)扩散阻挡层，然后再填充金属接触材料层。接触部1035-1、1035-2和1035-3可以分别对应于图1中的端子T1、T2和T3。
图3是示出了根据本公开另一实施例的存储单元的配置的截面图。
图3所示的存储单元与图2(g)中所示的存储单元大体上相同，除了省略了作为第二导电层的导电性扩散阻挡层1015之外。在该示例中，n型掺杂区1011(第一导电层)构成电容组件的一个极板，导电性扩散阻挡层1019和金属电极材料层1021(第三导电层)构成电容组件的另一个极板，且高K电介质层1013(电介质层)和负电容材料层1017的叠层构成电容组件的电容介质。同样，高K电介质层1013和负电容材料层1017的顺序可以交换。
在以上实施例中，电容组件同晶体管一样，形成在衬底上。但是，本公开不限于此。例如，电容组件也可以形成于金属化叠层中。
图4(a)-4(d)是示出了根据本公开另一实施例的制造存储单元的流程中部分阶段的截面图。
如图4(a)所示，可以在衬底2001上形成晶体管。本领域存在多种方式来形成各种形式的晶体管，如MOSFET，在此不再赘述。图4(a)示出了一个晶体管的示例。如图4(a)所示，该晶体管可以包括栅堆叠(包括栅介质层2025、栅电极层2027)、绕栅堆叠形成的栅侧墙2029以及源/漏区2031。此外，图4(a)中还示出了浅沟槽隔离(STI)2023。
在形成有晶体管的衬底上可以形成层间电介质层2033，且在层间电介质层2033中可以形成与晶体管的栅极以及各源/漏区相接触的接触部2035-1、2035-2和2035-3。关于层间电介质层和接触部，可以参见以上的描述。
接着，如图4(b)所示，可以在层间电介质层2033上形成另一层间电介质层2037(例如，氮化物)。在层间电介质层2037中，例如通过刻蚀，可以形成沟槽R1，随后可以在该沟槽R1中形成电容组件。在该示例中，沟槽R1的位置与电容组件将要连接到的源/漏区(图4(b)中右侧的源/漏区)相对应，并穿透层间电介质层2037从而露出该源/漏区所对应的接触部2035-3。
随后，可以向沟槽R1中填充各种材料层，来形成电容组件。在该示例中，例如可以依次在沟槽R1中形成导电性扩散阻挡层2039(例如TiN，厚度为约1-10nm，可以通过原子层淀积(ALD)来形成)、金属电极材料层2041(例如W，厚度为约5-50nm，可以通过ALD、化学气相淀积(CVD)等来形成)、导电性扩散阻挡层2043(例如TiN，厚度为约1-10nm，可以通过ALD来形成)、负电容材料层2045(例如，HfZrO2，厚度为约3～15nm，可以通过ALD来形成)、导电性扩散阻挡层2047(例如TiN，厚度为约1-10nm，可以通过ALD来形成)、高K电介质层2049(例如HfO2，厚度为约3～15nm，可以通过ALD来形成)、导电性扩散阻挡层2051(例如TiN，厚度为约1-10nm，可以通过ALD来形成)和金属电极材料层2053(例如W，可以通过ALD、CVD等来形成)。这种情况下，导电性扩散阻挡层2039、金属电极材料层2041和导电性扩散阻挡层2043(第一导电层)-负电容材料层2045-导电性扩散阻挡层2047(第二导电层)可以构成负电容器。在此，第一导电层包括金属电极材料层2041，这是为了更好地与下方的接触部2035-3形成低欧姆接触；导电性扩散阻挡层2039和导电性扩散阻挡层2043可以避免金属电极材料层2041向其他层(例如，负电容材料层2045)中扩散。另外，导电性扩散阻挡层2047(第二导电层)-高K电介质层2049-导电性扩散阻挡层2051和金属电极材料层2053(第三导电层)可以形成正电容器。在此，第三导电层包括金属电极材料层2053，这是为了更好地与后继形成的接触部(参见图4(d)中的2059-3)形成低欧姆接触；导电性扩散阻挡层2051可以避免金属电极材料层1021向其他层中扩散。例如，可以通过依次以大致共形的方式淀积导电性扩散阻挡层2039、金属电极材料层2041、导电性扩散阻挡层2043、负电容材料层2045、导电性扩散阻挡层2047、高K电介质层2049、导电性扩散阻挡层2051，并淀积金属电极材料层2053以填满沟槽R1，然后进行平坦化处理例如CMP，来向沟槽R1中填充这些层。
在该示例中，先形成负电容材料层2045，然后再形成电介质层2049。但是，本公开不限于此。例如，可以先形成负电容材料层，然后再形成电介质层。
此外，如图4(d)所示，在0层间电介质层2037中，可以形成与接触部2035-1和2035-2相对应的接触部2055-1和2055-2。之后，可以形成再一层间电介质层2057(例如，氮化物)。在层间电介质层2057中，可以形成与接触部2055-1和2055-2以及电容组件(具体地，金属电极材料层2053)相对应的接触部2059-1、2059-2和2059-3。接触部2059-1、2059-2和2059-3可以分别对应于图1中的端子T1、T2和T3。
图5是示出了根据本公开另一实施例的存储单元的配置的截面图。
图5所示的存储单元与图4(d)中所示的存储单元大体上相同，除了省略了作为第二导电层的导电性扩散阻挡层2047之外。在该示例中，导电性扩散阻挡层2039、金属电极材料层2041和导电性扩散阻挡层2043(第一导电层)构成电容组件的一个极板，导电性扩散阻挡层2051和金属电极材料层2053(第三导电层)构成电容组件的另一个极板，且负电容材料层2045和高K电介质层2049的叠层构成电容组件的电容介质。同样，负电容材料层2045和高K电介质层2049的顺序可以交换。
根据本公开实施例的存储器件可以应用于各种电子没备。这种电子没备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (14)

1.一种存储单元，包括：
晶体管；以及
与该晶体管连接的电容组件，
该电容组件包括彼此串联连接的正电容器以及负电容器；
其中，电容组件形成为沟槽电容器，该沟槽的形状为U型，包括两个竖直侧壁和连接竖直侧壁的底壁；
电容组件包括第一导电层-电介质层-第二导电层-负电容材料层-第三导电层的叠层；并且各个导电层包括金属电极材料层。
2.根据权利要求1所述的存储单元，其中，所述负电容材料层的材料为含Zr、Ba或Sr的材料。
3.根据权利要求1所述的存储单元，其中，所述负电容材料层的材料包括以下一种：HfZrO2、BaTiO3、KH2PO4或NBT。
4.根据权利要求1所述的存储单元，其中，所述负电容器的电容绝对值大于或等于正电容器的电容值。
5.根据权利要求1所述的存储单元，其中，所述电容组件形成在所述晶体管所形成于的衬底上，且第一导电层或第三导电层包括衬底中的掺杂区域。
6.根据权利要求5所述的存储单元，其中，所述掺杂区域与晶体管的源/漏区之一相连，从而将电容组件连接到晶体管。
7.根据权利要求1所述的存储单元，其中，所述第二导电层包括导电性的扩散阻挡材料层。
8.根据权利要求1所述的存储单元，其中，所述第一导电层和所述第三导电层中至少之一包括导电性的扩散阻挡材料层与金属电极材料层的叠层。
9.根据权利要求7或8所述的存储单元，其中，所述导电性的扩散阻挡材料层包括TiN。
10.根据权利要求8所述的存储单元，其中，所述金属电极材料层包括W。
11.根据权利要求8所述的存储单元，其中，所述电容组件形成于晶体管上方的金属化叠层中。
12.根据权利要求11所述的存储单元，其中，靠近下层的第一导电层或第三导电层包括导电性扩散阻挡材料层-金属电极材料层-导电性扩散材料层的叠层。
13.一种存储器件，包括多个如权利要求1-12中任一项所述的存储单元。
14.一种电子设备，包括如权利要求13所述的存储器件。
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