CN1118875C - 存储器单元装置及其制造方法 - Google Patents

Abstract

一种存储器单元装置包括三维布置的各晶体管。在此各垂直MOS晶体管是布置在半导体接片的各侧壁上的，在此在每个侧壁上相叠地布置了多个晶体管。这些在侧壁上相叠地布置的各晶体管是串联的。

Description

存储器单元装置及其制造方法

存储器单元用于各广泛的工艺技术领域。在这些存储器单元上可以既涉及称为ROM(Read Only Memory)的只读存储器也涉及称为PROM(Programmable ROM)的可编程存储器。

在半导体衬底上的各种存储器单元装置其特征在于，它们允许自由选择地存取在其中存储的信息。这些存储器单元装置含有大量晶体管。在读出过程中确定电流是否流过或不流过一个晶体管。在此使各逻辑状态1或0从属于通过晶体管的电流或晶体管的截止。通常通过采用各MOS(金属氧化物半导体)晶体管实现信息的存储，这些MOS晶体管的沟道区具有一种相应于所希望截止性能的掺杂。

在DE-OS 195 10 042中推荐了一种含有以行布置的MOS晶体管的存储器单元装置。这些MOS晶体管在每个行中是串联的。为了提高存储密度在各条形纵向沟槽的底上和在衬底表面上的各相邻条形纵向沟槽之间各自交替地布置各相邻的行。互相连接的各源/漏区是构成为相关连的掺杂区的。通过一种按行方式的控制能够读出此存储器单元装置。

此存储器单元装置，其特征在于，用于存储器单元所要求的面积需求已从4F²减少到2F²，在此F是用于制造所采用光刻过程的最小结构宽度。不利地却是进一步提高每面积单元上的存储器数量是不可能的。

由US-RS 5 409 852公开了为提高存储密度互相叠起布置各MOS晶体管。为了接点接通这样的各晶体管采用掩盖的掺杂层，这些层是相应地形成结构的并且是用各金属接点连接的。

本发明的任务在于避免当今技术水准的这些缺点。尤其应创造一种存储器单元装置，在此存储器单元装置上可以在尽可能小的空间上布装尽可能大数量的存储器单元。

通过按权利要求1的一种存储器单元装置以及按权利要求14的用于其制造的一种方法解决此任务。本发明的各其它发展源于其余各权利要求。

在半导体衬底主面上布置着探出半导体衬底主面的各接片(Stege)。这些接片各自具有一个掺杂层叠，在此互相相邻各层是各自以相反导电型掺杂的。每三个相邻的掺杂层形成两个源/漏区和场效应控制晶体管的一个沟道区。层叠的至少一个侧壁是各自配备了栅极电介层的。各自在层叠各侧壁范围里界靠在栅极电介层的各字线横对这些接片延伸。起着源/漏区作用的这些掺杂层同时起着存储器单元装置的各位线的作用。在存储器中安排了这么多的掺杂层，使得由这些掺杂层实现至少两个相叠布置的晶体管，这些晶体管是经一个起共同源/漏区作用的共同掺杂层串联的。

在此存储器单元装置中介于各字线之一的和一个作为沟道区起作用的掺杂层以及作为各源/漏区起作用的两个相邻掺杂层之间的交叉点各自确定一个晶体管。串联的各相邻晶体管具有一个共同的源/漏区。在这些晶体管中的电流平行于层叠的侧壁分布。

尤其在层叠中安排了这么多的掺杂层，以致于在这些接片中各自相叠地布置了4到32个晶体管，这些晶体管是各自经一个作为共同源/漏区起作用的共同掺杂层串联的。由此实现一种高存储密度。

这些接片具有平行于衬底主面的一种条形截面。各相邻接片尤其是互相平行地布置的。

横对这些接片各自延伸着多个互相保持距离的字线。以此方式大量经各自的字线可控制的晶体管是沿这些接片的纵向尺寸并排布置的。

本发明因此考虑了创造一种存储器单元装置，在此存储器单元装置上利用空间的全部三维来存储和/或传送信息。这通过相叠地布置N数目的晶体管来实现。在此每个存储器所要求的面积需求从4F²减少到4F²/N。通过以N个晶体管互相叠起层叠的三维一体化实现这种面积的减小。

通过所示各晶体管的层叠实现按本发明的减小面积的目的。这些其它措施简化存储器单元装置的可制造性和导致一种尽可能高的转换速度。因此这不取决于各所示特征的一个单项特征。这些在此采用的各概念是就其最广泛的意义而言的。

尤其是栅极电介层的概念决不是指限制性地而言的。此概念既包括一种常规的电介层也包括带有提高载流子俘获截面的电介层，此电介层例如含有Si₃N₄，Ta₂O₅，Al₂O₃或TiO₂。在此却也可能涉及一种复合的栅极电介层，此栅极电介层例如带有一种ONO(氧化物/氮化物/氧化物)序列的构造，此序列具有一个第一SiO₂层，一个Si₃N₄层和一个第二SiO₂层。由此可以既构成在制造过程中可编程的存储器单元装置又构成在其运行期间可重新编程的存储器单元装置。

这些晶体管在沟道区中具有不同的掺杂浓度，由此按本发明的一种发展进行逻辑量0和1的存储。在其中存储着其中一个逻辑值的各晶体管在沟道区中具有一个第一掺杂材料浓度值，在其中存储着一个第二逻辑值的各晶体管具有一个不同于第一掺杂材料浓度值的第二掺杂材料浓度值。这些在沟道区中的不同的掺杂材料浓度实现晶体管的不同起始电压并且因此允许区分这些不同的逻辑值。

沟道区中各掺杂材料的各种浓度相互区别2至10倍，由此实现可靠地读出存储的信息。

其中一个掺杂材料浓度值合理地是位于0.5×10¹⁸cm^-3和2×10¹⁸cm^-3之间的范围内，而另一个掺杂材料浓度值位于0.5×10¹⁹cm^-3和2×10¹⁹cm^-3之间的范围内。

按本发明的一个另外的发展栅极电介层由带有载流子俘获阱的材料实现。尤其由多层系统形成此栅极电介层，在此多层系统上这些层之一比相邻的各层具有提高的载流子俘获截面。在栅极电介层中俘获的载流子影响晶体管的起始电压。在存储器单元装置的这种发展中通过有针对性地输入载流子来存储逻辑信息。

按本发明的一个其它的发展这些接片各自含有两个由一个绝缘区隔开的层叠。在此该绝缘区同样可以构成为条形的并且可确定两个条形层叠。在此发展中在各接片的各相对侧壁上实现各晶体管。以此方式进一步提高存储密度。

在此属于本发明范围的是，经布置在半导体衬底中的和界靠到主面上的一个掺杂区来串联各两个布置在相邻各接片中的层叠。此外可以通过布置在层叠和绝缘区之上的一个共同导电层串联包含在一个接片中的各层叠。通过串联各相邻的层叠提高电平的数量。

按本发明的该存储器单元装置不局限在它的各组成部分的一种专门布局技术上。在此表示的空间布置却是特别有利的。其它各电路元件可以具有任意的布置，而各晶体管的各有源区彼此重叠地相处。各晶体管的各其它组成部分也可以是以不同方式布置的。栅极电介层是垂直于半导体衬底的一个主面布置的，以此却是可以实现特别良好的空间利用率。栅极电介层位于接片的一个侧壁上，以此可合理地实现一种这样的布置。

以不同的方式可实现各位线的接点接通，这些位线是相叠地布置在各层叠的每一个中的。此层叠尤其是可以各自如此结构化的，使得在单元组的边缘上暴露出各位线中的每一个。在此情况下在单元组的边缘上此层叠具有阶梯形截面，在此截面上布置在层叠中较远下方的各位线各自侧向地探出布置在其上的各位线。

另可选择地通过一个解码器控制各相叠地布置的位线属于本发明的范围。尤其将解码器实现在层叠中。为此安排了交叉此层叠的其它各选择线。在介于各选择线之一和层叠之间的交叉点上由此各自实现解码器的一个晶体管。解码器各晶体管的构造是因此相似于存储器单元组中各晶体管的构造。各解码器晶体管中的每一个是连接在两个相邻位线之间的。相叠地布置如在存储器单元组中相叠地布置各晶体管那样多的解码器晶体管并且互相是串联的。通过各解码器晶体管沟道区中的不同的掺杂材料浓度实现各解码器晶体管的各不同的起始电压。当必要时可以在一个接片中实现多个解码器，存储器单元装置的各自晶体管是布置在这些解码器之间的。以此方式避免经这些位线的过大的电压降。

为了制造存储器单元装置将各掺杂层置放在半导体衬底的主面上，在此相邻的各掺杂层是各自以相反的导电型掺杂的。通过各掺杂层的结构化形成各接片。各接片的至少一个侧壁配备了栅极电介层。形成横对各接片延伸的和各自在各接片侧壁范围中界靠到栅极电介层的各位线。

尤其通过外延置放这些掺杂层。尤其就地掺杂进行处延。如果应以沟道区中不同掺杂的形式实现各种不同的信息的话，则通过注入在生长含有沟道区的各自掺杂层之后调节各MOS晶体管用的掺杂材料浓度。

从各从属权利要求中和从以下各优先实施例的用各图的表示中得出本发明的各其它优点，特点和合理的发展。

由这些图所示图1为一个存储器单元装置一个剖面的侧视图，图2为图1中所示存储器单元装置的放大剖面，图3为用于控制包含于存储器单元装置中的各字线和位线的电路布置。

在图1中所示的存储器单元装置上表示了形成两个存储器单元行的各接片10，20。这些接片10和20位于优先由单晶硅制成的半导体衬底30的一个表面上。此半导体衬底30至少在单元组的范围中用一种约为10¹⁷cm^-3的掺杂材料浓度p掺杂的。各n掺杂的区90a是布置在半导体衬底30中的。这些区具有约为200nm的深度和为4×19¹⁹cm^-3的掺杂材料浓度。在每个接片10，20之下布置了两个n掺杂区90a。

各字线40布置在这些接片10和20上。这些字线40由一种导电材料制成，例如由一种高度掺杂的例如由多晶硅的半导体材料制成。由硅制成的各字线40可以外加地硅化。可是同样有可能的是这些字线40由一种金属制成。这些字线40主要平行于半导体衬底30的表面延伸，并且在此垂直于各接片10和20的纵向尺寸。

在图2中表示了接片20的准确构造。这些接片10和20各自含有由一个绝缘区70互相隔开的各层叠50和60。此绝缘区70具有SiO₂。这些层叠50和60中的每一个含有多个相叠地布置的层。在此其中一个层叠50含有层90，93，100，103，110，113，120，123，130，133，140，143，150，153，160，163和170。另外的一个层叠60含有层90，95，100，105，110，115，120，125，130，135，140，145，150，155，160，165和170。这些层90，100，110，120，130，140，150，160和170具有n型的尽可能高的掺杂。由于这些n掺杂层90，100，110，120，130，140，150，160和170在存储器单元中用作为各位线，它们具有尽可能高的像磷那样掺杂材料浓度。为使串联电阻保持尽可能地小，各位线中掺杂材料的浓度优选大于5×10¹⁹cm^-3。这些n参杂层90，100，110，120，130，140，150和160具有各自为50nm的厚度，n掺杂层170具有400nm的厚度。

其中之一的层叠50具有位于各n掺杂层90，100，110，120，130，140，150，160和170之间的各P掺杂层93，103，113，123，133，143，153和163，这些P掺杂层具有各自为100nm的厚度。在此各层93，113，123和163是高度掺杂的。其它各P掺杂层103，133，143和153相反地是低掺杂的。层叠60同样地具有用P型掺杂材料掺杂的各层95，105，115，125，135，145，155和165，这些层具有各自为100nm的厚度。在此这些层105，135，145和165是高度掺杂的。其它各p掺杂层95，115，125和155相反地是低度掺杂的。此低度掺杂尤其位于1×10¹⁸cm^-3的数量级上，而较高度掺杂尤其位于1×10¹⁹cm^-3的数量级上。此低度和较高度掺杂有不同的起始电压，并因此允许区别存储的逻辑状态0或1。用n型掺杂材料掺杂的各位线的掺杂尤其至少为4×10¹⁹cm^-3，在此优先为1×10²⁰cm^-3或更多的掺杂。在为4×10¹⁹cm^-3掺杂材料浓度时这些位线具有约为2mΩcm的比电阻。

通过层叠60的相叠地布置的各层90，95，100，105，110，115，120，125，130，135，140，145，150，155，160，165，170形成八个相叠而处的晶体管。层叠50的相叠地布置的各层90，93，100，103，110，113，120，123，130，133，140，143，150，153，160，163，170同样形成八个相叠而处的晶体管。在这些层叠50和60的侧向上含有SiO₂的各绝缘区175和185位于各接片10，20的边缘区中。这些绝缘层175和185用作为由各层叠50和60形成的各晶体管用的栅极电介层。用作栅极电介层的各绝缘层175和185具有约为10nm的厚度。

为了实现各存储器单元的可编程性，此栅极电介层合理地是由具有提高了载流子俘获截面的材料制成。例如可以通过采用合适的如Si₃N₄的各种氮化物或如Ta₂O₅，Al₂O₃或TiO₂的各种氧化物实现这一点。

如此来构成这些存储器单元行，使得由所谓的各细位线100至160的比电阻，由所谓的各粗位线90，90a和170的比电阻和由它们的长度得出介于一个选出的存储器晶体管和外围设备之间的位线的有效电阻。层90和界靠的n掺杂区90a在此共同作为粗位线起作用。当各位线长度为2000F时，当各位线的长度和厚度各自为最小结构宽度F时以及当比电阻为1mΩcm时(这相当于1×10²⁰cm^-3的掺杂)和当最小结构宽度F＝0.5μm时产生为40kΩ的各粗位线的电阻。各细位线的电阻最高为20kΩ是值得追求的。介于具有这些尺寸的两个位线之间的电容在1000个单元的长度上为0.6pF。由此在最不利情况下产生一种最大为位于数量级2×(20+20)kΩ×0.6pF≈50ns上的存取时间。

各相邻字线中心的间距例如为2F，在此F为最小可制造的结构尺寸，并且例如在0.1μm和0.5μm之间。

这些接片10和20具有侧壁。经这些侧壁延续各字线40。介于各位线90，100，110，120，130，140，150，160和170以及各字线40之间的各交叉点位于这些侧壁上。此交叉区定义为存储器单元。由此产生为4F²/N的面积需求。当N＝8的位线相叠地布置时，每个存储器单元的面积需求为0.5F²，意即在F＝0.5μm时：0.125μm²。

在其中各字线40与各位线90，100，110，120，130，140，150，160和170交叉的范围相当于存储器单元装置的存储器单元组。除此存储器单元组之外还安排了未表示的各选择开关。这些选择开关具有各位选择线。通过一种未表示的金属化可将多个相叠起的位线汇总到一个节点上。在此节点和其它各掺杂层之间布置了如各位线汇总在节点中那样多的位选择线。

通过将解码器一体化入单元组得出各位线的一种特别有利的连接。首先三维地，特别以各接片10和20所具有的相同结构实现此一体化。为了读出存储器单元装置至少安排了一个1从8(1 aus 8)的解码器。此解码器具有六个相继的字线A， A，B， B，C， C(参阅图3)，这些字线允许将每两个相叠起的位线(100至160)与各粗位线(90，170)导电地连接，(例如150与170和140与90)。由此从八个相叠起晶体管的层叠中选出一个芯层。这些MOS晶体管具有不同的起始电压。在1从8解码器的一个第一接片中各自交替相叠地布置一个具有较高起始电压的MOS晶体管和一个具有较低起始电压的MOS晶体管。在1从8解码器的一个第一接片中各自交替相叠地布置两个具有较高起始电压的MOS晶体管和两个具有较低起始电压的MOS晶体管。在1从8解码器的一个第三接片中各自相叠地布置四个具有较高起始电压的MOS晶体管和四个具有较低起始电压的MOS晶体管。每两个字线在此是沿第一接片，第二接片或第三接片的各互相相对而置的侧壁布置的。这些界靠在同一芯层中的同一接片的各相对侧壁上的MOS晶体管在此是互相互补的。从单元组仅引出这些粗位线90，170。通过相应地控制解码器来选出布置在其间的各细位线100，110，120，130，140，150，160。

在1从N解码器上由单元组进入外围设备的各位线的网络为2F。在1从2N解码器上网格提高到4F。在1从4N解码器上网格甚至于为8F。

可以如下地制造图1中所示的存储器单元装置：

在例如由P掺杂的带有2×10¹⁵cm^-3基本掺杂材料浓度的单晶硅制的衬底30中，通过注入形成带有例如为1×10¹⁷cm^-3掺杂材料浓度的P掺杂阱。此P掺杂阱的深度优先约为1μm。

通过以约为5×10¹⁵原子/cm²的剂量的和以例如为100keV的低注入能量的磷原子注入，经一光掩模将这些n掺杂区90a制成为扩散区。这些n掺杂区90a因此可以在已制成的存储器单元中用作为源极或漏极。通过外延生长和就地掺杂制成后续的各n掺杂和低p掺杂层。

各n掺杂层90，100，110，120，130，140，150，160和170以及各弱p掺杂层95，103，115，12 5，133，143，153和155在数量级为5＝1000℃的各种温度下和在数量级为100Torr，即133毫巴的各种压力下生长。在由H₂，SiH₄和A₃H₃组成的混合气体中进行n掺杂。在由H₂，SiH₄和B₂H₆组成的混合气体中进行p掺杂。

在外延析出各自的层之后进行注入，以此制备各较高p掺杂层。对此注入采用一种光掩模。例如用剂量约为3×10¹²cm^-2和数量级为25keV的能量的硼进行此注入。

最下面的n掺杂层90和n掺杂区90a比位于其上方的其它各n掺杂层100，110，120，130，140，150和160具有更大的层厚。实现此层90，90a的较大厚度的原因在于此层部分地位于主要为单晶的半导体衬底30之内。尤其是当半导体衬底30由单晶硅组成时，通过界靠在其上的n掺杂区90a来减小层90的电阻则是合理的。最上面的n掺杂层170是比这些层100，110，120，130，140，150和160构成为较低电阻值的。例如通过由硅化物或金属组成此最上面的n掺杂层170可以实现这一点。

随后通过刻蚀生成沟槽结构，使得在各接片10和20之间形成沟槽195。这些沟槽和层叠的宽度为F，各沟槽的深度位于N×(100nm+50nm)的数量级上，在此N主要位于4和32之间。

在刻蚀各沟槽195之后析出各字线40。例如通过首先在各已知的层生成方法中的一种方法上，例如在CVD(化学汽相淀积)法上保形地从多晶硅半导体材料或从金属中析出一个层来实现这一点。随后用常规的各种光刻过程步骤如此地结构化此层，以致形成各单个字线40。将这些单个字线40之间的间距选得尽可能小。由所采用的光刻过程确定各位线两个中心之间的间距下限。两个相邻字线40中心之间的间距因此为F。

在置放上各字线40之后可用一种合适的绝缘材料充填位于各接片10和20之间的沟槽。当在各接片10和20之上应置放含有导电线的各其它平面时，如此安置绝缘材料是特别合理的。

在此实施例的一种变型中通过互相连接各从属的位线170将接片的相叠地布置的各晶体管的各层叠串联。除此之外可通过互相连接各从属的n掺杂区将布置在不同接片中的各层叠串联。尤其通过构成为共同掺杂区或构成为共同层来实现这一点。由此可提高电平数量。

以下用图3表示的，用于控制各字线和位线的电路布置是特别有利的。

在图3表示的电路布置上涉及一种1从8的解码器。此1从8解码器是像上述那样构造的。在图3中对于各n沟道MOS晶体管和对于与此互补的各p沟道MOS晶体管采用通常惯用的电路符号。解码器是带有多个数据输入端的各种电路网络，如此来控制这些数据输入端，使得位于这些输入端中的二进制信息依次地位于一个共同的输出端上。

在图3中所示的像以上所述构造的1从8解码器上，从两个任意相邻的布置在接片中的位线中进行一种选择。以此读出位于两个位线之间的晶体管。通过用各层90和170的各位线相应地控制解码器电气连接此两个位线。这些位线90和170较粗并因此是比各层100至160的各位线较低电阻的。将层90和170转接到未表示的分析电子装置上。对此整个单元组进行此选择。该1从N的解码器由LoG₂(N)*2个字线组成，也即例如在N＝16时由8个字线组成，在N＝32时由10个字线组成。该1从N解码器是像单元组的各存储器模块构造的，也即比其余的尤其构成为平面型的外围设备是较高集成化的。主要的是在选择电路的范围中确定信息。在单元组中经常地，例如典型地每200个字线重复此解码器，对于减小各位线的有效电阻是有意义的。

可将一种这样的解码器一体化到单元组中而不致中断此单元组。

可以通过联接各位线进一步降低有效电阻。

本发明不局限于这些所示的实施例。尤其可以调换各导电型n和p。

此外创造一种可编程存储器单元装置(PROM)属于本发明范围。通过由带有电载流子俘获阱的材料形成栅极电介层能够以特别有利的方式实现这一点。尤其是通过一种ONO电介层(氧化物/氮化物/氧化物)代替此材料，此ONO电介层含有一个第一SiO₂层，一个Si₃N₄层和一个第二SiO₂层。

然后通过用电子注入来充填各俘获阱实现存储器单元装置的编程。由此提高起始电压，在此起始电压下在起栅电极作用的各自的字线之下形成一种导电的沟道。经过在编程期间施加电压的时间和大小可以调整各自的起始电压提高值。

在ONO电介层(氧化物/氮化物/氧化物)上可以取消单元组中的注入，以致于只需要在解码器中的注入。在采用ONO电介层时例如通过电子的Fowler-Nordheim隧道贯通也通过热电子注入可以实行电荷存储和因此实现存储器单元装置的编程。

为了通过Fowler-Nordheim隧道贯通写入信息，经从属的字线和从属的位线选出应编程的存储器单元。将存储器单元的位线置于低电位上，例如置于0伏上。相反地将从属的字线置于高电位上，例如置于12伏上。其它各位线提高到一个如此量定的电位上，使得此电位明显地位于编程电压之下。将其它各字线提高到比由各其它位线的电位和阈值电压组成之和更高的电位上。

在此阈值电压时涉及那种所需的电压，使得通过Fowler-Nordheim隧道贯通在有限的时间里实现显著地提高MOSFET的起始电压。

由于在编程时所有与此选出字线交叉的其它位线位于较高的电位上，不对与此选出字线连接的其它各存储器单元编程。这些存储器单元首先是以NAND(非与)配置联接的。因此可以如此连接这些存储器单元，使得漏极电流流过这些存储器单元。这具有整个编程过程功率很小地进行的优点。

一个单元编程用所需的能量约为E≈5×10^-12载流子/cm^-2×e×10V×(0.5μm×0.1μm)＝4×10^-15J。

同样可以通过热电子注入进行编程。一个解码器选出一个在其中写入所有单元的层，这些单元的各字线位于高电位上。在此不对未位于高电位上的各字线编程。为了编程必须施加一个饱和电压到应编程的MOS晶体管上。为此将从属于此存储器单元的位线置于尤其是地电位的低电位和通常约为6伏的高电位之间。将从属于此存储器单元的字线置于一种电位上，在此电位时MOS晶体管位于饱和运行中。位于此字线上的电压比施加的饱和电压小和通常约为4伏。将其它各字线置于一个例如在7伏数量级上的较高电位上。取决于栅极电介层的厚度如此来选择此电压，以致于还不出现Fowler-Nordheim隧道贯通。所有其它的位线在两个末端上置于例如为饱和电压之半的相同电位上。

在编程时重要的是未为编程过程选出的，各芯层位于低电位上。

以此阻止了各个沿此选出字线位于其它各位线上的存储器单元的编程和避免了电流。通过在高电压时的饱和运动在选出的存储器单元MOS晶体管的沟道运行中产生了也称之为热电子(hotelectrons)的能量大的电子。将这些电子部分地注入栅极电介层。由栅极电介层中的俘获阱留住这些电子，并且这些电子提高MOS晶体管的阈值电压。按在各自存储器单元中应存入的信息而不同，以此方式有针对性地改变各自MOS晶体管的阈值电压。

由于较短的编程时间和较小的编程功率应优先采用Fowler-Nordheim编程。

Claims (15)

1.存储器单元装置，—其中，在半导体衬底的一个主面上布置了探出半导体衬底主面的各接片，—其中，这些接片各自具有一个各掺杂层的层叠，在此层叠中互相相邻的各层是各自由相反导电型掺杂的，—其中，每三个相邻掺杂层形成晶体管的两个源/漏区和一个沟道区，—其中，各层叠的至少一个侧壁是配备了一种栅极电介层的，—其中，在各层叠的各侧壁范围中各自界靠到栅极电介层的各字线横对这些接片延伸，—其中，起源/漏区作用的各掺杂层作为各位线起作用，—其中，在此层叠中安排这么多的掺杂层，使得通过这些掺杂层至少实现两个相叠地布置的晶体管，这些晶体管是经一个起共同源/漏区作用的共同掺杂层串联的。

2.按权利要求1的存储器单元装置，其中，在此层叠中安排了这么多的掺杂层，使得在这些接片中各自相叠地布置了4至32个晶体管，这些晶体管各自经一个起共同源/漏区作用的共同掺杂层串联的。

3.按权利要求1或2的存储器单元装置，其中，多个互相保持距离的字线各自横对这些接片延伸。

4.按权利要求1至2之一的存储器单元装置，其中，起沟道区作用的各掺杂层在与各字线之一的交叉范围中具有一种相当于两种不同掺杂材料浓度值之一的掺杂材料浓度。

5.按权利要求4的存储器单元装置，其中，这两个不同的掺杂材料浓度值互相相差2至10倍。

6.按权利要求4的存储器单元装置，—其中，这两个不同掺杂材料浓度值之一位于0.5×10¹⁸cm^-3至2×10¹⁸cm^-3之间，—其中，这两个不同掺杂材料浓度值的另外一个位于0.5×10¹⁹cm^-3至2×10¹⁹cm^-3之间。

7.按权利要求1至2之一的存储器单元装置，其中，栅极电介层含有一种带载流子俘获的材料。

8.按权利要求1至2之一的存储器单元装置，其中，此栅极电介层含有一种多层系统。

9.按权利要求1至2之一的存储器单元装置，其中，这些接片各自含有两个通过一个绝缘区隔开的层叠。

10.按权利要求9的存储器单元装置，其中，各两个布置在相邻接片中的层叠是经布置在半导体衬底中的和界靠到主面上的一个掺杂区串联的。

11.按权利要求9的存储器单元装置，其中，包含在一个接片中的各层叠是经布置在层叠和绝缘区之上的一个共同导电层串联的。

12.按权利要求1至2之一的存储器单元装置，其中，安排了一个用于控制各位线的解码器，此解码器具有连接于各两个位线之间的各MOS晶体管。

13.按权利要求12的存储器单元装置，其中，解码器含有各串联的在各接片中相叠地布置的各MOS晶体管。

14.用于制造存储器单元装置的方法，—其中，将各掺杂层置放到半导体衬底的一个主面上，在此各相邻掺杂层各自是由相反的导电型掺杂的，—其中，通过这些掺杂层的结构化形成各接片，—其中，各接片的至少一个侧壁配备了一个栅极电介层，—其中，形成各字线，这些字线横对这些接片延伸并且这些字线各自在侧壁的范围中界靠到栅极电介层上。

15.按权利要求14的方法，其中，在此方法上通过外延置放这些掺杂层。

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