[go: up one dir, main page]

CN111863806A - 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法 - Google Patents

双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法 Download PDF

Info

Publication number
CN111863806A
CN111863806A CN202010747893.1A CN202010747893A CN111863806A CN 111863806 A CN111863806 A CN 111863806A CN 202010747893 A CN202010747893 A CN 202010747893A CN 111863806 A CN111863806 A CN 111863806A
Authority
CN
China
Prior art keywords
gan
sin
layer
algan
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010747893.1A
Other languages
English (en)
Inventor
张春福
张苇杭
张家祺
杨国放
武毅畅
陈大正
张进成
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202010747893.1A priority Critical patent/CN111863806A/zh
Publication of CN111863806A publication Critical patent/CN111863806A/zh
Priority to US17/201,234 priority patent/US11538930B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种双向阻断的单片异质集成Cascode结构场效应晶体管，主要解决现有单片异质集成Cascode结构场效应晶体管无反向阻断特性的问题。其包括：衬底(1)、GaN缓冲层(2)、AlGaN势垒层(3)和SiN隔离层(4)，该SiN隔离层的中间刻有隔离槽(15)；隔离槽一侧的SiN隔离层上印制有Si有源层(5)，以制备Si金属氧化物半导体场效应晶体管；隔离槽的另一侧制备GaN高电子迁移率晶体管，且其漏电极(8)与AlGaN势垒层采用肖特基接触，形成双向阻断的单片异质集成Cascode结构场效应晶体管。本发明具有双向阻断特性，应用范围广，可用作汽车、航空航天、发电站的电源转换器或反相器。

Description

双向阻断的单片异质集成Cascode结构场效应晶体管及制作 方法
技术领域
本发明属于半导体器件技术领域，特别涉及一种Cascode结构场效应晶体管，可用作汽车、航空航天、发电站的电源转换器或反相器。
技术背景
20世纪80年代后期，科学家在碳化硅、蓝宝石衬底上通过插入氮化镓缓冲层的方法生长出高质量的GaN及AlGaN后，GaN高电子迁移率晶体管就进入了飞速发展的时期。GaN高电子迁移率晶体管器件拥有诸多的优势：一是具有较高的工作电压及工作频率，二是具有较低的导通电阻和较小的输入输出电容，三是具有更高的抗辐照性与更高的耐高温性。由于以上优势，GaN高电子迁移率晶体管器件经常被用于电力电子领域与微波领域，而增强型GaN高电子迁移率晶体管器件相比于耗尽型GaN高电子迁移率晶体管器件还具有降低设计成本、拓展应用领域的优势。比如，在设计微波大功率芯片时，增强型GaN高电子迁移率晶体管器件因为具有正向的阈值电压，所以不需要负栅压的电源设计，这会很大程度上降低芯片的设计成本；此外，增强型GaN高电子迁移率晶体管器件只有在正栅压时才导通，因此可以将其应用在低功耗数字电路中。由于增强型GaN高电子迁移率晶体管器件具有如此多的优势，故而人们对其展开了大量研究。为了实现增强型GaN高电子迁移率晶体管器件，业界已有多种制造方法，其中比较常用的方法就是采用由低压增强型的Si金属氧化物半导体场效应晶体管和高压耗尽型的GaN高电子迁移率晶体管器件组成的Cascode结构，如图1所示。通过这种结构，可以更加方便的使原本为耗尽型的GaN高电子迁移率晶体管器件在加正向栅压时导通工作。
目前，国际整流公司IR和Transform公司都在致力研发基于该结构的增强型GaN高电子迁移率晶体管器件。但迄今为止，Cascode结构的GaN高电子迁移率晶体管器件的制作多数还是基于混合集成，即通过将硅芯片与氮化镓芯片封装键合而实现，如图2所示。用这种方法制作的Cascode结构的GaN高电子迁移率场效应晶体管HEMT在快速开关过程中，键合线引入了较大的寄生电感会产生振荡现象，导致系统稳定性降低，开关损耗增大。因此，近年来，人们想尽办法并成功地将Si与GaN集成在单片上实现了单片异质集成的Cascode结构的GaN HEMT来消除键合线引入的大寄生电感，从而提高了电路系统的工作频率及稳定性、减小开关损耗。
反向阻断能力是许多电力电子应用的基础，比如矩阵变换器、多电平逆变器和一些谐振变换器。然而，一般的Cascode结构场效应晶体管没有反向阻断能力，这极大限制了其在电力电子领域中的应用范围。
发明内容
本发明的目的在于针对上述现有技术的不足，提出一种双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法，以使单片异质集成的Cascode结构场效应晶体管不仅具有常规的正向阻断特性，而且具有反向阻断特性，扩大器件应用范围。
为实现上述目的，本发明的双向阻断的单片异质集成Cascode结构场效应晶体管，其自下而上包括：衬底、GaN缓冲层、AlGaN势垒层和SiN隔离层，SiN隔离层的中间刻有深至GaN缓冲层的隔离槽；该隔离槽一侧的SiN隔离层上设有Si有源层，Si有源层上的两边设第一源电极和第一漏电极，该源、漏电极之间设有栅介质层，栅介质层上设有第一栅电极，形成Si金属氧化物半导体场效应晶体管的；所述隔离槽另一侧的AlGaN势垒层上横向设有第二源电极、第二栅电极和第二漏电极，形成GaN高电子迁移率晶体管，其特征在于：第二漏电极与AlGaN势垒层形成肖特基接触，以阻断GaN高电子迁移率晶体管的反向导通，实现Cascode结构场效应晶体管的反向阻断特性。
进一步，所述Si有源层印制到隔离槽一侧的SiN隔离层上，形成Si与GaN异质集成的单片芯片。
进一步，所述第一漏电极与所述第二源电极通过第一金属互联条进行电气连接；所述第一源电极与所述第二栅电极通过第二金属互联条进行电气连接。
进一步，所述第一栅电极由氮化钽制成；所述第一源电极和第一漏电极均由镍制成，且分别与Si有源层形成欧姆接触。
进一步，所述第二栅电极和第二漏电极均由镍和金制成，且第二栅电极与AlGaN缓冲层形成肖特基接触；所述第二源电极其由自下而上的钛、铝、镍和金制成，且与AlGaN缓冲层形成欧姆接触。
进一步，所述第二源电极的厚度为262nm；所述第二栅电极和第二漏电极的厚度均为150-270nm。
进一步，所述衬底的材料为蓝宝石或碳化硅或硅，厚度为400-500μm；
所述GaN缓冲层的厚度为1-2μm；所述AlGaN势垒层的厚度为20-30nm；
所述SiN隔离层的厚度为150-200nm；所述第一金属互联条和第二金属互联条的厚度均为200-300nm。
进一步，所述Si有源层的厚度为100-200nm；所述第一栅电极的厚度为100-200nm；所述第一源电极和第一漏电极的厚度均为30-100nm；所述第一源电极和第一漏电极之间的栅介质层的厚度为20-30nm。
为实现上述目的，本发明制作双向阻断的单片异质集成Cascode结构场效应晶体管的方法，其特征在于，包括如下：
1)采用金属有机物化学气相淀积和原子层沉积工艺，在衬底上外延GaN缓冲层；在GaN缓冲层上外延AlGaN势垒层；在AlGaN势垒层淀积SiN隔离层，得到SiN/AlGaN/GaN/衬底基片；
2)采用光刻与反应离子刻蚀工艺，在SOI晶片上形成单晶硅薄膜孤岛；
3)采用湿法刻蚀工艺，将2)得到的样品放入49％HF溶液中，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层；
4)采用光刻工艺，在单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜的位移和脱落；
5)采用湿法刻蚀工艺，将制有锚点的样品放入49％HF溶液中，完全刻蚀埋氧化层，使单晶硅薄膜掉落在SOI晶片的基底上；
6)采用转移印刷技术，将5)得到的单晶硅薄膜转印到SiN/AlGaN/GaN/衬底基片上；
7)采用光刻与反应离子刻蚀工艺，在6)得到的样品上刻蚀300-350nm深的隔离槽，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛；
8)采用离子注入工艺，在Si/SiN/AlGaN/GaN孤岛的单晶硅薄膜上注入剂量为5×1015cm-2，能量为30keV的磷离子，并在1000℃的氮气氛围下退火60s，以激活杂质，形成N型重掺杂的源漏区；
9)采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上源区的SiN刻蚀掉，并在此源区上依次淀积22nm厚的钛金属、140nm厚的铝金属、55nm厚的镍金属、45nm厚的金金属，形成GaN电子迁移率晶体管的源电极，并在温度为875℃的氮气氛围下退火30s，使得源电极与AlGaN形成欧姆接触；
10)采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上栅区和漏区的SiN刻蚀掉，再在刻蚀掉SiN后的栅区和漏区上依次淀积45-70nm厚的镍金属、100-200nm厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极与漏电极；
11)采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积20-30nm厚的三氧化二铝，形成Si金属氧化物半导体场效应晶体管的栅介质层；再采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射100-200nm厚的氮化钽，形成Si金属氧化物半导体场效应晶体管的栅电极；
12)采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积30-100nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触；
13)采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖在GaN高电子迁移率晶体管栅源漏电极上的三氧化二铝，以使GaN电子迁移率晶体管的栅源漏电极裸露在外面；
14)采用电子束蒸发工艺，在三氧化二铝介质层上淀积200-300nm厚的铝金属，并在Si金属氧化物半导体场效应晶体管的漏极与GaN电子迁移率晶体管的源极之间，和Si金属氧化物半导体场效应晶体管的源极与GaN电子迁移率晶体管的栅极之间形成金属互连，完成双向阻断的单片异质集成Cascode结构场效应晶体管的制作。
本发明与现有技术相比，由于单片异质集成的Cascode结构场效应晶体管中的GaN高电子迁移率晶体管的漏电极与AlGaN势垒层采用肖特基接触，使得单片异质集成的Cascode结构场效应晶体管具有了双向阻断特性，扩展了单片异质集成的Cascode结构场效应晶体管器件的应用范围。
附图说明
图1是现有Cascode结构场效应晶体管的电路原理图；
图2是现有的两片式封装Cascode结构场效应晶体管的示意图；
图3是本发明双向阻断的单片异质集成Cascode结构场效应晶体管的截面结构示意图；
图4是图3的俯视图；
图5是本发明制作双向阻断的单片异质集成Cascode结构场效应晶体管的流程示意图。
具体实施方式
以下结合附图，对本发明的实施例进行描述。
参照图3和图4，本发明双向阻断的单片异质集成Cascode结构场效应晶体管，其自下而上包括衬底1、GaN缓冲层2、AlGaN势垒层3和SiN隔离层4，SiN隔离层4的中间刻有隔离槽15，其贯穿AlGaN势垒层3并深至GaN缓冲层2，以切断二维电子气，防止器件之间的漏电。其中，衬底1的材料为蓝宝石或碳化硅或硅，厚度为400-500μm；GaN缓冲层2的厚度为1-2μm；AlGaN势垒层3的厚度为20-30nm；SiN隔离层4的厚度为150-200nm。
所述隔离槽15，其一侧的SiN隔离层4的上面印制有Si有源层5，该Si有源层5上的两边设有第一源电极9和第一漏电极12；该源、漏电极之间设有三氧化二铝栅介质层10；该栅介质层10上设有第一栅电极11，形成Si金属氧化物半导体场效应晶体管器件。其中，Si有源层5的厚度为100-200nm；第一栅电极11的厚度为100-200nm；第一源电极9和第一漏电极12的厚度均为30-100nm；栅介质层10的厚度为20-30nm。
所述隔离槽15，其另一侧的AlGaN势垒层3上横向依次设有第二源电极6、第二栅电极7和第二漏电极8，形成GaN高电子迁移率晶体管器件。其中，第二源电极6的厚度为262nm；第二栅电极7和第二漏电极8的厚度均为150-270nm。
所述第一漏电极12与所述第二源电极6通过第一金属互连条13进行电气连接；所述第一源电极9与所述第二栅电极7通过第二金属互联条14进行电气连接。其中，第一金属互联条13和第二金属互联条14的厚度均为200-300nm。
至此完成双向阻断的单片异质集成Cascode结构场效应晶体管的制备。
参照图5，本发明制作基于单片异质集成的Cascode结构场效应晶体管的方法，给出以下三种实施例。
实施例1：在蓝宝石衬底上制备单晶硅薄膜厚度为200nm的双向阻断的单片异质集成Cascode结构场效应晶体管。
步骤1，制备SiN/AlGaN/GaN/蓝宝石衬底基片。
采用金属有机物化学气相淀积和原子层沉积工艺，在蓝宝石衬底上外延GaN缓冲层；在GaN缓冲层上外延AlGaN势垒层；在AlGaN势垒层淀积SiN隔离层，得到SiN/AlGaN/GaN/蓝宝石衬底基片，如图5(p)。
步骤2，在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为200nm、埋氧化层厚度为200nm的SOI晶片，如图5(a)；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻出单晶硅薄膜孤岛，如图5(b)。
步骤3，部分刻蚀暴露的埋氧化层。
采用湿法刻蚀工艺，将刻蚀出单晶硅薄膜孤岛的SOI晶片放入49％HF溶液中15min，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层，如图5(c)。
步骤4，制作光刻胶锚点。
采用光刻工艺，在SOI晶片上的单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜位移、脱落，如图5(d)。
步骤5，完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
采用湿法刻蚀工艺，将制有锚点的SOI晶片放入49％HF溶液中2h，完全刻蚀埋氧化层,使单晶硅薄膜掉落在SOI晶片的基底上，如图5(e)。
步骤6，转印单晶硅薄膜到SiN/AlGaN/GaN/蓝宝石衬底基片上，如图5(f)。
采用转印技术，将SOI晶片上的200nm的单晶硅薄膜转印到SiN隔离层厚度为200nm、AlGaN势垒层厚度为30nm、GaN缓冲层厚度为2μm、蓝宝石衬底厚度为500μm的SiN/AlGaN/GaN/蓝宝石衬底基片上，具体实现如下：
6a)将SiN/AlGaN/GaN/蓝宝石衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗10min，再用氮气枪吹干；
6b)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片先进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此可快速分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
6c)将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/蓝宝石衬底基片贴合，再将两者以1mm/s的速度分离，由于分离速度慢，聚二甲基硅氧烷PDMS体现出对单晶硅薄膜的粘附力要比单晶硅薄膜和SiN/AlGaN/GaN/蓝宝石衬底基片的粘附力小，因此硅薄膜可被SiN/AlGaN/GaN/蓝宝石衬底基片获取，由此完成硅薄膜的转印。
步骤7，制作Si金属氧化物半导体场效应晶体管和GaN高电子迁移率晶体管的孤岛隔离。
采用光刻与反应离子刻蚀工艺，对转印上单晶硅薄膜的SiN/AlGaN/GaN/蓝宝石衬底基片进行隔离槽刻蚀，以刻断二维电子气，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛，如图5(g)。
步骤8，将单晶硅薄膜进行掺杂，形成Si金属氧化物半导体场效应晶体管的源漏区。
采用离子注入工艺，在Si/SiN/AlGaN/GaN孤岛的单晶硅薄膜上注入剂量为5×1015cm-2、能量为30keV的磷离子；利用快速热退火工艺，在1000℃的氮气氛围下，退火60s，激活杂质，形成N型重掺杂的源漏区，如图5(h)。
步骤9，制作GaN高电子迁移率晶体管的源电极。
采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上源区的SiN刻蚀掉，并在此源区上依次淀积22nm厚的钛金属、140nm厚的铝金属、55nm厚的镍金属、45nm厚的金金属，形成GaN高电子迁移率晶体管的源电极，并在温度为875℃的氮气氛围下退火30s，使源电极与AlGaN形成欧姆接触，如图5(i)。
步骤10，制作GaN高电子迁移率晶体管的栅电极与漏电极。
采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上栅区、漏区的SiN刻蚀掉，再在刻蚀掉SiN后的栅区和漏区上依次淀积45nm厚的镍金属、150nm厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极与漏电极，如图5(j)。
步骤11，制作Si金属氧化物半导体场效应管器件的栅介质和栅电极。
先采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积30nm厚的三氧化二铝，作为Si金属氧化物半导体场效应管器件的栅介质层，如图5(k)；
再采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射200nm厚的氮化钽，作为Si金属氧化物半导体场效应管器件的栅电极，如图5(l)。
步骤12，制作Si金属氧化物半导体场效应管器件的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积60nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触，如图5(m)。
步骤13，电极开孔。
采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖在GaN高电子迁移率晶体管栅源漏电极上的三氧化二铝，以使器件的栅源漏电极裸露在外面，如图5(n)。
步骤14，制作两器件之间的金属互连条。
采用电子束蒸发工艺，在三氧化二铝介质层上淀积300nm厚的铝金属，以分别在Si金属氧化物半导体场效应晶体管的漏极与GaN高电子迁移率晶体管的源极之间，和Si金属氧化物半导体场效应晶体管的源极与GaN高电子迁移率晶体管的栅极之间形成金属互连，完成双向阻断的单片异质集成Cascode结构场效应晶体管的制作，如图5(o)。
实施例2：在碳化硅衬底上制备单晶硅薄膜厚度为100nm的双向阻断的单片异质集成Cascode结构场效应晶体管。
步骤A，制备SiN/AlGaN/GaN/碳化硅衬底基片。
采用金属有机物化学气相淀积和原子层沉积工艺，在碳化硅衬底上外延GaN缓冲层；在GaN缓冲层上外延AlGaN势垒层；在AlGaN势垒层淀积SiN隔离层，得到SiN/AlGaN/GaN/碳化硅衬底基片，如图5(p)。
步骤B，在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为100nm、埋氧化层厚度为200nm的SOI晶片，如图5(a)；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻出单晶硅薄膜孤岛，如图5(b)。
步骤C，部分刻蚀暴露的埋氧化层。
本步骤的具体实施与实施例1的步骤3相同，如图5(c)。
步骤D，制作光刻胶锚点。
本步骤的具体实施与实施例1的步骤4相同，如图5(d)。
步骤E，完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
本步骤的具体实施与实施例1的步骤5相同，如图5(e)。
步骤F，转印单晶硅薄膜到SiN/AlGaN/GaN/碳化硅衬底基片上，如图5(f)。
采用转印技术，将SOI晶片上的100nm的单晶硅薄膜转印到SiN隔离层厚度为175nm、AlGaN势垒层厚度为25nm、GaN缓冲层厚度为1.5μm、碳化硅衬底厚度为450μm的SiN/AlGaN/GaN/碳化硅衬底基片上，具体实现如下：
F1)将SiN/AlGaN/GaN/碳化硅衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗10min，再用氮气枪吹干；
F2)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此快速地分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
F3)将粘有单晶硅薄膜的固体聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/碳化硅衬底基片贴合，再将两者以1mm/s的速度分离，由于分离速度慢，聚二甲基硅氧烷PDMS体现出对硅薄膜的粘着力要比硅薄膜和SiN/AlGaN/GaN/碳化硅衬底基片的粘着力小，因此硅薄膜可被SiN/AlGaN/GaN/碳化硅衬底基片获取，由此完成硅薄膜的转印。
步骤G，制作Si金属氧化物半导体场效应晶体管和GaN高电子迁移率晶体管的孤岛隔离。
采用光刻与反应离子刻蚀工艺，对转印上单晶硅薄膜的SiN/AlGaN/GaN/碳化硅衬底基片进行隔离槽刻蚀，以刻断二维电子气，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛，如图5(g)。
步骤H，将单晶硅薄膜进行掺杂，形成Si金属氧化物半导体场效应晶体管的源漏区。
本步骤的具体实施与实施例1的步骤8相同，如图5(h)。
步骤I，制作GaN高电子迁移率晶体管的源电极。
本步骤的具体实施与实施例1的步骤9相同，，如图5(i)。
步骤J，制作GaN高电子迁移率晶体管的栅电极与漏电极。
采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上栅区和漏区的SiN刻蚀掉，并在该栅区和漏区上依次淀积55nm厚的镍金属、175nm厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极与漏电极，如图5(j)。
步骤K，制作Si金属氧化物半导体场效应管器件的栅介质和栅电极。
K1)采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积25nm厚的三氧化二铝，作为Si金属氧化物半导体场效应管的栅介质层，如图5(k)；
K2)采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射150nm厚的氮化钽，作为Si金属氧化物半导体场效应管器件的栅电极，如图5(l)。
步骤L，制作Si金属氧化物半导体场效应管的源漏电极。
L1)采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积45nm厚的镍金属，形成Si金属氧化物半导体场效应管的源漏电极；
L2)在温度为400℃的氮气氛围下对形成Si金属氧化物半导体场效应管的源漏电极的样件退火1min，使得源漏电极与重掺源漏区形成欧姆接触，如图5(m)。
步骤M，电极开孔。
本步骤的具体实施与实施例1的步骤13相同，如图5(n)。
步骤N，制作两器件之间的金属互连条。
采用电子束蒸发工艺，在三氧化二铝介质层上淀积250nm厚的铝金属，以分别在Si金属氧化物半导体场效应晶体管的漏极与GaN高电子迁移率晶体管的源极之间，和Si金属氧化物半导体场效应晶体管的源极与GaN高电子迁移率晶体管的栅极之间形成金属互连，完成双向阻断的单片异质集成Cascode结构场效应晶体管的制作，如图5(o)。
实施例3：在硅衬底上制备单晶硅薄膜厚度为150nm的双向阻断的单片异质集成Cascode结构场效应晶体管。
步骤一，制备SiN/AlGaN/GaN/硅衬底基片。
采用金属有机物化学气相淀积和原子层沉积工艺，在硅衬底上外延GaN缓冲层；在GaN缓冲层上外延AlGaN势垒层；在AlGaN势垒层淀积SiN隔离层，得到SiN/AlGaN/GaN/硅衬底基片，如图5(p)；
步骤二，在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为150nm、埋氧化层厚度为200nm的SOI晶片，如图5(a)；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻蚀出单晶硅薄膜孤岛，如图5(b)。
步骤三，部分刻蚀暴露的埋氧化层。
本步骤的具体实施与实施例1的步骤3相同，，如图5(c)。
步骤四，制作光刻胶锚点。
本步骤的具体实施与实施例1的步骤4相同，，如图5(d)。
步骤五，完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
本步骤的具体实施与实施例1的步骤5相同，，如图5(e)。
步骤六，转印单晶硅薄膜到SiN/AlGaN/GaN/硅衬底基片上，如图5(f)。
采用转印技术，将SOI晶片上的150nm的单晶硅薄膜转印到SiN隔离层厚度为150nm、AlGaN势垒层厚度为20nm、GaN缓冲层厚度为1μm、硅衬底厚度为400μm的SiN/AlGaN/GaN/硅衬底基片上，具体实现如下：
6.1)将SiN/AlGaN/GaN/硅衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗10min，再用氮气枪吹干；
6.2)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此快速地分离使得PDMS具有较大的粘附力，以致能够使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
6.3)将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/硅衬底基片贴合，再将两者以1mm/s的速度分离，由于分离速度慢，聚二甲基硅氧烷PDMS体现出对硅薄膜的粘着力要比硅薄膜和SiN/AlGaN/GaN/硅衬底基片的粘着力小，因此硅薄膜可被SiN/AlGaN/GaN/硅衬底基片获取，由此完成硅薄膜的转印。
步骤七，制作Si金属氧化物半导体场效应晶体管和GaN高电子迁移率晶体管的孤岛隔离。
采用光刻与反应离子刻蚀工艺，对转印上单晶硅薄膜的SiN/AlGaN/GaN/硅衬底基片进行隔离槽刻蚀，以刻断二维电子气，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛，如图5(g)。
步骤八，对单晶硅薄膜进行掺杂，形成Si金属氧化物半导体场效应晶体管的源漏区。
本步骤的具体实施与实施例1的步骤8相同，，如图5(h)。
步骤九，制作GaN高电子迁移率晶体管的源电极。
本步骤的具体实施与实施例1的步骤9相同，，如图5(i)。
步骤十，制作GaN高电子迁移率晶体管的栅电极与漏电极。
采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上栅区、漏区的SiN刻蚀掉，再在刻蚀掉SiN后的栅区和漏区上依次淀积50nm厚的镍金属、200nm厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极与漏电极，如图5(j)。
步骤十一，制作Si金属氧化物半导体场效应管器件的栅介质和栅电极。
先采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积20nm厚的三氧化二铝，作为Si金属氧化物半导体场效应管器件的栅介质层，如图5(k)；
再采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射100nm厚的氮化钽，作为Si金属氧化物半导体场效应管器件的栅电极，如图5(l)。
步骤十二，制作Si金属氧化物半导体场效应管的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积30nm厚的镍金属，形成Si金属氧化物半导体场效应管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触，如图5(m)。
步骤十三，电极开孔。
本步骤的具体实施与实施例1的步骤13相同，，如图5(n)。
步骤十四，制作两器件之间的金属互连条。
采用电子束蒸发工艺，在三氧化二铝介质层上淀积200nm厚的铝金属，以分别在Si金属氧化物半导体场效应晶体管的漏极与GaN高电子迁移率晶体管的源极之间，和Si金属氧化物半导体场效应晶体管的源极与GaN高电子迁移率晶体管的栅极之间形成金属互连，完成双向阻断的单片异质集成Cascode结构场效应晶体管的制作，如图5(o)。
以上描述仅是本发明的三个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (10)

1.一种双向阻断的单片异质集成Cascode结构场效应晶体管，其自下而上包括：衬底(1)、GaN缓冲层(2)、AlGaN势垒层(3)和SiN隔离层(4)，SiN隔离层(4)的中间刻有深至GaN缓冲层(2)的隔离槽(15)；该隔离槽(15)一侧的SiN隔离层(4)上设有Si有源层(5)，Si有源层(5)上的两边设第一源电极(9)和第一漏电极(12)，该源、漏电极之间设有栅介质层(10)，栅介质层(10)上设有第一栅电极(11)，形成Si金属氧化物半导体场效应晶体管的；所述隔离槽(15)另一侧的AlGaN势垒层(3)上横向依次设有第二源电极(6)、第二栅电极(7)和第二漏电极(8)，形成GaN高电子迁移率晶体管，其特征在于：第二漏电极(8)与AlGaN势垒层(3)形成肖特基接触，以阻断GaN高电子迁移率晶体管的反向导通，实现Cascode结构场效应晶体管的反向阻断特性。
2.根据权利要求1，所述的晶体管，其特征在于：所述Si有源层(5)印制到隔离槽一侧的SiN隔离层(4)上，形成Si与GaN异质集成的单片芯片。
3.根据权利要求1，所述的晶体管，其特征在于：
第一漏电极(12)与第二源电极(6)通过第一金属互联条(13)进行电气连接；
第一源电极(9)与第二栅电极(7)通过第二金属互联条(14)进行电气连接。
4.根据权利要1所述的晶体管，其特征在于：
第一栅电极(11)由氮化钽制成；
第一源电极(9)和第一漏电极(12)均由镍制成，且分别与Si有源层(5)形成欧姆接触。
5.根据权利要求1，所述的晶体管，其特征在于：
第二栅电极(7)和第二漏电极(8)均由镍和金制成，且第二栅电极(7)与AlGaN缓冲层(3)形成肖特基接触；
第二源电极(6)其由自下而上的钛、铝、镍和金制成，且与AlGaN缓冲层(3)形成欧姆接触。
6.根据权利要1所述的晶体管，其特征在于：
第二源电极(6)的厚度为262nm；
第二栅电极(7)和第二漏电极(8)的厚度均为150-270nm。
7.根据权利要1所述的晶体管，其特征在于：
衬底(1)的材料为蓝宝石或碳化硅或硅，厚度为400-500μm；
GaN缓冲层(2)的厚度为1-2μm；
AlGaN势垒层(3)的厚度为20-30nm；
SiN隔离层(4)的厚度为150-200nm；
第一金属互联条(13)和第二金属互联条(14)的厚度均为200-300nm。
8.根据权利要1所述的晶体管，其特征在于：
Si有源层(5)的厚度为100-200nm；
第一栅电极(11)的厚度为100-200nm；
第一源电极(9)和第一漏电极(12)的厚度均为30-100nm；
第一源电极(9)和第一漏电极(12)之间的栅介质层(10)的厚度为20-30nm。
9.一种双向阻断的单片异质集成Cascode结构场效应晶体管的制作方法，其特征在于，包括如下步骤：
1)采用金属有机物化学气相淀积和原子层沉积工艺，在衬底上外延GaN缓冲层；在GaN缓冲层上外延AlGaN势垒层；在AlGaN势垒层淀积SiN隔离层，得到SiN/AlGaN/GaN/衬底基片；
2)采用光刻与反应离子刻蚀工艺，在SOI晶片上形成单晶硅薄膜孤岛；
3)采用湿法刻蚀工艺，将2)得到的样品放入49％HF溶液中，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层；
4)采用光刻工艺，在单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜的位移和脱落；
5)采用湿法刻蚀工艺，将制有锚点的样品放入49％HF溶液中，完全刻蚀埋氧化层，使单晶硅薄膜掉落在SOI晶片的基底上；
6)采用转移印刷技术，将5)得到的单晶硅薄膜转印到SiN/AlGaN/GaN/衬底基片上；
7)采用光刻与反应离子刻蚀工艺，在6)得到的样品上刻蚀300-350nm深的隔离槽，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛；
8)采用离子注入工艺，在Si/SiN/AlGaN/GaN孤岛的单晶硅薄膜上注入剂量为5×1015cm-2，能量为30keV的磷离子，并在1000℃的氮气氛围下退火60s，以激活杂质，形成N型重掺杂的源漏区；
9)采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上源区的SiN刻蚀掉，再在此源区上依次淀积22nm厚的钛金属、140nm厚的铝金属、55nm厚的镍金属、45nm厚的金金属，形成GaN高电子迁移率晶体管的源电极，并在温度为875℃的氮气氛围下退火30s，使得源电极与AlGaN形成欧姆接触；
10)采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上栅区和漏区的SiN刻蚀掉，再在刻蚀掉SiN后的栅区和漏区上依次淀积45-70nm厚的镍金属和100-200nm厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极与漏电极；
11)采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积20-30nm厚的三氧化二铝，形成Si金属氧化物半导体场效应晶体管的栅介质层；再采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射100-200nm厚的氮化钽，形成Si金属氧化物半导体场效应晶体管的栅电极；
12)采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积30-100nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触；
13)采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖在GaN高电子迁移率晶体管栅源漏电极上的三氧化二铝，以使GaN电子迁移率晶体管的栅源漏电极裸露在外面；
14)采用电子束蒸发工艺，在三氧化二铝介质层上淀积200-300nm厚的铝金属，并在Si金属氧化物半导体场效应晶体管的漏极与GaN电子迁移率晶体管的源极之间，和Si金属氧化物半导体场效应晶体管的源极与GaN电子迁移率晶体管的栅极之间形成金属互连，完成双向阻断的单片异质集成Cascode结构场效应晶体管的制作。
10.根据权利要求书9所述的方法，其中所述6)的具体实现如下：
6a)将SiN/AlGaN/GaN/衬底基片依次置于丙酮、无水乙醇和去离子水中超声清洗，再用氮气枪吹干；
6b)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片贴合，再将两者以10cm/s的速度分离，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
6c)将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/衬底基片贴合，再将两者以1mm/s的速度分离，以使硅薄膜粘附在SiN/AlGaN/GaN/衬底基片上，完成单晶硅薄膜的转印。
CN202010747893.1A 2020-07-30 2020-07-30 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法 Pending CN111863806A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010747893.1A CN111863806A (zh) 2020-07-30 2020-07-30 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法
US17/201,234 US11538930B2 (en) 2020-07-30 2021-03-15 Bidirectional blocking monolithic heterogeneous integrated cascode-structure field effect transistor, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010747893.1A CN111863806A (zh) 2020-07-30 2020-07-30 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法

Publications (1)

Publication Number Publication Date
CN111863806A true CN111863806A (zh) 2020-10-30

Family

ID=72945786

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010747893.1A Pending CN111863806A (zh) 2020-07-30 2020-07-30 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法

Country Status (2)

Country Link
US (1) US11538930B2 (zh)
CN (1) CN111863806A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112840464A (zh) * 2021-01-12 2021-05-25 英诺赛科(苏州)半导体有限公司 半导体器件及其制造方法
CN113053814A (zh) * 2021-03-12 2021-06-29 浙江大学 GaN器件结构及其制备方法
CN113764509A (zh) * 2021-07-21 2021-12-07 中山市华南理工大学现代产业技术研究院 一种增强型电容耦合GaN毫米波开关器件及其制造方法
CN114725094A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si-GaN单片异质集成反相器及其制备方法
CN114725093A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法
WO2024125419A1 (zh) * 2022-12-12 2024-06-20 中国科学院上海微系统与信息技术研究所 基于异质集成的氧化镓cascade结构及制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12451419B2 (en) 2022-04-25 2025-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer-on-wafer cascode HEMT device
US20250331297A1 (en) * 2022-06-15 2025-10-23 Power Integrations, Inc. A double-channel semiconductor device
CN117995842A (zh) * 2022-10-28 2024-05-07 南京绿芯集成电路有限公司 堆叠式多层3d氮化镓高电子移导率晶体管结构及制程方法
CN116314197A (zh) * 2023-04-18 2023-06-23 福州大学 氧化物半导体三维集成的cascode增强型GaN功率器件及制作方法
CN118198019B (zh) * 2024-05-17 2024-07-19 英诺赛科（珠海）科技有限公司 一种降压转化器封装结构
CN120897480B (zh) * 2025-09-28 2026-01-30 润新微电子(大连)有限公司 一种含有共栅极结构的GaN双向器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165896A (ja) * 2009-01-16 2010-07-29 Nec Corp 半導体装置及びその製造方法
CN109786376A (zh) * 2019-01-11 2019-05-21 西安电子科技大学 基于单片异质集成的Cascode结构GaN高电子迁移率晶体管及制作方法
CN110634861A (zh) * 2019-09-11 2019-12-31 西安电子科技大学 基于智能剥离技术的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891204B2 (ja) * 1996-09-27 1999-05-17 日本電気株式会社 半導体装置の製造方法
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US9472625B2 (en) * 2014-03-17 2016-10-18 Infineon Technologies Austria Ag Operational Gallium Nitride devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165896A (ja) * 2009-01-16 2010-07-29 Nec Corp 半導体装置及びその製造方法
CN109786376A (zh) * 2019-01-11 2019-05-21 西安电子科技大学 基于单片异质集成的Cascode结构GaN高电子迁移率晶体管及制作方法
CN110634861A (zh) * 2019-09-11 2019-12-31 西安电子科技大学 基于智能剥离技术的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112840464A (zh) * 2021-01-12 2021-05-25 英诺赛科(苏州)半导体有限公司 半导体器件及其制造方法
CN113053814A (zh) * 2021-03-12 2021-06-29 浙江大学 GaN器件结构及其制备方法
CN113764509A (zh) * 2021-07-21 2021-12-07 中山市华南理工大学现代产业技术研究院 一种增强型电容耦合GaN毫米波开关器件及其制造方法
CN113764509B (zh) * 2021-07-21 2023-08-25 中山市华南理工大学现代产业技术研究院 一种增强型电容耦合GaN毫米波开关器件及其制造方法
CN114725094A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si-GaN单片异质集成反相器及其制备方法
CN114725093A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法
CN114725093B (zh) * 2022-01-26 2024-04-16 西安电子科技大学广州研究院 一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法
CN114725094B (zh) * 2022-01-26 2024-04-30 西安电子科技大学广州研究院 一种Si-GaN单片异质集成反相器及其制备方法
WO2024125419A1 (zh) * 2022-12-12 2024-06-20 中国科学院上海微系统与信息技术研究所 基于异质集成的氧化镓cascade结构及制备方法

Also Published As

Publication number Publication date
US11538930B2 (en) 2022-12-27
US20220037515A1 (en) 2022-02-03

Similar Documents

Publication Publication Date Title
CN111863806A (zh) 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法
CN109786376B (zh) 基于单片异质集成的Cascode结构GaN高电子迁移率晶体管及制作方法
KR102403038B1 (ko) 가공된 기판과 통합된 전자 전력 디바이스
JP7576128B2 (ja) 加工基板上の集積デバイスのためのシステムおよび方法
US8703623B2 (en) Fabrication technique for gallium nitride substrates
CN110634861B (zh) 基于智能剥离技术的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法
CN110610936B (zh) 基于键合的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法
TWI420664B (zh) 增強式高電子移動率電晶體及其製造方法
CN111863807B (zh) 基于源场板的单片异质集成Cascode结构场效应晶体管及制作方法
CN101317271A (zh) 宽能带隙半导体横向沟槽场效应晶体管及制造方法
CN111863808B (zh) 基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法
CN106847895B (zh) 基于TiN/Cu/Ni栅电极的GaN基高电子迁移率晶体管及制作方法
CN113013242A (zh) 基于n-GaN栅的p沟道GaN基异质结场效应晶体管
CN114843337A (zh) 双栅结构氮化镓高电子迁移率晶体管及其制作方法
CN111755527A (zh) 一种集成肖特基二极管结构SiC MOSFET器件及其制作方法
CN107248528A (zh) 低频率损耗GaN基微波功率器件及其制作方法
CN102376760A (zh) 增强式高电子移动率晶体管及其制造方法
CN110010682B (zh) 具有三明治结构的GaN-HEMT器件及其制备方法
Chung et al. GaN-on-Si technology, a new approach for advanced devices in energy and communications
CN210897283U (zh) 一种半导体器件
CN119922973B (zh) 一种宽禁带半导体复合芯片结构及其制备方法
CN213026139U (zh) 一种集成肖特基二极管结构SiC MOSFET器件
CN114725094A (zh) 一种Si-GaN单片异质集成反相器及其制备方法
CN119836000B (zh) 一种异相集成的Ga2O3高迁移率反相器及其制备方法
CN119008625A (zh) 一种增强型SiC衬底GaN电力电子器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20201030

RJ01 Rejection of invention patent application after publication