CN111863735A

CN111863735A - 内埋元件封装结构及其制造方法

Info

Publication number: CN111863735A
Application number: CN201910655008.4A
Authority: CN
Inventors: 廖玉茹; 陈建泛; 王建皓
Original assignee: Advanced Semiconductor Engineering Inc
Current assignee: Advanced Semiconductor Engineering Inc
Priority date: 2019-04-29
Filing date: 2019-07-19
Publication date: 2020-10-30
Also published as: JP6891224B2; US20200343187A1; JP2020184604A; TW202040757A; TWI765165B; US11296030B2

Abstract

一种内埋元件封装结构，包括一介电结构、一半导体芯片、一第一高分子层以及一图案化导电层。半导体芯片内埋于介电结构中。第一高分子层覆盖半导体芯片且具有一第一厚度，第一厚度大于对应位于第一高分子层上方的介电结构的一第二厚度，其中第一高分子层具有一第一开孔，介电结构具有一第二开孔，第一开孔小于第二开孔。图案化导电层覆盖介电结构的一上表面并延伸于第一高分子层上方及第一开孔与第二开孔中，图案化导电层与半导体芯片电性连接。

Description

内埋元件封装结构及其制造方法

技术领域

本发明是有关于一种元件封装结构及其制造方法，且特别是有关于一种内埋元件封装结构及其制造方法。

背景技术

在系统级封装结构中，将半导体芯片埋入封装基板中的内埋元件技术(Semiconductor Embedded in SUBstrate，简称SESUB)，因为具有降低封装基板产品受到噪声干扰及产品尺寸减小的优点，近年来已成为本领域制造商的研发重点。为了提高生产的良率，内埋元件必须固定在线路基板的介电结构内，以利于后续制作的图案化导电层能与内埋元件电性连接。

目前内埋元件上方的介电结构中的盲孔以喷砂制程完成，然而，盲孔的深度会直接影响到开口尺寸(即孔径)，造成开口尺寸无法进一步缩小的问题，需进一步解决。

发明内容

本发明是有关于一种内埋元件封装结构及其制造方法，利用高分子材料取代内埋元件上方的一介电结构，进而使介电结构的厚度降低，以降低后续喷砂制程中的开口尺寸。

根据本发明的一方面，提出一种内埋元件封装结构，包括一介电结构、一半导体芯片、一第一高分子层以及一图案化导电层。半导体芯片内埋于介电结构中。第一高分子层覆盖半导体芯片且具有一第一厚度，第一厚度大于位于第一高分子层上方的介电结构的一第二厚度。图案化导电层覆盖介电结构的一上表面并延伸于第一高分子层上方，图案化导电层与半导体芯片电性连接。

根据本发明的一方面，提出一种内埋元件封装结构，包括一介电结构、一半导体芯片、一第一高分子层以及一图案化导电层。半导体芯片内埋于介电结构中。第一高分子层覆盖半导体芯片且具有一第一厚度，第一厚度大于对应位于第一高分子层上方的介电结构的一第二厚度，其中第一高分子层具有一第一开孔，介电结构具有一第二开孔，第一开孔小于第二开孔。图案化导电层覆盖介电结构的一上表面并延伸于第一高分子层上方及第一开孔与第二开孔中，图案化导电层与半导体芯片电性连接。

根据本发明的一方面，提出一种内埋元件封装结构的制造方法，包括下列步骤。提供一半导体芯片于一载体上，半导体芯片包括一高分子层。提供一介电结构于载体上以包覆半导体芯片，并使高分子层的厚度大于对应位于高分子层上方的介电结构的厚度。形成一图案化导电层于介电结构的一上表面并延伸于高分子层上方。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A至1C绘示对内埋元件封装结构进行喷砂制程的局部示意图。

图2至图5绘示依照本发明不同实施例的内埋元件封装结构的局部剖面示意图。

图6A至6D绘示依照本发明一实施例的内埋元件封装结构的制造方法的流程图。

图7A至7G绘示依照本发明另一实施例的内埋元件封装结构的制造方法的流程图。

图8A至8J绘示依照本发明一实施例的内埋元件封装结构的制造方法的流程图。

图中元件标号说明：

10：内埋元件封装结构

11：元件

12：电性接垫

16：介电结构

16a：盲孔

17：导电层

17a：图案化导电层

D：厚度

W：孔径

100：内埋元件封装结构

101：载体

103：下导电层

104：下导电层

105：盲孔

106：导电盲孔

110：内埋元件封装结构

111：半导体芯片

112：电性接垫

113：绝缘层

114：重布线层

114a：第一重布线层

114b：第二重布线层

115a：第一高分子层

115b：第二高分子层

115c：第三高分子层

116、116a：介电结构

117：图案化导电层

117a：种子层

117b：电镀铜层

117c：覆铜层

118：介电层

118a：盲孔

118b：导电盲孔

119：上导电层

D1：第一厚度

D2：第二厚度

S1、S2：上表面

S3、S4：侧表面

OP1：第一开孔

OP2：第二开孔

W1：第一孔径

W2：第二孔径

具体实施方式

以下提出实施例进行详细说明，实施例仅用以作为范例说明，并非用以限缩本发明欲保护的范围。以下是以相同/类似的符号表示相同/类似的元件做说明。以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考所附附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。

请参照图1A至1C，其绘示对内埋元件封装结构10进行喷砂制程的局部示意图。首先，提供一元件11，并将元件11内埋于一介电结构16中。内埋元件11的上表面例如设有多个电性接垫12。介电结构16的材料例如为树脂，此树脂可加热固化而将元件11固定于介电结构16中。接着，对介电结构16进行喷砂，以形成盲孔16a。接着，形成导电层17于介电结构16的上表面并延伸至盲孔16a中，并经由蚀刻以形成一图案化导电层17a。然而，介电结构16的厚度D需大于12微米，才能有良好的压合均匀性，且介电结构16的厚度D越高，相对需要更多喷砂数才能形成盲孔16a。此外，盲孔16a的深度越大，盲孔16a的孔径W也相对越大，造成后需喷砂制程形成的盲孔16a孔径W无法小于40微米，且位于盲孔16a下方的电性接垫12的最小尺寸也无法小于60微米，因而无法缩小电性接垫12之间的间距。

依照本发明的一实施例，提出一种内埋元件封装结构，可使内埋元件上方的介电结构的厚度小于一预设值且仍具有良好的压合均匀性，由于介电结构的厚度减少，因此相对需要较少的喷砂数来形成盲孔，且盲孔的孔径也相对缩小。

请参照图2，依照本发明的一实施例，内埋元件封装结构100包括一半导体芯片111、一第一高分子层115a、一介电结构116以及一图案化导电层117。半导体芯片111内埋于介电结构116中。第一高分子层115a覆盖半导体芯片111且具有一第一厚度D1，第一厚度D1大于位于第一高分子层115a上方的介电结构116a的一第二厚度D2。由于介电结构116a的厚度小于第一高分子层115a的厚度，因此可减少后续对介电结构116a形成盲孔所需的喷砂数。图案化导电层117覆盖介电结构116的一上表面并延伸于第一高分子层115a上方，图案化导电层117与半导体芯片111电性连接。介电结构116可由半固化态的介电材料(例如树脂)以压膜的方式覆盖在半导体芯片111上并经由加热固化而形成介电结构116。为了使介电材料具有良好的压合均匀性，压膜的厚度例如大于12微米，后续可经由喷砂以减少位于半导体芯片111上方的介电结构116a的厚度(即第二厚度D2)。

在一实施例中，半导体芯片111包括至少一个电性接垫112以及一绝缘层113，其中第一高分子层115a设置于绝缘层113的顶部，图案化导电层117可穿过绝缘层113及第一高分子层115a的开口并电性连接至电性接垫112。此外，半导体芯片111例如具有一重布线层114，重布线层114覆盖绝缘层113的顶部且位于第一高分子层115a与绝缘层113之间，图案化导电层117可经由重布线层114电性连接至电性接垫112。电性接垫112可为铝垫或铜垫，而绝缘层113例如为氮化硅或氮氧化硅。第一高分子层115a例如为固化态感光型树脂，可经由曝光显影(光刻制程)而形成图案化开口，并经由加热固化而成形。上述曝光显影制程相对于介电结构116需经由喷砂形成开孔的作法不同。

在一实施例中，第一高分子层115a的材料可为感光型聚酰亚胺树脂或感光型压克力树脂，其中高吸光系数光起始剂与交联剂进行掺合，可获得曝光能量低的高感光度且低膜厚损失的高分子层，以利于形成图案化开孔。

在图2中，第一高分子层115a的厚度(即第一厚度D1)例如大于3微米，小于15微米，其中第一高分子层115a的开孔尺寸取决于曝光的能力，以利于形成较小孔径W1。此外，位于第一高分子层115a上方的介电结构116a的厚度(即第二厚度D2)例如小于4.5微米，相对于图1A中介电结构16的厚度需大于12微米明显减少。第一厚度D1与第二厚度D2的总和例如介于3微米至7.5微米之间，但本发明不以此为限。当第一厚度D1与第二厚度D2的总和低于3微米时，电绝缘性不够，当第一厚度D1与第二厚度D2的总和高于7.5微米时，则孔深加大，不利于后续的电镀。因此，介电结构116a的厚度较佳小于4.5微米，但不以此为限。

在本实施例中，由于第一高分子层115a为感光型树脂，经由曝光显影(光刻制程)所形成开孔的孔径W1相对较小(即W1小于W2)，此外，介电结构116a的厚度小于第一高分子层115a的厚度，可减少后续对介电结构116a形成盲孔的孔径W2，且相对地可减少孔深(D1+D2)，因此可减少喷砂数以及孔径W1、W2的尺寸，以符合小孔径的需求(约20微米左右)。

请参照图3，其绘示本发明另一实施例之内埋元件封装结构100。与上述实施例不同之处在于，第一高分子层115a上方无介电结构116a，故介电结构116a的厚度(即第二厚度D2)为0。也就是说，图案化导电层117直接覆盖在第一高分子层115a上。图案化导电层117例如包括一无电电镀的种子层117a以及一电镀铜层117b，电镀铜层117b可覆盖在无电电镀的种子层117a上，并经由局部蚀刻电镀铜层117b及种子层117a而形成图案化导电层117。其余元件与上述实施例所述的元件相同，在此不再赘述。

请参照图4，其绘示本发明另一实施例之内埋元件封装结构100。与上述二个实施例不同之处在于，本实施例更包括一第二高分子层115b，其中重布线层114叠合于第一高分子层115a与第二高分子层115b之间，而第二高分子层115b叠合于重布线层114与绝缘层113之间。相对于图2中具有介电结构116a的实施例，本实施例不需以喷砂形成盲孔，只需预先在第一高分子层115a中形成盲孔因此可进一步减少孔深D1以及孔径W1的尺寸，以符合小孔径的需求(约20微米左右)。

请参照图5，其绘示本发明另一实施例之内埋元件封装结构100。与上述三个实施例不同之处在于，本实施例更包括一第三高分子层115c，其中重布线层114可包括一第一重布线层114a以及一第二重布线层114b，第一重布线层114a叠合于第一高分子层115a与第二高分子层115b之间，而第二高分子层115b叠合于第一重布线层114a与第二重布线层114b之间，第三高分子层115c则叠合于第二重布线层114b与绝缘层113之间。图案化导电层117可经由第一重布线层114a及第二重布线层114b与电性接垫112电性连接。相对于图2中具有介电结构116a的实施例，本实施例不需以喷砂形成盲孔，只需在第一高分子层115a中形成盲孔因此可减少孔深D1以及孔径W1的尺寸，以符合小孔径的需求(约20微米左右)。

请参照图6A至6D，其绘示依照本发明一实施例的内埋元件封装结构110的制造方法的流程图。首先，在图6A中，提供一半导体芯片111于一载体(图未绘示)上，半导体芯片111可包括一第一高分子层115a、一重布线层114以及多个电性接垫112。载体可为一预先形成一介电材料102的金属基板。由于第一高分子层115a为一感光型树脂，可借由曝光显影而形成图案化开孔(第一开孔OP1)，以显露出下方的重布线层114或电性接垫112。在图6B及图6C中，提供一介电结构116于载体上以包覆半导体芯片111及填入第一高分子层115a的开口OP1中，并可通过喷砂或研磨方式去除部分介电结构116，以减少位于第一高分子层115a上方的介电结构116a的厚度。由于第一高分子层115a相对于介电结构116具有较强的抗喷砂性，因此不易被喷砂去除。此外，第一高分子层115a上方的介电结构116a的厚度减少，因此相对减少喷砂制程所需的时间及喷砂数。

在图6C中，介电结构116的上表面S1可低于第一高分子层115a的上表面S2。但在另一实施例中，如图2所示，介电结构116的上表面S1亦可高于或齐平于第一高分子层115a的上表面S2，本发明对此不加以限制。此外，在不计公差的情况下，半导体芯片111的侧表面S3实质上齐平于第一高分子层115a的侧表面S4。也就是说，第一高分子层115a形成于晶圆型态的半导体芯片111上，再将晶圆切割为多个半导体芯片111，以使每一个半导体芯片111上皆具有切齐的第一高分子层115a。

在图6D中，形成一导电层117于介电结构116的一上表面并延伸于第一高分子层115a上方，包括先形成一无电电镀的种子层117a于介电结构116的上表面，再形成一电镀铜层117b于种子层117a上。导电层117可与重布线层114电性连接。之后，蚀刻部分导电层117，以形成一图案化导电层117(如图3所示)。

请参照图7A至7G，其绘示依照本发明另一实施例的内埋元件封装结构110的制造方法的流程图。本实施例与上述实施例不同之处在于，在图7C中，将覆铜层117c(例如铜箔)压合在半固化态的介电结构116上，再加热固化树脂以将覆铜层117c固定于介电结构116上。由于介电结构116相对于第一高分子层115a具有较佳的粘着力，因此，本实施例中保留预定厚度(例如1至4.5微米)的介电结构116a，以加强固定覆铜层117c。同时，由于无电电镀的种子层117a与介电结构116a的接合性较差，因此需额外通过覆铜层117c做为连接层(bonding layer)以让种子层117a能顺利形成在介电结构116a上，也可让后续电镀制程(参见图7F)能顺利完成。接着，在图7D中，形成图案化覆铜层117c。在图7E中，移除部分介电结构116，以使第一高分子层115a上方的介电结构116a具有一第二开孔OP2，且第二开孔OP2大于第一高分子层115a的第一开孔OP1。上述移除部分介电结构116包括以喷砂移除位于第一高分子层115a的第一开孔OP1中的介电结构116a。

在本实施例中，利用高分子材料取代半导体芯片111上方的一介电结构116a，进而使介电结构116a的厚度降低。在图7E中，第一高分子层115a的第一开孔OP1例如具有一第一孔径W1，介电结构116的第二开孔OP2例如具有一第二孔径W2。第一孔径W1小于第二孔径W2，且第一开孔OP1与第二开孔OP2于垂直投影面上相互重叠。在一实施例，第一开孔OP1处的孔壁与第二开孔OP2处的孔壁呈阶梯状，以使孔径由第二孔径W2递减至第一孔径W1。

在图7F中，形成一无电电镀的种子层117a以及一电镀铜层117b于第一开孔OP1及第二开孔OP2中，并与覆铜层117c电性连接。之后，蚀刻部分导电层117，以形成一图案化导电层117(如图7G所示)。其余步骤如上述实施例所述，在此不再赘述。

在图7G中，如上所述，图案化导电层117可包括一覆铜层117c、一无电电镀的种子层117a以及一电镀铜层117b。其中，覆铜层117c可经由压膜而覆盖在介电结构116上，并经由加热固着于介电结构116上。此外，电镀铜层117b可覆盖在无电电镀的种子层117a上，并与覆铜层117c电性连接以形成图案化导电层117。

请参照图8A至8J，其绘示依照本发明另一实施例的内埋元件封装结构110的制造方法的流程图。图8A至8B的步骤已于上述实施例中提及，用以提供一半导体芯片111于一载体101上，以介电结构116覆盖半导体芯片111，使半导体芯片111内埋于介电结构116中。载体101例如是覆铜基板。在图8C中，以喷砂或蚀刻方式形成至少一盲孔116b于介电结构116中，接着，在图8D中，移除第一高分子层115a上方的介电结构116a，使介电结构116a的厚度(即第二厚度D2)等于0，或者选择在不移除第一高分子层115a上方的介电结构116a的情况下，使介电结构116a的厚度(即第二厚度D2)大于0。接着，在图8E中，形成一上导电层117于介电结构116的上表面，且上导电层117延伸至盲孔116b中成为导电盲孔与下导电层103电性连接。接着，在图8F中，形成一介电层118(例如含玻纤的树脂)于介电结构116上，并压合另一上导电层119(例如铜箔)在介电层118上，再加热固化树脂以使二个上导电层117、119相互叠合。在图8G中，形成多个盲孔118a于介电层118中，接着，在图8H中，形成一无电电镀的种子层于上导电层119的上表面及盲孔118a中，再形成一电镀铜层于种子层上，以使二个上导电层117、119之间经由导电盲孔118b电性连接。此外，在图8F中，载体101更可包括另一下导电层104，经由蚀刻下导电层104以形成图案化的下导电层104，并在图8G中以喷砂形成多个盲孔105于载体101中，接着，在图8H中，形成一无电电镀的种子层于下导电层104上及盲孔105中，再形成一电镀铜层于种子层上，以使二个下导电层103、104之间经由导电盲孔106电性连接。

在图8I中，以蚀刻形成图案化的上导电层119以及图案化的下导电层104，接着，在图8J中，形成图案化的第一焊罩层120(solder mask layer)于图案化的上导电层119上，并显露出部分上导电层119做为多个第一焊垫119a；以及形成图案化的第二焊罩层108于图案化的下导电层104上，并显露出部分下导电层104做为多个第二焊垫104a。

根据本发明上述实施例，由于半导体芯片上预先形成一高分子层，以取代半导体芯片上方的一介电结构，进而使介电结构的厚度降低，相对地可减少盲孔的孔深，因此可减少喷砂数以及孔径的尺寸，以符合小孔径的需求(约20微米左右)。此外，上述实施例中，高分子层可预先形成图案化的一开孔，可减少后续以激光对高分子层进行蚀刻的成本，并可避免后续欲以喷砂同时移除介电结构及高分子层时，因喷砂对介电结构的破坏力大于对高分子层的破坏力，造成的喷砂作业时间拉长且会影响导电层的铜面品质等问题。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims

1.一种内埋元件封装结构，包括：

一介电结构；

一半导体芯片，内埋于该介电结构中；

一第一高分子层，覆盖该半导体芯片且具有一第一厚度，该第一厚度大于位于该第一高分子层上方的该介电结构的一第二厚度；以及

一图案化导电层，覆盖该介电结构的一上表面并延伸于该第一高分子层上方，该图案化导电层与该半导体芯片电性连接。

2.如权利要求1所述的封装结构，其特征在于，该第一高分子层为一固化态感光型树脂。

3.如权利要求1所述的封装结构，其特征在于，该第一厚度大于3微米。

4.如权利要求1所述的封装结构，其特征在于，该第二厚度小于4.5微米或等于0。

5.如权利要求1所述的封装结构，其特征在于，该第一厚度与该第二厚度的总和介于3微米至7.5微米之间。

6.如权利要求1所述的封装结构，其特征在于，该半导体芯片的侧表面实质上齐平于该第一高分子层的侧表面。

7.如权利要求1所述的封装结构，其特征在于，该图案化导电层穿过该介电结构及该第一高分子层并与该半导体芯片电性连接。

8.如权利要求1所述的封装结构，其特征在于，该介电结构的该上表面高于或齐平于该第一高分子层的上表面。

9.如权利要求1所述的封装结构，其特征在于，该介电结构的该上表面低于该第一高分子层的上表面。

10.如权利要求1所述的封装结构，更包括一第二高分子层以及一重布线层，其中该重布线层叠合于该第一高分子层与该第二高分子层之间。

11.如权利要求10所述的封装结构，其特征在于，该第一高分子层具有一第一开孔，该介电结构具有一第二开孔，该第一开孔小于该第二开孔。

12.一种内埋元件封装结构，包括：

一介电结构；

一半导体芯片，内埋于该介电结构中；

一第一高分子层，覆盖该半导体芯片且具有一第一厚度，该第一厚度大于对应位于该第一高分子层上方的该介电结构的一第二厚度，其中该第一高分子层具有一第一开孔，该介电结构具有一第二开孔，该第一开孔小于该第二开孔；以及

一图案化导电层，覆盖该介电结构的一上表面并延伸于该第一高分子层上方及该第一开孔与该第二开孔中，该图案化导电层与该半导体芯片电性连接。

13.如权利要求12所述的封装结构，其特征在于，该第一高分子层为一固化态感光型树脂。

14.如权利要求12所述的封装结构，其特征在于，该第一厚度大于3微米。

15.如权利要求12所述的封装结构，其特征在于，该第二厚度小于4.5微米且不等于0。

16.如权利要求12所述的封装结构，其特征在于，该第一厚度与该第二厚度的总和介于3微米至7.5微米之间。

17.如权利要求12所述的封装结构，其特征在于，该半导体芯片包括至少一个电性接垫以及一绝缘层，该第一高分子层设置于该绝缘层的顶部，该图案化导电层穿过该绝缘层并电性连接该至少一个电性接垫。

18.如权利要求12所述的封装结构，其特征在于，该介电结构的该上表面高于该第一高分子层的上表面。

19.如权利要求12所述的封装结构，更包括一第二高分子层以及一重布线层，其中该重布线层叠合于该第一高分子层与该第二高分子层之间。

20.一种内埋元件封装结构的制造方法，包括：

提供一半导体芯片于一载体上，该半导体芯片包括一高分子层；

提供一介电结构于该载体上以包覆该半导体芯片，并使该高分子层的厚度大于对应位于该高分子层上方的该介电结构的厚度；以及

形成一图案化导电层于该介电结构的一上表面并延伸于该高分子层上方。

21.如权利要求20所述的方法，更包括移除部分该介电结构以露出该高分子层。

22.如权利要求21所述的方法，其特征在于，该介电结构更填入于该高分子层的一开孔中，其中移除部分该介电结构更包括移除位于该开孔中的该介电结构，并使该图案化导电层形成于该开孔中。

23.如权利要求20所述的方法，其特征在于，该高分子层具有一第一开孔，该介电结构具有一第二开孔，该第一开孔小于该第二开孔，该图案化导电层更延伸于该第一开孔与该第二开孔中，以使该图案化导电层电性连接至该半导体芯片。