JP6269626B2 - 半導体装置、電子部品内蔵基板、及びこれらの製造方法 - Google Patents

Description

本発明は、半導体装置、電子部品内蔵基板、及びこれらの製造方法に関し、特に裏面が粗化された半導体装置、そのような半導体装置を内蔵する電子部品内蔵基板、及びこれらの製造方法に関する。

ＩＣチップ（半導体装置）、コンデンサ（キャパシタ）、インダクタ（コイル）、サーミスタ、抵抗などを含む電子機器には、従来から小型化、薄型化、高密度実装化が要求されているが、近年になり、その要求がますます著しくなっている。これに伴い、電子機器に用いられる回路基板モジュールに対しても、更なる小型化や薄型化が熱望されている。このような小型化及び薄型化の要求に応えるべく、最近では、内部に電子部品が埋設された構造（高密度実装構造）を有する、いわゆる電子部品内蔵基板が提案されている。

電子部品内蔵基板では、内部に埋設された電子部品と、電子部品内蔵基板の表面に形成された配線とが、基板に設けたビア導体によって接続される。電子部品内蔵基板の形成方法の一例について簡単に説明すると、まず初めに、樹脂基板上に電子部品をフェイスアップ（電子部品の端子が基板と反対側に位置する状態）で載置し、樹脂又は樹脂組成物からなる絶縁層で覆う。次に、レーザー加工又はブラスト加工によってこの絶縁層にビアホールを設ける。この際、ビアホールの底面に電子部品の端子が露出するようにする。そして、このビアホールの内部を金属メッキなどの導体で埋める。これにより、下端で電子部品の端子と接続するビア導体が形成される。最後に、絶縁層の表面に、ビア導体の上端と接触する配線パターンを形成することにより、電子部品内蔵基板が完成する。特許文献１には、このような電子部品内蔵基板の一例が開示されている。

特開２００８−２８８６０７号公報

ところで、電子部品内蔵基板をできるだけ薄型化するために、内部に埋め込まれる電子部品の表面をグラインダー等で研削する技術がある。この技術の対象となる電子部品は、いわゆる半導体装置である。半導体装置では、半導体基板の主面側に、各種の電子回路と、この電子回路を外部と接続するための端子とが集積されていることから、半導体基板の裏面を多少削っても機能的には支障がない。そこで、半導体基板の裏面にグラインダーをかけて半導体装置を薄くすることで、電子部品内蔵基板を薄型化することが可能になる。特許文献１には、このような薄型化技術の一例が開示されている。

しかしながら、実験の結果、半導体基板の裏面を削ると、半導体装置に反りが発生する場合があることが判明した。これは、半導体基板内には各種の曲げ応力が発生するが、薄くしたことによって、半導体基板がこれらの曲げ応力に抗しきれなくなっているためであると考えられる。以下、反りの原因となる曲げ応力について、３種類を挙げて詳しく説明する。

１つ目は、半導体装置の主面と裏面とで表面粗さが異なることに起因する曲げ応力である。半導体装置の裏面は通常、樹脂基板との接着性をよくするために、薄型化のための研削の後、ブラスト等によって粗化される。一方、端子のある主面側が粗化されることはない。このため、主面と裏面とで表面粗さが異なることになり、その結果として半導体基板には、より細かな表面となっている主面側に向かってたわもうとする曲げ応力が発生する。

２つ目は、構成材料の線膨張係数の差に起因する曲げ応力である。半導体装置は、半導体基板の表面に保護膜が形成された構造を有しており、これらの線膨張係数は一般に半導体基板の線膨張係数と異なっている。この線膨張係数の違いのため、外気温が形成時の比較的高温な状態から常温の状態に変化したとき、半導体基板内に上記同様の曲げ応力が発生する。

なお、この２つ目の曲げ応力による反りは、いわゆるウエハーレベルＣＳＰ(Chip Size Package)において顕著である。これは、ウエハーレベルＣＳＰでは、半導体基板の表面に再配線層が形成されており、この再配線層の線膨張係数も、半導体基板の線膨張係数と異なっているためである。

３つ目は、上記保護膜を形成する際の硬化収縮に起因する曲げ応力である。上記保護膜としては、例えばエポキシ樹脂などの硬化反応によって硬化する樹脂が用いられる。この硬化反応の過程で上記保護膜に硬化収縮が生じ、これにより半導体基板内には上記同様の曲げ応力が発生する。

以上のような原因によって反りが発生した半導体装置を電子部品内蔵基板内に埋め込んだ場合、半導体装置の上にある絶縁層の膜厚に不均一が生ずる。その結果、上述したビアホールが半導体装置の一部の端子に到達せず、ビア導体と半導体装置の端子との間に接触不良が発生してしまうおそれが生ずる。

したがって、本発明の目的の一つは、裏面を削ることで薄型化しながらも、反りが発生しにくい半導体装置、そのような半導体装置を内蔵する電子部品内蔵基板、及びこれらの製造方法を提供することにある。

上記目的を達成するための本発明による半導体装置は、主面と裏面とを有する半導体装置であって、電子回路と、前記主面に露出し、かつそれぞれ前記電子回路と電気的に接続された少なくとも１つの第１の端子とを備え、前記主面のうち前記少なくとも１つの第１の端子が露出していない非端子領域と前記裏面とがともに粗化されていることを特徴とする。

本発明によれば、半導体装置の両面が粗化されているため、半導体装置を構成する半導体基板内に発生する曲げ応力が軽減される。したがって、裏面を削ることで薄型化しながらも、半導体装置の反りの発生を抑制することが可能になる。

上記半導体装置において、前記半導体チップは、前記非端子領域に露出した保護膜をさらに備え、前記保護膜の表面が粗化されていることとしてもよい。

また、上記半導体装置において、前記電子回路を内蔵する半導体基板と、前記半導体基板の主面に形成され、かつそれぞれ前記電子回路の電極を構成する少なくとも１つの第２の端子と、前記半導体基板の主面に形成され、かつそれぞれ前記少なくとも１つの第２の端子のいずれかと接続する少なくとも１つの配線パターンを含む再配線層とを備え、前記保護膜は、前記再配線層の表面を覆うように形成されることとしてもよい。これによれば、いわゆるウエハーレベルＣＳＰにおいても、反りの発生を抑制することが可能になる。

また、本発明による半導体装置の製造方法は、内部に電子回路が形成され、かつそれぞれ前記電子回路と電気的に接続される少なくとも１つの第１の端子が主面に露出したシリコンウエハの該主面に第１の粗面加工を施す主面側粗化工程と、前記シリコンウエハの裏面を研削することにより該シリコンウエハを薄型化する薄型化工程と、前記シリコンウエハの裏面に第２の粗面加工を施す裏面側粗化工程と、前記シリコンウエハを個片化することにより複数の半導体装置を得る個片化工程とを備えることを特徴とする。本発明によれば、両面が粗化されるので、製造された半導体装置の反りを抑制することが可能になる。

上記半導体装置の製造方法において、前記シリコンウエハは、前記主面のうち前記少なくとも１つの第１の端子が露出していない領域に露出した保護膜を有し、前記第１の粗面加工により前記保護膜の表面が粗化されることとしてもよい。この場合、前記第１の粗面加工により前記保護膜の膜厚を減少させることとしてもよい。さらに、前記第１の粗面加工はウエットブラスト加工であることとしてもよく、前記複数の第１の端子はそれぞれ金属材料によって構成され、前記保護膜は樹脂材料によって構成されることとしてもよい。

また、本発明による電子部品内蔵基板は、樹脂基板と、裏面を前記樹脂基板に向けて該樹脂基板の表面に載置された半導体装置と、前記半導体装置を覆う絶縁層と、前記絶縁層の内部に埋め込まれた少なくとも１つのビア導体と、それぞれ前記少なくとも１つのビア導体のいずれかと電気的に接続するよう前記絶縁層の表面に形成された少なくとも１つの配線パターンとを備え、前記半導体装置は、電子回路と、主面に露出し、かつそれぞれ前記電子回路と電気的に接続された少なくとも１つの第１の端子とを有し、前記主面のうち前記少なくとも１つの第１の端子が露出していない非端子領域と前記裏面とがともに粗化されていることを特徴とする。これによれば、半導体装置の反りが抑制されるので、ビア導体と端子との接続性を良好に保つことが可能になる。

また、本発明による電子部品内蔵基板の製造方法は、内部に電子回路が形成され、かつそれぞれ前記電子回路と電気的に接続される少なくとも１つの第１の端子が主面に露出した半導体装置の該主面に第１の粗面加工を施す主面側粗化工程と、前記半導体装置の裏面を研削することにより該半導体装置を薄型化する薄型化工程と、前記半導体装置の裏面に第２の粗面加工を施す裏面側粗化工程と、前記半導体装置を樹脂基板に載置する載置工程と、前記半導体装置を覆う絶縁層を形成する絶縁層形成工程と、前記絶縁層の内部に、それぞれ前記半導体装置の前記少なくとも１つの第１の端子のいずれかと電気的に接続される少なくとも１つのビア導体を形成するビア導体形成工程と、前記絶縁層の表面に、それぞれ前記少なくとも１つのビア導体のいずれかと電気的に接続される少なくとも１つの配線パターンを形成する配線パターン形成工程とを備えることを特徴とする。これによれば、半導体装置の反りが抑制されるので、ビア導体と端子との接続性のよい電子部品内蔵基板を製造することが可能になる。

また、本発明の他の一側面による電子部品内蔵基板の製造方法は、内部に電子回路が形成され、かつそれぞれ前記電子回路と電気的に接続される少なくとも１つの第１の端子が主面に露出した半導体装置の裏面を研削することにより、該半導体装置を薄型化する薄型化工程と、前記半導体装置の裏面に第２の粗面加工を施す裏面側粗化工程と、前記裏面側粗化工程を経た前記半導体装置を樹脂基板の主面に載置する載置工程と、前記半導体装置を載置した後の前記樹脂基板の前記主面に第１の粗面加工を施す主面側粗化工程と、前記主面側粗化工程の後、前記半導体装置を覆う絶縁層を形成する工程と、前記絶縁層の内部に、それぞれ前記少なくとも１つの第１の端子のいずれかと電気的に接続される少なくとも１つのビア導体を形成する工程と、前記絶縁層の表面に、それぞれ前記少なくとも１つのビア導体のいずれかと電気的に接続される少なくとも１つの配線パターンを形成する工程とを備えることを特徴とする。このようにしても、半導体装置の反りが抑制されるので、ビア導体と端子との接続性のよい電子部品内蔵基板を製造することが可能になる。

上記各電子部品内蔵基板の製造方法において、前記半導体装置は、前記主面のうち前記少なくとも１つの第１の端子が露出していない領域に露出した保護膜を有し、前記第１の粗面加工により、少なくとも前記保護膜の表面が粗化されることとしてもよい。この場合、前記第１の粗面加工により前記保護膜の膜厚を減少させることとしてもよい。さらに、前記第１の粗面加工はウエットブラスト加工であることとしてもよく、前記複数の第１の端子はそれぞれ金属材料によって構成され、前記保護膜は樹脂材料によって構成されることとしてもよい。

また、上記各電子部品内蔵基板の製造方法において、前記主面側粗化工程、前記薄型化工程、及び前記裏面側粗化工程は、前記半導体装置がウエハ状態であるときに行われ、前記載置工程の前に、ウエハ状態の前記半導体装置を個片化することにより複数の前記半導体装置を得る個片化工程をさらに備えることとしてもよい。

また、本発明のさらに他の一側面による電子部品内蔵基板の製造方法は、内部に形成された電子回路、それぞれ前記電子回路と電気的に接続され、かつ主面に露出した少なくとも１つの第１の端子、及び該主面のうち前記少なくとも１つの第１の端子が露出していない領域に露出した保護膜を有する半導体装置の該主面に、前記保護膜の膜厚を減少させる膜厚低減加工を施す膜厚低減工程と、前記半導体装置の裏面を研削することにより該半導体装置を薄型化する薄型化工程と、前記半導体装置を樹脂基板に載置する載置工程と、前記半導体装置を覆う絶縁層を形成する絶縁層形成工程と、前記絶縁層の内部に、それぞれ前記半導体装置の前記少なくとも１つの第１の端子のいずれかと電気的に接続される少なくとも１つのビア導体を形成するビア導体形成工程と、前記絶縁層の表面に、それぞれ前記少なくとも１つのビア導体のいずれかと電気的に接続される少なくとも１つの配線パターンを形成する配線パターン形成工程とを備えることを特徴とする。

本発明によれば、裏面を削ることで薄型化しながらも、反りが発生しにくい半導体装置を得ることが可能になる。また、製造された半導体装置の反りを抑制することが可能になる。また、ビア導体と端子との接続性が良好に保たれた電子部品内蔵基板を得ることが可能になる。また、ビア導体と端子との接続性のよい電子部品内蔵基板を製造することが可能になる。

本発明の好ましい実施の形態による半導体装置の断面図である。 本発明の好ましい実施の形態による半導体装置を内蔵する電子部品内蔵基板の断面図である。 本発明の比較例を示す図である。 本発明の好ましい実施の形態による半導体装置の反り量と、保護膜表面の表面粗さ及び保護膜の膜厚との関係を示すグラフである。 本発明の好ましい実施の形態による半導体装置の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による半導体装置の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による半導体装置の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態の変形例による電子部品内蔵基板の製造方法の一工程を示す図である。 本発明の好ましい実施の形態の変形例による電子部品内蔵基板の製造方法の一工程を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本実施の形態による半導体装置１の断面図である。なお、同図及び後掲の各図は模式図であり、寸法の比率並びに各構成要素の個数及び配置などは、必ずしも実際のものとは一致しない。

図１に示すように、半導体装置１は、主面１ａと裏面１ｂとを有している。半導体装置１の内部には電子回路８が形成されており、主面１ａには、この電子回路８と電気的に接続された少なくとも１つの端子１５（第１の端子）が露出している。また、主面１ａのうち端子１５が露出していない領域（非端子領域）には、保護膜６が露出している。なお、図１には端子１５を２つだけ描いているが、これは図面を簡単にするためであり、実際の半導体装置１はより多くの端子１５を有している。この点は、後述する各構成についても同様である。

半導体装置１はいわゆるウエハーレベルＣＳＰであり、電子回路８を内蔵する半導体基板２の主面２ａに、少なくとも１つの端子１０（第２の端子）と、パッシベーション膜１１と、再配線層４とが形成された構造を有している。これらの構成のうち半導体基板２、端子１０、及びパッシベーション膜１１は、半導体チップ３を構成する。

電子回路８は、図１に示すように、半導体基板２の内部に形成される。電子回路８の具体的な例としては、ＣＰＵ(Central Processing Unit)，ＤＳＰ(Digital Signal Processor)のような動作周波数が非常に高いデジタルＩＣ、フラッシュメモリ，ＳＤＲＡＭといったメモリ系ＩＣ、高周波増幅器，アンテナスイッチ，高周波発振回路といったアナログＩＣ、バリスタ，抵抗，コンデンサなどの受動素子などが挙げられる。

半導体基板２の厚みは、例えば２００μｍ以下、好ましくは５０μｍ以上１００μｍ以下に設定される。詳しくは後述するが、この２００μｍ以下又は５０μｍ以上１００μｍ以下という厚みは、半導体装置１の裏面１ｂ（半導体基板２の裏面）を研削した結果であり、研削前の半導体基板２は概ね７００μｍ程度の厚みを有している。半導体基板２内の電子回路８はすべて半導体基板２の主面２ａに近い位置に形成されているため、裏面１ｂを最大で６５０μｍ程度研削しても、機能的に支障が出ることはない。

なお、図１では半導体装置１の裏面１ｂを波線で描いているが、これは裏面１ｂが粗化されていることを示している。この描画方法は、他の表面についても同様である。裏面１ｂの具体的な表面粗さは、０．１μｍ以上２．０μｍ以下とすることが好ましい。裏面１ｂをこのように粗化しているのは、後述する樹脂基板３０（図２）に半導体装置１を載置する際に、樹脂基板３０と裏面１ｂとの接着性をよくするためである。詳しくは後述する。

端子１０は、半導体基板２の内部に形成された電子回路８の電極（チップ取り出し電極）である。端子１０は、例えばＡｌを用いて構成することが好適である。

パッシベーション膜１１は、半導体基板２の主面２ａを保護するための絶縁膜であり、主面２ａのうち端子１０が形成されていない領域のほぼ全面に形成される。パッシベーション膜１１は、端子１０の厚みに依存するが、例えば厚さ３μｍ程度のポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、シリコーン系の樹脂材料によって構成することが好適である。

再配線層４は、少なくとも１つの配線パターン１２と、少なくとも１つのビア導体１３とを含み、これらが絶縁膜１４で覆われた構成を有している。再配線層４の厚み（半導体基板２の主面２ａから再配線層４の表面４ａまでの距離）は、概ね４〜２５μｍである。絶縁膜１４は、例えばポリベンゾオキサゾール（ＰＢＯ）等、液状の有機絶縁材料を固化した材料を用いて構成することが好適である。

配線パターン１２は、端子１０及びパッシベーション膜１１の上側に設けられる導電膜であり、対応する端子１０と接触するように形成される。配線パターン１２は、例えば０．３μｍ程度の厚みを有するバリア金属膜の上にＣｕ膜を積層した積層膜によって構成することが好ましい。バリア金属膜は、配線パターン１２を形成する際の端子１０の腐食を防ぐとともに、端子１０と配線パターン１２との密着性を高めるために設けられるもので、Ｔｉ、Ｃｒ、Ｔａ、Ｐｄ、Ｎｉなどの単層膜、ＣｕもしくはＡｌを含む合金膜、又はそれらを含む積層膜などで構成される。

ビア導体１３は、絶縁膜１４に設けられたスルーホール内に埋め込まれた導電膜であり、下端で対応する配線パターン１２と接触し、上端で対応する端子１５と接触する。ビア導体１３も、配線パターン１２と同様に、０．３μｍ程度の厚みを有するバリア金属膜の上にＣｕ膜を積層した積層膜によって構成することが好ましい。この場合のバリア金属膜は配線パターン１２とビア導体１３との密着性を高めるために設けられ、上記同様、Ｔｉ、Ｃｒ、Ｔａ、Ｐｄ、Ｎｉなどの単層膜、ＣｕもしくはＡｌを含む合金膜、又はそれらを含む積層膜などで構成される。

次に、半導体装置１の主面１ａに露出する端子１５は、端子１０を外部に引き出すための外部端子である。具体的には、各端子１５は、上述したビア導体１３及び配線パターン１２を介して、対応する端子１０と電気的に接続される。端子１５の材料としては、Ｃｕ又はＡｌ若しくはそれらを主成分とする合金が好適に用いられる。

保護膜６は、再配線層４の表面４ａを保護するために設けられる絶縁膜であり、表面４ａを覆うように形成されている。保護膜６の材料としては、例えばポリベンゾオキサゾール（ＰＢＯ）を用いることが好適である。

保護膜６の表面（主面１ａのうちの上述した非端子領域）は、半導体装置１の裏面１ｂと同様、粗化されている。保護膜６の表面の具体的な表面粗さは、０．１μｍ以上４．０μｍ以下とすることが好ましい。こうすることで、半導体基板２内に発生する曲げ応力が緩和され、半導体装置１の反りの発生が抑制される。また、保護膜６の膜厚は、その表面を粗化する過程で、粗化前に比べて減少している。具体的には、粗化前に比べて５μｍ程度減少させ、２μｍ程度の膜厚とすることが好ましい。この膜厚の減少によっても半導体基板２内に発生する曲げ応力が緩和され、半導体装置１の反りの発生がさらに抑制される。詳しくは後述する。

なお、本実施の形態では保護膜６の表面が粗化されるとしているが、表面を粗化する過程で保護膜６を完全に除去してしまってもよい。これは、半導体装置１を電子部品内蔵基板内に内蔵した後には、後述する絶縁層２４が保護膜６の代わりを果たすためである。この場合、再配線層４の表面４ａが、半導体装置１の反りの発生を抑制するために粗化されることになる。

次に、図２は、半導体装置１を内蔵する電子部品内蔵基板３１の断面図である。同図に示すように、電子部品内蔵基板３１は、半導体装置１の他に、絶縁層２０，２１を含む樹脂基板３０と、絶縁層２４と、絶縁層２０の内部に埋め込まれたビア導体２２と、配線パターン２３，２７と、絶縁層２４の内部に埋め込まれた複数のビア導体２５と、絶縁層２４，２１の内部に埋め込まれたビア導体２６とを有している。

絶縁層２０及び配線パターン２３は、両面ＣＣＬ(Copper Clad Laminate)を加工したものである。つまり、両面ＣＣＬは、ガラスエポキシなどの樹脂材料から形成された絶縁層２０の両面に、Ｃｕ箔である金属膜が貼り合わされた構造を有している。配線パターン２３は、この金属膜をパターニングすることによって形成される。また、絶縁層２０には、両面の配線パターン２３を接続するビア導体２２が設けられる。

ビア導体２２及び配線パターン２３の材料としては、Ｃｕ、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が好適に用いられる。特に、導電率やコストの観点からＣｕを用いることが好ましい。この点は、ビア導体２５，２６及び配線パターン２７についても同様である。

また、絶縁層２０を構成する樹脂材料としては、シート状又はフィルム状に成形可能なものであれば、どのようなものでも利用可能である。具体的な例を列挙すると、上述したガラスエポキシの他、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、又はベンゾオキサジン樹脂の単体、若しくは、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウムなどを添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム、及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させた材料などを、絶縁層２０として利用可能である。実際に絶縁層２０を構成する際には、以上の各種材料の中から、電気特性、機械特性、吸水性、リフロー耐性などの特性を考慮して、最適なものを選択することが好適である。

絶縁層２１は樹脂材料からなり、絶縁層２０の上面２０ａの全面に形成される。絶縁層２１を構成する具体的な樹脂材料としては、絶縁層２０と同様、シート状又はフィルム状に成形可能なものであれば、どのようなものでも利用可能である。絶縁層２１を形成することにより得られる樹脂基板３０は、いわゆるＲＣＣ(Resin Coated Copper)構造となる。

樹脂基板３０の上面３０ａには、半導体装置１の裏面１ｂを上面３０ａ側に向けて、半導体装置１が載置される。これにより、上面３０ａと裏面１ｂとが接触することになるが、上述したように、裏面１ｂが粗化され、かつ本実施の形態では半導体装置１の反りが抑制されていることから、上面３０ａと裏面１ｂとの接着性は十分に確保される。

絶縁層２４は樹脂材料からなり、樹脂基板３０の上面３０ａの全面に形成される。絶縁層２４を構成する具体的な樹脂材料としては、熱硬化性樹脂材料を用いることが好適である。この点については、後ほど詳しく説明する。絶縁層２４の膜厚は、半導体装置１を十分に覆う程度に厚く設定される。配線パターン２７は、絶縁層２４の上面２４ａに形成される。配線パターン２７は、ビア導体２５によって端子１５に接続されるとともに、ビア導体２６によって、絶縁層２０の上面２０ａに形成された配線パターン２３に接続される。

以上が電子部品内蔵基板３１の構造であるが、図２にも示されるように、本実施の形態では、半導体装置１に反りは発生していない。これは、上述したように、半導体装置１を構成する半導体装置１の主面１ａに露出した保護膜６の表面を粗化するとともに、粗化の過程で保護膜６の膜厚を減少させていることによる効果である。

図３は、本発明の比較例を示している。同図に示す例は、保護膜６の表面に本実施の形態による粗面加工（後述する主面側粗化工程での粗面加工）が施されていない点で異なる他は、図２に示した例と同一である。ただし、図３には、図２に示した各構成のうちの一部のみを抜き出して描いている。また、図３では、一直線に並んだ５個の端子１５（端子１５ａ〜１５ｅ）を描いている。本実施の形態による粗面加工が施されていないことで、図３の例では、保護膜６の表面は平坦であり、また、保護膜６の膜厚は図２の例に比べて厚くなっている。

保護膜６の表面に本実施の形態による粗面加工を施さない場合、図３に示すように、半導体装置１には反りが発生する。これは、半導体装置１の内部に、上述した３種類の曲げ応力が発生するためである。なお、半導体基板２が十分に厚ければ、これらの曲げ応力が発生しても半導体装置１に反りが発生することはないが、本実施の形態による半導体装置１では、上述したように半導体装置１の裏面１ｂを研削して半導体基板２を薄くしているので、半導体基板２がこれらの曲げ応力に抗しきれず、半導体装置１に反りが発生してしまう。

半導体装置１に反りが発生すると、端子１５ごとに、絶縁層２４の上面２４ａとの間の距離（端子１５の上にある絶縁層２４の膜厚）が異なることになる。図３の例では、中央付近にある端子１５ｃが上面２４ａから最も遠く、縁部付近にある端子１５ａ，１５ｅが上面２４ａに最も近くなっている。このような距離の違いのため、図３に示すように、端子１５によっては、ビア導体２５との接続不良が発生してしまう。

このような比較例に対し、本実施の形態による半導体装置１及び電子部品内蔵基板３１では、図２に示したように、保護膜６の表面を粗化するとともに、粗化の過程で保護膜６の膜厚を減少させている。したがって、図３に示したような半導体装置１の反りは発生せず、ビア導体２５と端子１５の接続不良の発生も抑制される。

表１は、半導体装置１の反り量と、保護膜６の膜厚との関係を実際に測定した結果を示している。また、図４（ａ）（ｂ）は、表１をグラフ化したものである。この測定では、Ｎｏ．１〜Ｎｏ．８までの８サンプルについて、それぞれ表１に示した加工回数にわたって表面１ａにウエットブラスト加工を施し、加工前と加工後の反り量を測定した結果を示した。なお、表１には示していないが、表面１ａの表面粗さは、１回目のウエットブラスト加工を行う前の段階では測定限界を下回っており（数十ｎｍ以下）、１回目のウエットブラスト加工の後、約１．０μｍに変化した。この値は、その後ウエットブラスト加工の回数を重ねても概ね維持された。

図４（ａ）から理解されるように、半導体装置１の反り量は、１回目のウエットブラスト加工の後に急激に小さくなり、２回目のウエットブラスト加工以降は、加工回数に概ね比例して減少する。１回目のウエットブラスト加工後の急激な反り量の減少は、図４（ａ）にも示したように、粗化の効果を示している。つまり、１回目のウエットブラスト加工後、保護膜６の表面が粗化されたことによって反り量が急激に小さくなるが、その後に加工回数を重ねても表面粗さは変わらないため、粗化の効果が現れるのは１回目のウエットブラスト加工後のみである。一方、反り量がウエットブラスト加工の回数に概ね比例して減少するのは、保護膜６の膜厚減少の効果を示している。保護膜６の膜厚と反り量とは、図４（ｂ）から明らかなように、比例する。

このように、保護膜６の表面の粗化及び保護膜６の膜厚低減とは、それぞれ半導体装置１の反り量を抑制する効果を有している。したがって、各膜の材料や半導体基板２の大きさ（厚さ、面積）などによっては、例えば保護膜６の表面の粗化だけを行い、膜厚については殊更に低減しなくとも十分に反りの発生が抑制できる場合も考えられる。逆に、保護膜６の表面の粗化を行わず、保護膜６の膜厚の低減のみを行ってもよい。

以上説明したように、本実施の形態による半導体装置１及び電子部品内蔵基板３１では、半導体装置１の裏面１ｂだけでなく保護膜６の表面も粗化していることから、裏面１ｂを削ることで薄型化しながらも、反りが発生しにくい半導体装置１を得ることが可能になる。また、粗化の過程で保護膜６の膜厚を減少させていることから、半導体基板の反りの発生をさらに抑制できる。また、ビア導体２５と端子１５との接続性が良好に保たれた電子部品内蔵基板３１を得ることが可能になる。

次に、以上説明した半導体装置１及び電子部品内蔵基板３１の製造方法について説明する。

図５〜図７は、本実施の形態による半導体装置１の製造方法の各工程を示す図である。また、図８〜図１７は、本実施の形態による電子部品内蔵基板３１の製造方法の各工程を示す図である。なお、以下で説明する各工程は、電子部品内蔵基板３１の製造工場における工程である。半導体装置１については、ウエハ状態（個片化前の状態）で納入されるものとして説明する。

図５は、ウエハ状態で納入された半導体装置の断面図である。同図に示す一点鎖線Ａはダイシングの目安となるスクライブラインであり、後の工程でこのスクライブラインに沿ってダイシングを実施することにより、ウェハ状態の半導体装置が個々の半導体装置１に分離される。

ウェハ状態の半導体装置は、図５に示すように、一枚のシリコンウエハ５０に複数の半導体装置１が形成された構造を有している。シリコンウエハ５０は上述した半導体基板２となる構成であり、内部に、半導体装置１ごとの電子回路８（図１）を含んでいる。納入段階では、シリコンウエハ５０の裏面１ｂは粗化されておらず、その表面粗さは０．１μｍ以下の限りなくゼロに近いもの（数十ｎｍ以下）である。また、シリコンウエハ５０の膜厚は約７００μｍに設定されている。

シリコンウエハ５０の表面には、端子１０、パッシベーション膜１１、及び再配線層５１が形成される。端子１０及びパッシベーション膜１１の詳細は上述した通りである。再配線層５１は上述した再配線層４となる構成である。再配線層５１の表面５１ａには、上述した端子１５及び保護膜６が形成される。納入段階では、保護膜６の表面６ａは粗化されていない。また、保護膜６の膜厚は、主面１ａを十分に保護するための観点から、例えば７μｍ以上８μｍ以下に設定されている。

本実施の形態による製造方法では、図５の状態で納入された半導体装置に対し、図６に示すように、まず主面１ａ側から粗面加工（第１の粗面加工）を行う（主面側粗化工程）。この粗面加工の手段として具体的には、ブラスト加工（ウエット，ドライ）、エッチング、プラズマ処理、レーザー処理、グラインダーによる研磨、バフによる研磨、薬品処理などが考えられるが、端子１５が金属材料によって構成され、保護膜６が樹脂材料によって構成されることを考慮すると、ウエットブラスト加工を用いることが最適である。ウエットブラスト加工は、樹脂材料の加工レートが金属材料の加工レートに対して大きいという特徴を有していることから、ウエットブラスト加工を用いることで、端子１５に対するダメージを最小限に抑えつつ、保護膜６の膜厚を減少させることが可能になる。また、ウエットブラスト加工は、帯電の防止及びコストという観点からも、他の種類の粗面加工に比して有利である。この粗面加工により、上述したように、保護膜６の表面粗さを０．１μｍ以上４μｍ以下とし、また、保護膜６の膜厚を減少させることが好ましい。なお、保護膜６の膜厚は、端子１５間の絶縁及び表面の保護ができる限り、できるだけ薄くすることが好ましい。具体的には、約２μｍ程度まで薄くすることが好ましい。表面の保護は、上述したように絶縁層２４によって代替できることから、端子１５間の距離が大きいなど端子１５間の絶縁が十分に取れる場合には、保護膜６を完全に除去してしまってもよい。

なお、上述したように、保護膜６の表面の粗化を行わず、保護膜６の膜厚の低減のみを行ってもよい。この場合には、粗化効果を伴わずに保護膜６の膜厚を減少させる膜厚低減加工（例えば、溶剤等を用いて化学的に処理を行う方法）を、第１の粗面加工に代えて主面１ａに施すことになる（膜厚低減工程）。

次に、図７に示すように、ウエハ状態の半導体チップを裏面１ｂ側から研削し、シリコンウエハ５０を薄型化する（薄型化工程）。これにより、シリコンウエハ５０の厚みを、２００μｍ以下、好ましくは５０μｍ以上１００μｍ以下とすることが好ましい。さらに、シリコンウエハ５０の裏面１ｂに対して粗面加工（第２の粗面加工）を行う（裏面側粗化工程）。これにより、上述したように、裏面１ｂの表面粗さを０．１μｍ以上２．０μｍ以下とすることが好ましい。

なお、裏面側粗化工程は、上記のように薄型化工程の終了後に薄型化工程とは別に実施してもよいが、薄型化工程で用いる研削処理が粗面加工の効果を含んでいる場合には、薄型化工程と同時に裏面側粗化工程を行うこととしてもよい。

ここまでの処理が終了したら、一点鎖線Ａにより示されるスクライブラインに沿って、半導体装置のダイシングを行う（個片化工程）。これにより、シリコンウエハ５０が個片化され、複数の半導体装置１が得られる。

なお、以上の説明では、主面側粗化工程、薄型化工程及び裏面側粗化工程、個片化工程の順に実施することとしたが、これは、ウエハ状態で多数の半導体装置１を一括処理することがコスト的に見て好ましいこと、及び、クラックの発生を防止する観点から選択された順序である。これらの観点を考慮する必要がない場合には、異なる順序でこれらの工程を実施することとしてもよい。例えば、初めに個片化工程を実施し、個々の半導体装置１に対して、主面側粗化工程並びに薄型化工程及び裏面側粗化工程を実施してもよい。また、薄型化工程及び裏面側粗化工程を実施した後、主面側粗化工程を実施することとしてもよい。また、薄型化工程を実施する前にウエハ状態の半導体装置を主面１ａの側から半分だけカットし、薄型化工程により自然に個々の半導体装置１に分かれるようにしてもよい。

次に、電子部品内蔵基板３１の製造工程では、図８に示すように、まず上述した両面ＣＣＬを用意する。この両面ＣＣＬは、上述したように、樹脂材料から形成された絶縁層２０の両面に、Ｃｕ箔である金属膜が貼り合わされた構造を有している。この金属膜をパターニングすることによって配線パターン２３を形成するとともに、絶縁層２０を貫通するビア導体２２を形成することによって両面の配線パターン２３を相互に接続する。

次に、図９に示すように、絶縁層２０の上面２０ａの全面に、樹脂材料からなる絶縁層２１を形成する。これにより、ＲＣＣ構造を有する樹脂基板３０が完成する。

次いで、図１０に示すように、絶縁層２１の上面（樹脂基板３０の上面３０ａ）に、上述した個片化工程で得た半導体装置１を載置する（載置工程）。そして、図１１に示すように、上面３０ａの全面に半導体装置１を完全に覆う膜厚の絶縁層２４を形成し（絶縁層形成工程）、さらにその上面２４ａの全面に導体層６０を形成する。具体的には、未硬化の熱硬化性樹脂を塗布した後、それを加熱して半硬化させ、さらに導体膜を成膜した後、プレス手段を用いてこれらをまとめて硬化成形することにより、絶縁層２４及び導体層６０を形成することが好ましい。このような形成方法を採ることで、導体層６０、絶縁層２４、及び半導体装置１の間の密着性を向上させることができる。なお、塗布する熱硬化性樹脂としては、初めから半硬化状態のものを用いてもよい。

次に、図１２に示すように、導体層６０に開口部６０ａを設ける。開口部６０ａの形成はエッチングにより行うことが好ましい。開口部６０ａを形成する位置は、図２に示したビア導体２５に相当する位置とする。なお、開口部６０ａを設ける工程から、後述する無電解メッキ及び電解メッキを行うことによってビアホール２５ａ内にビア導体２５を形成する工程までが、本発明におけるビア導体形成工程に相当する。

開口部６０ａを形成したら、次に導体層６０を導体マスクとして用いて、図１３に示すように、絶縁層２４にビアホール２５ａを形成する。ビアホール２５ａの形成は、ブラスト加工やレーザー加工を用いる切削処理によって行うことが好ましい。ブラスト加工の種類としては、絶縁層２４にビアホール２５ａを穿孔する際に発生し得る静電気に起因する帯電を防止して半導体装置１を保護する観点から、ウェットブラスト加工が好ましい。ビアホール２５ａの深さは、底部に端子１５が露出する程度とする。

本実施の形態では、半導体装置１の反りが抑制されていることから、図１３に示すように、すべてのビアホール２５ａの底部に対応する端子１５が露出する。これに対し、仮に半導体装置１に大きな反りが発生しているとすると、一部のビアホール２５ａの底部には対応する端子１５が露出せず、図３に示したように、ビア導体２５と端子１５の接触不良が発生することになる。本実施の形態では、このような接触不良はほぼ発生しない。

ビアホール２５ａを形成したら、次に無電解メッキ及び電解メッキを行うことにより、図１４に示すように、ビアホール２５ａ内にビア導体２５を形成する。こうして形成したビア導体２５の下端は、ビアホール２５ａの底部に露出した端子１５と接触し導通する。

次に、無電解メッキ及び電解メッキによって絶縁層２４の上面２４ａに形成された導電層６１に、図１５に示すように、開口部６１ａを設ける。開口部６１ａの形成もエッチングにより行うことが好ましい。開口部６１ａを形成する位置は、図２に示したビア導体２６に相当する位置とする。

開口部６１ａを形成したら、次に導体層６１を導体マスクとして用いて、図１６に示すように、絶縁層２４及び絶縁層２１を貫通するビアホール２６ａを形成する。ビアホール２６ａの形成も、ビアホール２５ａと同様に、ブラスト加工やレーザー加工を用いる切削処理によって行うことが好ましい。この処理により、ビアホール２６ａの底部には、絶縁層２０の上面２０ａに形成された配線パターン２３が露出する。

ビアホール２６ａを形成したら、次に無電解メッキ及び電解メッキを行うことにより、図１７に示すように、ビアホール２６ａ内にビア導体２６を形成する。こうして形成したビア導体２６の下端は、ビアホール２６ａの底部に露出した配線パターン２３と接触し導通する。これにより、ビア導体２６は、絶縁層２０を貫通しているビア導体２２とともに、電子部品内蔵基板３１の両面に形成された配線パターンを短絡するインナービアホールとして機能することになる。

最後に、無電解メッキ及び電解メッキによって絶縁層２４の上面２４ａに形成された導電層６２を、図２に示したようにパターニングする（配線パターン形成工程）。これにより配線パターン２７が形成され、以上の工程により、半導体装置１を内蔵する電子部品内蔵基板３１が完成する。

以上説明したように、本実施の形態による半導体装置１の製造方法によれば、両面が粗化されるので、製造された半導体装置１の反りを抑制することが可能になる。また、本実施の形態による電子部品内蔵基板３１の製造方法によれば、半導体装置１の反りが抑制されることから、ビア導体２５と端子１５との接続性のよい電子部品内蔵基板３１を製造することが可能になる。

図１８及び図１９は、本実施の形態の変形例による半導体装置１及び電子部品内蔵基板３１の製造方法の各工程を示す図である。本変形例は、主面側粗化工程を、半導体装置１を樹脂基板３０の上面３０ａに載置した後に行う点で、上述した実施の形態と異なっている。以下、詳しく説明する。

図１８に示すように、樹脂基板３０の上面３０ａには、薄型化工程、裏面側粗化工程、及び個片化工程を経た一方、主面側粗化工程を経ていない状態の半導体装置１が載置される。なお、この時点で、上面３０ａに露出している絶縁層２１は半硬化状態である。また、図１８には現していないが、この時点では半導体装置１に反りが発生している。これは、保護膜６の表面が粗化されておらず、また、保護膜６の膜厚も厚いままであるからである。

図１８の状態において、次に主面１ａに対して粗面加工（第１の粗面加工）を行う。これにより、図１９に示すように、保護膜６の表面が粗化されるとともに、保護膜６の膜厚が減少する。具体的な粗面加工の手段としては、帯電の防止及びコストという観点から、上記と同様にウエットブラスト加工を用いることが最適であるが、他の手段を用いてもよい。この粗面加工により内部の曲げ応力が緩和されることから、半導体装置１に生じていた反りが解消される。この後、本変形例においても、上述した図１１以降の工程（絶縁層２４形成以降の工程）が実施される。

ここで、上記粗面加工においては、図１９にも示すように、絶縁層２１の主面２１ａのうち半導体装置１に覆われていない部分にも粗化及び膜厚減少の効果が波及し、また、半導体装置１の側面も粗化される。このうち絶縁層２１の粗化については、この後絶縁層２１の主面２１ａの全面に絶縁層２４を形成することから、絶縁層２１と絶縁層２４との密着性が向上するという効果が得られる。また、半導体装置１の側面の粗化については、半導体装置１と絶縁層２４との接着性がよくなるという効果が得られる。

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

例えば、上記実施の形態ではウエハーレベルＣＳＰである半導体装置に本発明を適用した例について説明したが、本発明は、再配線層を有しない通常の半導体装置にも好適に適用可能である。具体的な例を挙げると、本発明は図１に示した半導体チップ３（再配線層４が形成されていない状態の半導体チップ）にも適用可能であり、この場合、パッシベーション膜１１の表面を粗化することになる。

１ 半導体装置
２ 半導体基板
３，５ 半導体チップ
４ 再配線層
６ 保護膜
８ 電子回路
１０ 第２の端子
１１ パッシベーション膜
１２，２３，２７ 配線パターン
１３，２２，２５，２６ ビア導体
１４ 絶縁膜
１５，１５ａ〜１５ｅ 第１の端子
２０，２１，２４ 絶縁層
２５ａ，２６ａ ビアホール
３０ 樹脂基板
３１ 電子部品内蔵基板
５０，５２ シリコンウエハ
５１ 再配線層
６０〜６２ 導体層
６０ａ，６１ａ 開口部

Claims (11)

1. 粗面化された主面および粗面化された裏面を有する半導体装置であって、
   前記主面に露出する第１の端子と、
   前記裏面を構成し、電子回路および前記電子回路に接続された第２の端子を有する半導体チップと、
   前記第１の端子と前記第２の端子を互いに異なる平面位置で接続するための第１の配線パターンを含む再配線層と、を備えることを特徴とする半導体装置。
2. 前記半導体チップはパッシベーション膜をさらに有し、前記第２の端子は前記パッシベーション膜から露出していることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の配線パターンは、一端が前記第２の端子に接続されるよう、前記パッシベーション膜上に形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記再配線層は、前記第１の配線パターン及び前記パッシベーション膜を覆う絶縁膜と、前記絶縁膜を貫通して設けられ、前記第１の端子と前記第１の配線パターンの他端とを接続する第１のビア導体とをさらに含むことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の端子の径は、前記第１のビア導体の径よりも大きいことを特徴とする請求項４に記載の半導体装置。
6. 前記絶縁膜を覆う保護膜をさらに備え、
   前記保護膜の表面が該半導体装置の前記主面を構成し、前記第１の端子は前記保護膜から露出していることを特徴とする請求項４または５に記載の半導体装置。
7. 前記第１の端子の表面が粗面化されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 粗面化された主面および粗面化された裏面を有する半導体装置の製造方法であって、
   電子回路および前記電子回路に接続された第２の端子を有する半導体チップに再配線層を形成することにより、前記主面から露出する第１の端子を前記第２の端子とは異なる平面位置に形成する工程と、
   前記主面を粗面化する工程と、
   前記半導体チップにより構成される前記裏面を粗面化する工程と、を備えることを特徴とする半導体装置の製造方法。
9. 前記再配線層は、一端が前記第２の端子に接続された第１の配線パターンと、前記第１の配線パターンを覆う絶縁膜と、前記絶縁膜を貫通して設けられ、前記第１の端子と前記第１の配線パターンの他端とを接続する第１のビア導体とを含み、
   前記再配線層は保護膜によって覆われており、
   前記主面を粗面化する工程は、前記保護膜の表面を粗面化することにより行うことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 請求項１乃至７のいずれか一項に記載の半導体装置と、
    前記半導体装置が搭載された樹脂基板と、
    前記半導体装置を覆う絶縁層と、
    前記絶縁層上に設けられた第２の配線パターンと、
    前記絶縁層を貫通して設けられ、前記第１の端子と前記第２の配線パターンとを接続する第２のビア導体と、を備えることを特徴とする電子部品内蔵基板。
11. 樹脂基板上に請求項１乃至７のいずれか一項に記載の半導体装置を搭載する工程と、
    前記半導体装置を覆う絶縁層を形成する工程と、
    前記絶縁層にビアホールを形成することにより前記第１の端子を露出させる工程と、
    第２のビア導体を前記ビアホール内に形成するとともに、前記絶縁層上に第２の配線パターンを形成する工程と、を備えることを特徴とする電子部品内蔵基板の製造方法。

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