[go: up one dir, main page]

CN111834372A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN111834372A
CN111834372A CN201910395924.9A CN201910395924A CN111834372A CN 111834372 A CN111834372 A CN 111834372A CN 201910395924 A CN201910395924 A CN 201910395924A CN 111834372 A CN111834372 A CN 111834372A
Authority
CN
China
Prior art keywords
layer
memory
dielectric
memory structure
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910395924.9A
Other languages
English (en)
Inventor
江昱维
张国彬
陈介方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN111834372A publication Critical patent/CN111834372A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种半导体结构及其制造方法，该半导体结构包含衬底、多个导电层、多个介电层、绝缘结构、第一存储器结构及第二存储器结构。导电层及介电层交错堆叠于衬底上方。绝缘结构设置于衬底上方，且穿过导电层及介电层。第一存储器结构及第二存储器结构分别具有一曲率半径，且穿过导电层及介电层，且位于绝缘结构的相对侧壁。第一存储器结构及第二存储器结构各自包含具有记忆储存层的存储结构层及至少两保护结构。保护结构位于记忆储存层的两端，且保护结构的刻蚀选择性与记忆储存层的刻蚀选择性不同。

Description

半导体结构及其制造方法
技术领域
本发明是有关于一种半导体结构及一种半导体结构的制造方法。
背景技术
近年来，半导体装置的结构不断改变，且半导体装置的储存容量不断增加。存储器装置被应用于许多产品(例如MP3播放器、数字相机及电脑档案等)的储存元件中。随着这些应用的增加，存储器装置的需求集中在小尺寸与大储存容量上。为了满足此条件，需要具有高元件密度与小尺寸的存储器装置及其制造方法。
因此，期望开发出具有更多数量的多个堆叠平面的三维(3D)存储器装置，以达到更大的储存容量、改善品质并同时保持存储器装置的小尺寸。
发明内容
本发明技术形式为一种半导体结构及其制造方法。在本发明的半导体结构中，一对垂直的存储器结构各自具有水平的C型剖面，并通过绝缘沟槽而彼此分开。如此一来，半导体结构的单位区域中的存储器密度增加，也因此达到更大的存储器储存容量。
根据本发明一实施方式，一种半导体结构包含衬底、多个导电层、多个介电层、绝缘结构、第一存储器结构及第二存储器结构。导电层及介电层交错堆叠于衬底上方。绝缘结构设置于衬底上方，且穿过导电层及介电层。第一存储器结构及第二存储器结构分别具有一曲率半径，且穿过导电层及介电层，且位于绝缘结构的相对侧壁。第一存储器结构及第二存储器结构各自包含存储结构层、通道层及至少两保护结构。存储结构层包含记忆储存层。通道层设置于存储结构层与绝缘结构之间。保护结构设置于记忆储存层的两端，其中保护结构的刻蚀选择性与记忆储存层的刻蚀选择性不同。
在本发明一实施方式中，存储结构层更包含阻挡层及隧穿层，且阻挡层设置于导电层及介电层的多个侧壁，且记忆储存层设置于阻挡层与隧穿层之间，且保护结构设置于阻挡层与隧穿层之间，且邻接记忆储存层。
在本发明一实施方式中，第一存储器结构及第二存储器结构各自更包含介电结构及导电插销层，且介电结构设置于通道层与绝缘结构之间，且导电插销层设置于介电结构上方。
在本发明一实施方式中，第一存储器结构的存储结构层及通道层分别与对应于第二存储器结构的存储结构层及通道层于绝缘结构的底面相连。
在本发明一实施方式中，第一存储器结构的存储结构层及通道层分别与对应于第二存储器结构的存储结构层及通道层通过绝缘结构分开。
在本发明一实施方式中，半导体结构更包含两接触结构，分别电性连接至第一存储器结构及第二存储器结构。
根据本发明一实施方式，一种半导体结构的制造方法包含：形成多个绝缘层及多个介电层交错堆叠于衬底上方；形成存储器结构群于衬底上方，且穿过绝缘层及介电层，其中存储器结构群包含通道层、导电插销层及包含记忆储存层的存储结构层；形成沟槽穿过绝缘层、介电层及存储器结构群，使得存储器结构群分为第一存储器结构及第二存储器结构，且绝缘层的多个部分及记忆储存层的多个部分由沟槽暴露；移除绝缘层的暴露部分及记忆储存层的暴露部分，以分别形成第一组空间及第二组空间；填充多个保护结构于第一组空间及第二组空间中；移除保护结构的多个部分，使得绝缘层从第一组空间暴露；以多个导电层替换绝缘层。
在本发明一实施方式中，以导电层替换绝缘层包含：在绝缘层暴露之后，移除绝缘层以形成第三组空间于介电层之间；填充导电层于第一组空间及第三组空间中。
在本发明一实施方式中，半导体结构的制造方法更包含：在本发明一实施方式中，在填充导电层于第一组空间及第三组空间中之后，形成绝缘结构于沟槽中、存储器结构群及介电层中的最顶层上方。
在本发明一实施方式中，存储器结构群更包含介电结构，且通道层位于介电结构与存储结构层之间，且形成存储器结构群于衬底上方，且穿过绝缘层及介电层更包含：形成具有椭圆形轮廓的凹槽，其中凹槽穿过绝缘层及介电层；形成存储结构层于凹槽中及介电层中的最顶层上方；形成通道层于存储结构层上方；形成介电结构于通道层上方以填充凹槽；以导电插销层替换介电结构的顶部；移除超出凹槽的存储结构层的一部分、导电插销层的一部份及通道层的一部分。
根据本发明上述实施方式，第一存储器结构与第二存储器结构通过绝缘结构而彼此分开，使得单位区域中的存储器密度增加，因此达到更大的存储器储存容量。此外，堆叠于介电层之间的导电层由于具有较低的电阻，因此可帮助提高半导体结构的编程速度及擦除速度。此外，本发明的上述实施方式还提供了一种以导电层替换绝缘层，并同时保留具有与绝缘层相同的材料的记忆储存层的方法，进而简化了半导体结构的制造过程。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图详细说明如下：
图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A及图14A绘示根据本发明一实施方式的半导体结构的制造方法在各步骤的上视图。
图1B、图2B、图3B至图3C、图4B至图4C、图5B至图5C、图6B至图6C、图7B至图7D、图8B至图8F、图9B至图9F、图10B至图10F、图11B至图11F、图12B、图12D至图12F、图13B至图13E及图14B至图14E绘示根据本发明一实施方式的半导体结构的制造方法在各步骤的剖面图。
图12C绘示图12B的局部放大图。
图15A、图16A、图17A、图18A及图19A绘示根据本发明一实施方式的半导体装置的制造方法在各步骤的上视图。
图15B至图15D、图16B至图16D、图17B、图18B及图19B至图19D绘示根据本发明一实施方式的半导体装置的制造方法在各步骤的剖面图。
图20A绘示根据本发明另一实施方式的半导体结构的制造方法在各步骤的上视图。
图20B绘示根据本发明另一实施方式的半导体结构的制造方法在各步骤的剖面图。
图21A绘示根据本发明另一实施方式的半导体装置的制造方法在各步骤的上视图。
图21B至图21C绘示根据本发明另一实施方式的半导体装置的制造方法在各步骤的剖面图。
【附图标记说明】
100、100a：半导体结构
110：衬底
120：绝缘层
121：顶面
123：底面
130：介电层
131：顶面
133：侧壁
140：存储结构层
142：阻挡层
144：记忆储存层
146：隧穿层
150：通道层
152：导电插销层
160：介电结构
170：沟槽
180：第一组空间
190：第二组空间
200：第三组空间
210：保护结构
220：导电层
222：遮蔽层
224：金属层
225：凹部
223：侧壁
230：高介电常数介电层
233：侧壁
240：绝缘结构
241：底面
242：侧壁
244：侧壁
246、248：接触孔
250：隔离层
300：存储器结构群
301：顶面
310：第一存储器结构
320：第二存储器结构
400：凹槽
410：刻蚀空间
420、430：第一接触结构
440、450：第二接触结构
460、470：第三接触结构
500、500a：半导体装置
X、Y：轴
S10、S20、S30、S40、S50、S60、S70、S80、S90、S100、S110、S120、S130、S140、S150、S160、S170、S180、S190、S200、S210：步骤
1B-1B、2B-2B、3B-3B～3C-3C、4B-4B～4C-4C、5B-5B～5C-5C、6B-6B～6C-6C、7B-7B～7D-7D、8B-8B～8F-8F、9B-9B～9F-9F、10B-10B～10F-10F、11B-11B～11F-11F、12B-12B、12D-12D～12F-12F、13B-13B～13E-13E、14B-14B～14E-14E、15B-15B～15D-15D、16B-16B～16D-16D、17B-17B、18B-18B、19B-19B～19D-19D、20B-20B、21B-21B～21C-21C：线段
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
在本发明的实施方式中，提供了一种半导体结构及其制造方法。为简单及清楚起见，将首先在本文中讨论半导体结构的制造方法。此外，为了便于描述，术语「上视图」在本文中可泛指半导体结构的最顶层的剖面图，以突显本发明的技术特征。此外，在依附以下实施方式的附图中，一些次要元件可被省略。
图1A至图1B、图2A至图2B、图3A至图3C、图4A至图4C、图5A至图5C、图6A至图6C、图7A至图7D、图8A至图8F、图9A至图9F、图10A至图10F、图11A至图11F、图12A至图12F、图13A至图13E及图14A至图14E绘示根据本发明一实施方式的半导体结构100的制造方法在各步骤的视图。为简单及清楚起见，半导体结构100下方被覆盖的元件在附图中以实线绘制。
参阅图1A与图1B，其中图1A绘示形成半导体结构100在步骤S10的上视图，图1B绘示图1A中沿线段1B-1B截取的剖面图。在步骤S10中，提供衬底110，并在衬底110上方交错堆叠多个绝缘层120及多个介电层130。在衬底110上方设置堆叠的层后，接着形成凹槽400。凹槽400穿过绝缘层120及介电层130并停止在绝缘层120中的最底层下方。如图1A所示，凹槽400在俯视图中具有椭圆形轮廓，且椭圆形剖面的长轴(较长直径)可长达约150nm。在本发明的一些实施方式中，绝缘层120中的最底层的厚度T可大于绝缘层120中的其他层的厚度。
参阅图2A与图2B，其中图2A绘示形成半导体结构100在步骤S20的上视图，图2B绘示图2A中沿线段2B-2B截取的剖面图。在步骤S20中，共形地形成存储结构层140于凹槽400中及介电层130中的最顶层上方，接着在存储结构层140上方共形地形成通道层150。存储结构层140包含阻挡层142、记忆储存层144及隧穿层146。阻挡层142设置在绝缘层120与介电层130的侧壁上及介电层130中的最顶层上方，记忆储存层144设置在阻挡层142上方，且隧穿层146设置在记忆储存层144上方。在本发明的一些实施方式中，阻挡层142与隧穿层146可由包含氧化硅或其他介电质的材料制成，记忆储存层144可由包含氮化硅或其他能够捕捉电子的材料制成，且通道层150的材料可包含未掺杂的多晶硅(undoped polysilicon)，但并不用以限制本发明。
参阅图3A至图3C，其中图3A绘示形成半导体结构100在步骤S30的上视图，图3B绘示图3A中沿线段3B-3B截取的剖面图，图3C绘示图3A中沿线段3C-3C截取的剖面图。在步骤S30中，介电结构160设置在通道层150上方以填充凹槽400，并形成在介电层130中的最顶层上方。形成在介电层130中的最顶层上方的部分的介电结构160较通道层150的顶面高出高度HD。在本发明的一些实施方式中，介电结构160可由包含氧化硅或其他介电质的材料制成。
参阅图4A至图4C，其中图4A绘示形成半导体结构100在步骤S40的上视图，图4B绘示图4A中沿线段4B-4B截取的剖面图，图4C绘示图4A中沿线段4C-4C截取的剖面图。在步骤S40中，通过选择性刻蚀工艺移除介电结构160的顶部，进而形成如图4A至图4C所绘示的刻蚀空间410。选择性刻蚀工艺可为基于氧化物材料与多晶硅材料之间的刻蚀选择性的差异而执行的湿法刻蚀工艺或干法刻蚀工艺，使得在保留通道层150的同时，移除介电结构160。至于凹槽400中的介电结构160的刻蚀深度，可通过时间控制使选择性刻蚀工艺停止在期望的深度位置。
参阅图5A至图5C，其中图5A绘示形成半导体结构100在步骤S50的上视图，图5B绘示图5A中沿线段5B-5B截取的剖面图，图5C绘示图5A中沿线段5C-5C截取的剖面图。在步骤S50中，接着包含与通道层150相同材料的材料，如掺杂的多晶硅(doped polysilicon)重新填充至刻蚀空间410中，作为导电插销层152，也就是说，以导电插销层152替换介电结构160的顶部，使得导电插销层152位于介电结构160上方。在本发明的一些实施方式中，存储结构层140的顶面上方导电插销层152的高度HC(如图5B所示)可大于在执行选择性刻蚀工艺之前通道层150的顶面上方的介电结构160的高度HD(如图3B所示)，但并不用以限制本发明。
参阅图6A至图6C，其中图6A绘示形成半导体结构100在步骤S60的上视图，图6B绘示图6A中沿线段6B-6B截取的剖面图，图6C绘示图6A中沿线段6C-6C截取的剖面图。在步骤S60中，通过例如化学机械抛光(Chemical-Mechanical Polishing，CMP)工艺的平坦化工艺移除超出凹槽400的部分的存储结构层140、部分的导电插销层152及部分的通道层150，使得介电层130中的最顶层的顶面131暴露出来。在执行平坦化工艺之后，包含存储结构层140、通道层150、导电插销层152及介电结构160的存储器结构群300形成于衬底110上方，并穿过绝缘层120及介电层130(如图6A至6B图所示)。在本发明的一些实施方式中，存储器结构群300的顶面301与介电层130中的最顶层的顶面131大致齐平。
参阅图7A至图7D，其中图7A绘示形成半导体结构100在步骤S70的上视图，图7B绘示图7A中沿线段7B-7B截取的剖面图，图7C绘示图7A中沿线段7C-7C截取的剖面图，图7D绘示图7A中沿线段7D-7D截取的剖面图。在步骤S70中，通过刻蚀工艺移除部分的介电层130、部分的绝缘层120、部分的通道层150、部分的导电插销层152及部分的介电结构160以形成沟槽170。如图7A所示，在形成沟槽170之后，存储器结构群300被分为第一存储器结构310与第二存储器结构320，使得部分的绝缘层120、部分的介电层130、部分的存储结构层140(包含阻挡层142、记忆储存层144及隧穿层146)、部分的通道层150、部分的导电插销层152及部分的介电结构160从沟槽170暴露出来。如此一来，对应于第一存储器结构310的存储结构层140、通道层150及介电结构160分别与对应于第二存储器结构320的存储结构层140、通道层150及介电结构160于沟槽170的底部相连。在本实施方式中，第一存储器结构310与第二存储器结构320具有相同的曲率半径，但并不用以限制本发明。在其他实施方式中，第一存储器结构310与第二存储器结构320可具有不同的曲率半径。
如图7A至图7C所示，刻蚀工艺停止于绝缘层120中的最底层的顶面121与底面123之间的刻蚀停止线L所标示处，使得介电结构160从沟槽170的底部暴露出来，且对应于第一存储器结构310的存储结构层140、通道层150及介电结构160分别与对应于第二存储器结构320的存储结构层140、通道层150及介电结构160相连。在一些实施方式中，如前文于图1B中所提及的，绝缘层120中的最底层具有较大的厚度，进而提供额外的刻蚀弹性，使得刻蚀工艺可通过时间控制及时停止于刻蚀停止线L所标示处。在本发明的一些实施方式中，刻蚀工艺可为等离子刻蚀工艺(Plasma Etching Process)。此外，第一存储器结构310与第二存储器结构320具有彼此互补的C型剖面，且第一存储器结构310与第二存储器结构320相对于沟槽170双向对称。
参阅图8A至图8F，其中图8A绘示形成半导体结构100在步骤S80的上视图，图8B绘示图8A中沿线段8B-8B截取的剖面图，图8C绘示图8A中沿线段8C-8C截取的剖面图，图8D绘示图8A中沿线段8D-8D截取的剖面图，图8E绘示图8A中沿线段8E-8E截取的剖面图，图8F绘示图8E中沿线段8F-8F截取的剖面图。在步骤S80中，通过选择性刻蚀工艺移除从沟槽170暴露的部分的绝缘层120及从沟槽170暴露的部分的记忆储存层144，以分别形成第一组空间180及第二组空间190(如图8E至图8F所示)，进而导致在沟槽170附近的存储器结构群300(包含第一存储器结构310与第二存储器结构320)的部分(如图8E所示)与稍微远离沟槽170的存储器结构群300的部分(如图8D所示)之间产生结构上的差异。举例来说，如图8D所示，绝缘层120保留在介电层130之间，且记忆储存层144也保留在阻挡层142与隧穿层146之间；相对地，如图8E所示，绝缘层120及记忆储存层144被移除，以分别形成第一组空间180于介电层130之间及形成第二组空间190于阻挡层142与隧穿层146之间。
如图8A及图8F所示，第一组空间180也形成于绝缘层120与沟槽170之间。此外，第二组空间190分别形成于第一存储器结构310及第二存储器结构320的边缘上，且形成于沟槽170与记忆储存层144之间。举例来说，选择性刻蚀工艺是基于氮化物材料、氧化物材料与多晶硅材料之间的刻蚀选择性的差异来执行，使得绝缘层120的暴露部分及记忆储存层144的暴露部分在被移除的同时，阻挡层142、隧穿层146、通道层150及介电结构160保留下来。在本发明的一些实施方式中，第一组空间180的刻蚀深度DF与第二组空间190的刻蚀深度DS大致相同，且刻蚀深度DF、DS可深达约100埃
Figure BDA0002057379440000101
，但并不用以限制本发明。
参阅图9A至图9F，其中图9A绘示形成半导体结构100在步骤S90的上视图，图9B绘示图9A中沿线段9B-9B截取的剖面图，图9C绘示图9A中沿线段9C-9C截取的剖面图，图9D绘示图9A中沿线段9D-9D截取的剖面图，图9E绘示图9A中沿线段9E-9E截取的剖面图，图9F绘示图9E中沿线段9F-9F截取的剖面图。在步骤S90中，在通过选择性刻蚀工艺移除绝缘层120的暴露部分及记忆储存层144的暴露部分之后，沉积保护结构210于第一存储器结构310、第二存储器结构320及介电层130中的最顶层上方以及沟槽170中。保护结构210也填充于第一组空间180与第二组空间190中，如图9E及图9F所示。由于第一组空间180的宽度WF大于第二组空间190的宽度WS，因此第一组空间180可能不被保护结构210完全填充，而第二组空间190被保护结构210完全填充。换句话说，如图9F所示，在第一组空间180中的保护结构210可被视为设置在阻挡层142及绝缘层120的侧壁上的薄层。在本发明的一些实施方式中，保护结构210可由包含氧化硅或其他介电质的材料制成，但并不用以限制本发明。
与前文所讨论的步骤S80类似，在沟槽170附近的存储器结构群300(包含第一存储器结构310与第二存储器结构320)的部分(如图9E所示)与稍微远离沟槽170的存储器结构群300的部分(如图9D所示)之间具有结构上的差异。也就是说，如图9D所示，绝缘层120保留在介电层130之间，且记忆储存层144也保留在阻挡层142与隧穿层146之间；相对地，如图9E所示，保护结构210形成于位在介电层130之间的第一组空间180(如图8E所示)中及形成于位在阻挡层142与隧穿层146之间的第二组空间190(如图8E所示)中。
参阅图10A至图10F，其中图10A绘示形成半导体结构100在步骤S100的上视图，图10B绘示图10A中沿线段10B-10B截取的剖面图，图10C绘示图10A中沿线段10C-10C截取的剖面图，图10D绘示图10A中沿线段10D-10D截取的剖面图，图10E绘示图10A中沿线段10E-10E截取的剖面图，图10F绘示图10E中沿线段10F-10F截取的剖面图。在步骤S100中，通过选择性刻蚀工艺移除位于第一存储器结构310、第二存储器结构320及介电层130中的最顶层上方以及沟槽170中的保护结构210。此外，通过执行选择性刻蚀工艺，第一组空间180中的保护结构210也被完全移除，而第二组空间190中的保护结构210则被部分地移除，如图10E至图10F所示。在一些实施方式中，当绝缘层120从第一组空间180暴露出来时，刻蚀工艺即停止。由于第一组空间180中的保护结构210的深度小于第二组空间190中的保护结构210的深度，因此当刻蚀工艺停止时，保护结构210仍部分地保留在第二组空间190中。此外，由于介电结构160、阻挡层142及隧穿层146也可由包含氧化硅或其他介电质的材料制成，因此此步骤中的刻蚀工艺也可执行于介电结构160、阻挡层142及隧穿层146，使得部分的介电结构160、部分的阻挡层142及部分的隧穿层146被移除，如图10F所示。
如此一来，如图10A及图10F所示，保护结构210分别位于第一存储器结构310及第二存储器结构320的边缘上，且位于阻挡层142与隧穿层146之间。换句话说，保护结构210位于记忆储存层144与沟槽170之间，且位于记忆储存层144的相对两端，并邻接记忆储存层144。更详细来说，由于第二组空间190形成于阻挡层142及隧穿层146之间，因此可将第二组空间190视为凹部，凹部位于存储结构层140的相对两端，且保护结构210分别设置于凹部中。
参阅图11A至图11F，其中图11A绘示形成半导体结构100在步骤S110的上视图，图11B绘示图11A中沿线段11B-11B截取的剖面图，图11C绘示图11A中沿线段11C-11C截取的剖面图，图11D绘示图11A中沿线段11D-11D截取的剖面图，图11E绘示图11A中沿线段11E-11E截取的剖面图，图11F绘示图11E中沿线段11F-11F截取的剖面图。在步骤S110中，接着通过选择性刻蚀工艺移除介电层130之间的绝缘层120，以形成如图11D至图11F所示的第三组空间200。其中，第一组空间180与第三组空间200皆位于介电层130之间。在本发明的一些实施方式中，选择性刻蚀工艺可为在热磷酸中移除包含氮化硅的材料的绝缘层120的化学刻蚀工艺。由于包含氮化硅的材料的记忆储存层144受到保护结构210的保护(如图11F所示)，因此记忆储存层144在刻蚀工艺期间不被移除。如此一来，记忆储存层144与保护结构210可保留于阻挡层142与隧穿层146之间，如图11A及图11F所示。
参阅图12A至图12F，其中图12A绘示形成半导体结构100在步骤S120的上视图，图12B绘示图12A中沿线段12B-12B截取的剖面图，图12C绘示图12A中沿线段12C-12C截取的剖面图，图12D绘示图12A中沿线段12D-12D截取的剖面图，图12E绘示图12A中沿线段12E-12E截取的剖面图，图12F绘示图12A中沿线段12F-12F截取的剖面图。在步骤S120中，在通过选择性刻蚀工艺移除绝缘层120之后，设置导电层220于半导体结构100的顶面上方及介电层130之间。举例来说，设置导电层220于第一存储器结构310、第二存储器结构320及介电层130中的最顶层上方以及沟槽170中。如图12B至图12F所示，导电层220也设置在位于介电层130之间的第一组空间180(如图11E所示)与第三组空间200(如图11D所示)中，如此一来，便以导电层220替换绝缘层120。如图12C所示，每个导电层220包含设置于每个介电层130上的遮蔽层222及设置在遮蔽层222上的金属层224。可通过化学气相沉积(Chemical VaporDeposition，CVD)工艺设置导电层220。在本发明的一些实施方式中，遮蔽层222可由包含氮化钛的材料制成，且金属层224可由包含钨或其他金属的材料制成，但并不用以限制本发明。
在本发明的上述实施方式中，半导体结构100的制造方法提供了以导电层220替换绝缘层120，并同时保留由包含与绝缘层120相同的材料的记忆储存层144的方法，进而简化了制造过程。
在本发明的一些实施方式中，设置高介电常数(高k)介电层230于第一存储器结构310、第二存储器结构320及介电层130中的最顶层上方、沟槽170中及介电层130与遮蔽层222之间，如图12C所示。举例来说，可在设置导电层220之前设置高介电常数介电层230。此外，高介电常数介电层230可由包含氧化铝或其他介电质的材料制成。
图13A至图13E，其中图13A绘示形成半导体结构100在步骤S130的上视图，图13B绘示图13A中沿线段13B-13B截取的剖面图，图13C绘示图13A中沿线段13C-13C截取的剖面图，图13D绘示图13A中沿线段13D-13D截取的剖面图，图13E绘示图13A中沿线段13E-13E截取的剖面图。在步骤S130中，通过选择性刻蚀工艺移除位于第一存储器结构310、第二存储器结构320、介电层130中的最顶层上方及沟槽170中的高介电常数介电层230及导电层220，使得第一存储器结构310及第二存储器结构320从沟槽170暴露出来。在本发明的一些实施方式中，如图13C所示，导电层220与高介电常数介电层230的侧壁223可不与介电层130的侧壁133对齐；相反地，导电层220与高介电常数介电层230的侧壁233被刻蚀至更深的深度，以在介电层130之间形成凹部225。此确保设置于沟槽170中的导电层220及高介电常数介电层230通过选择性刻蚀工艺被完全移除。
参阅图14A至图14E，其中图14A绘示形成半导体结构100在步骤S140的上视图，图14B绘示图14A中沿线段14B-14B截取的剖面图，图14C绘示图14A中沿线段14C-14C截取的剖面图，图14D绘示图14A中沿线段14D-14D截取的剖面图，图14E绘示图14A中沿线段14E-14E截取的剖面图。在步骤S140中，接着将绝缘结构240填充于沟槽170中并设置于第一存储器结构310、第二存储器结构320及介电层130中的最顶层上方。绝缘结构240具有T型垂直剖面，如图14B至图14C所示。也就是说，绝缘结构240具有插入在第一存储器结构310与第二存储器结构320之间的第一部分及在半导体结构100上方的第二部分。在设置绝缘结构240之后，即产生了具有U型垂直剖面的存储器结构群300(包含第一存储器结构310及第二存储器结构320)的半导体结构100。如图14A至图14B所示。在本发明的一些实施方式中，对应于第一存储器结构310的存储结构层140、通道层150及介电结构160分别与对应于第二存储器结构320的存储结构层140、通道层150及介电结构160于绝缘结构240的底面241相连。在本发明的一些其他实施方式中，层间介电(Interlayer Dielectric，ILD)层(未于图中绘示出)可进一步设置于绝缘结构240的顶面上方，使得半导体结构100的顶面的平坦化得以完成。层间介电层可由包含氧化硅或其他介电质的材料制成，但并不用以限制本发明。
在本发明上述实施方式中，所制造出的半导体结构100包含衬底110、导电层220、介电层130、绝缘结构240、第一存储器结构310及第二存储器结构320。导电层220及介电层130交错堆叠于衬底110上方。绝缘结构240设置于衬底110上方，且穿过导电层220及介电层130。第一存储器结构310及第二存储器结构320结构设置于衬底110上方，且穿过导电层220及介电层130，且位于绝缘结构240的相对侧壁242、244。此外，第一存储器结构310及第二存储器结构320分别具有各自的曲率半径。第一存储器结构310及第二存储器结构320各自包含存储结构层140、通道层150、介电结构160及保护结构210。存储结构层140包含记忆储存层144。通道层150设置于存储结构层140与绝缘结构240之间。介电结构160设置于通道层150与绝缘结构240之间，其中部分的通道层150设置于介电结构160的顶面上方。保护结构210设置于记忆储存层144与绝缘结构240的相对侧壁242、244之间，且位于记忆储存层144的两端，其中保护结构210的刻蚀选择性与记忆储存层144的刻蚀选择性不同。
由于半导体结构100的第一存储器结构310与第二存储器结构320通过绝缘结构240而彼此分开，使得单位区域中的存储器密度增加，因此达到更大的存储器储存容量。此外，堆叠于介电层130之间的导电层220由于具有较低的电阻，因此可帮助提高半导体结构100的编程速度及擦除速度。
已叙述过的元件连接关系、材料与功效将不再重复赘述，合先叙明。在以下叙述中，将进一步说明通过对所制造的半导体结构100进行加工以提供半导体装置500的细节。
参阅图15A至图15D，其中图15A绘示形成半导体装置500在步骤S150的上视图，图15B绘示图15A中沿线段15B-15B截取的剖面图，图15C绘示图15A中沿线段15C-15C截取的剖面图，图15D绘示图15A中沿线段15D-15D截取的剖面图。在步骤S150中，在提供半导体结构100之后，接着形成两个接触孔246、248在位于存储器结构群300上方的绝缘结构240中，使得对应于第一存储器结构310的部分的通道层150及部分的导电插销层152与对应于第二存储器结构320的部分的通道层150及部分的导电插销层152分别从接触孔246及接触孔248暴露出来。接着，在两个接触孔246、248中分别形成两个第一接触结构420、430，且分别电性连接至第一存储器结构310的通道层150与导电插销层152及第二存储器结构320的通道层150与导电插销层152。
参阅图16A至图16D，其中图16A绘示形成半导体装置500在步骤S160的上视图，图16B绘示图16A中沿线段16B-16B截取的剖面图，图16C绘示图16A中沿线段16C-16C截取的剖面图，图16D绘示图16A中沿线段16D-16D截取的剖面图。在步骤S160中，在绝缘结构240上方进一步形成隔离层250，接着在隔离层250中形成两个第二接触结构440、450，并分别电性连接至两个第一接触结构420、430。
参阅图17A与图17B图，其中图17A绘示形成半导体装置500在步骤S170的上视图，图17B图绘示图17A中沿线段17B-17B截取的剖面图。在步骤S170中，多个半导体结构100沿Y轴彼此平行排列。换句话说，半导体结构100中的绝缘结构240可沿Y轴连续地形成。此外，半导体结构100可沿X轴彼此交错排列。
参阅图18A与图18B，其中图18A绘示形成半导体装置500在步骤S180的上视图，图18B绘示图18A中沿线段18B-18B截取的剖面图。在步骤S180中，接着可形成如共源极线(Common Source Line，CSL)的信号线以电性连接至形成于相邻半导体结构100上方的第二接触结构440，且共源极线平行于连续形成的绝缘结构240。
参阅图19A至图19D，其中图19A绘示形成半导体装置500在步骤S190的上视图，图19B绘示图19A中沿线段19B-19B截取的剖面图，图19C绘示图19A中沿线段19C-19C截取的剖面图，图19D绘示图19A中沿线段19D-19D截取的剖面图。在步骤S190中，第三接触结构460接着电性连接至第二接触结构440/450，且电性连接至第三接触结构460的第二接触结构440/450并未电性连接至共源极线。接着，可在共源极线上方形成位线(Bit Line，BL，亦即信号线)，并将位线电性连接至第三接触结构460。位线通常与共源极线及连续的绝缘结构240呈现正交。在形成位线之后，即得到了半导体装置500。
在本发明的上述实施方式中，如图19D所示，当半导体装置500用于三维(3D)存储器装置时，位于绝缘结构240的相对两侧壁242、244上的导电层220中的最顶层可分别作为接地选择线(Ground Select Line，GSL)及串选择线(String Select Line，SSL)，且半导体装置500例如为垂直通道型存储器装置。
在以下叙述中，提供了本发明另一实施方式的半导体结构100a。图20A至图20B绘示根据本发明另一实施方式的半导体结构100a。
参阅图20A与图20B，其中图20A绘示形成半导体结构100a在步骤S200的上视图，图20B绘示图20A中沿线段20B-20B截取的剖面图。相较于图14A至图14E中的半导体结构100，半导体结构100a包含不具有U型垂直剖面的存储器结构群300。在本实施方式中，对应于第一存储器结构310的存储结构层140、通道层150及介电结构160分别与对应于第二存储器结构320的存储结构层140、通道层150及介电结构160通过绝缘结构240分开，且通道层150各自与衬底110接触。举例来说，通道层150各自电性连接至配置于衬底110上方的电路。
为了得到如图20A至图20B所示的半导体结构100a，进一步提供了一种制造方法。此处的制造方法与上述制造方法大致上相同，但在形成图1A与图1B所示的凹槽400及图7A与图7B所示的沟槽170时具有一些差异。详细来说，此处的制造方法的一个差异步骤在于在凹槽400中形成存储结构层140之后，将凹槽400延伸穿过存储结构层140，使得部分的衬底110从凹槽400的底部暴露出来。接着，在存储结构层140与衬底110的暴露部分上方形成通道层150。后续步骤参照上述实施方式中所提到的制造方法。另一个差异在于形成沟槽170穿过绝缘层120、介电层130及存储器结构群300时的步骤。此处形成沟槽170的方式为移除部分的绝缘层120、部分的介电层130、部分的通道层150、部分的导电插销层152及部分的介电结构160，使得对应于第一存储器结构310的存储结构层140、通道层150、导电插销层152及介电结构160分别与对应于第二存储器结构320的存储结构层140、通道层150、导电插销层152及介电结构160通过沟槽170及随后设置的绝缘结构240而彼此分开。通道层150各自与衬底110接触，使得通道层150各自电性连接至配置于衬底110上方的电路。
已叙述过的元件连接关系、材料与功效将不再重复赘述，合先叙明。在以下叙述中，将进一步说明通过对所制造的半导体结构100a进行加工以提供半导体装置500a的细节。
参阅图21A至图21C，其中图21A绘示形成半导体装置500a在步骤S210的上视图，图21B绘示图21A中沿线段21B-21B截取的剖面图，图21C绘示图21A中沿线段21C-21C截取的剖面图。相较于图19A至图19D所示的半导体装置500，在半导体结构100a的两个第二接触结构440、450上方并未形成共源极线；相反地，在第二接触结构440、450上方分别形成两个第三接触结构460、470。此外，对应于第一存储器结构310的第一接触结构420，第二接触结构440及第三接触结构460分别与对应于第二存储器结构320的第一接触结构430、第二接触结构450及第三接触结构470交错排列。位线形成在半导体装置500a上方以形成第一组位线(BL1)及第二组位线(BL2)。第一组位线电性连接至设置于第一存储器结构310上方的第三接触结构460，而第二组位线电性连接至设置于第二存储器结构320上方的第三接触结构470。
在本发明的上述实施方式中，当半导体装置500a用于三维(3D)存储器装置时，衬底110可作为底部源极，而导电层220中的最底层例如为接地选择线(GSL)，而导电层220中的最顶层例如为串选择线(SSL)，且半导体装置500a例如为垂直通道型存储器装置。此外，由于双向对称排列的第一存储器结构310与第二存储器结构320分别连接至不同的位线(BL1及BL2，亦即信号线)，因此存储器密度增加，且由于不同的垂直存储器结构可选择不同位线以同时处理不同的编程/擦除操作，因此可进一步提高处理速度。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视随附的权利要求的范围所界定的为准。

Claims (10)

1.一种半导体结构，包含：
一衬底；
多个导电层及多个介电层，交错堆叠于该衬底上方；
一绝缘结构，设置于该衬底上方，且穿过这些导电层及这些介电层；以及
一第一存储器结构及一第二存储器结构，分别具有一曲率半径，且穿过这些导电层及这些介电层，且位于该绝缘结构的相对侧壁，其中该第一存储器结构及该第二存储器结构各自包含：
一存储结构层，包含一记忆储存层；
一通道层，设置于该存储结构层与该绝缘结构之间；以及
至少两保护结构，设置于该记忆储存层的两端，其中该至少两保护结构的刻蚀选择性与该记忆储存层的刻蚀选择性不同。
2.根据权利要求1所述的半导体结构，其中该存储结构层更包含一阻挡层及一隧穿层，且该阻挡层设置于这些导电层及这些介电层的多个侧壁，且该记忆储存层设置于该阻挡层与该隧穿层之间，且该至少两保护结构设置于该阻挡层与该隧穿层之间，且邻接该记忆储存层。
3.根据权利要求1所述的半导体结构，其中该第一存储器结构及该第二存储器结构各自更包含一介电结构及一导电插销层，且该介电结构设置于该通道层与该绝缘结构之间，且该导电插销层设置于该介电结构上方。
4.根据权利要求1所述的半导体结构，其中该第一存储器结构的该存储结构层及该通道层分别与对应于该第二存储器结构的该存储结构层及该通道层于该绝缘结构的一底面相连。
5.根据权利要求1所述的半导体结构，其中该第一存储器结构的该存储结构层及该通道层分别与对应于该第二存储器结构的该存储结构层及该通道层通过该绝缘结构分开。
6.根据权利要求1所述的半导体结构，更包含：
两接触结构，分别电性连接至该第一存储器结构及该第二存储器结构。
7.一种半导体结构的制造方法，包含：
形成多个绝缘层及多个介电层交错堆叠于一衬底上方；
形成一存储器结构群于该衬底上方，且穿过这些绝缘层及这些介电层，其中该存储器结构群包含一通道层、一导电插销层及包含一记忆储存层的一存储结构层；
形成一沟槽穿过这些绝缘层、这些介电层及该存储器结构群，使得该存储器结构群分为一第一存储器结构及一第二存储器结构，且这些绝缘层的多个部分及该记忆储存层的多个部分由该沟槽暴露出来；
移除这些绝缘层的这些暴露部分及该记忆储存层的这些暴露部分，以分别形成一第一组空间及一第二组空间；
填充多个保护结构于该第一组空间及该第二组空间中；
移除这些保护结构的多个部分，使得这些绝缘层从该第一组空间暴露出来；以及
以多个导电层替换这些绝缘层。
8.根据权利要求7所述的半导体结构的制造方法，其中，以这些导电层替换这些绝缘层包含：
在这些绝缘层暴露出来之后，移除这些绝缘层以形成一第三组空间于这些介电层之间；以及
填充这些导电层于该第一组空间及该第三组空间中。
9.根据权利要求8所述半导体结构的制造方法，更包含：
在填充这些导电层于该第一组空间及该第三组空间中之后，形成一绝缘结构于该沟槽中、该存储器结构群及这些介电层中的一最顶层上方。
10.根据权利要求7所述的半导体结构的制造方法，其中该存储器结构群更包含一介电结构，且该通道层位于该介电结构与该存储结构层之间，且形成该存储器结构群于该衬底上方，且穿过这些绝缘层及这些介电层更包含：
形成具有椭圆形轮廓的一凹槽，其中该凹槽穿过这些绝缘层及这些介电层；
形成该存储结构层于该凹槽中及这些介电层中的一最顶层上方；
形成该通道层于该存储结构层上方；
形成该介电结构于该通道层上方以填充该凹槽；
以该导电插销层替换该介电结构的一顶部；以及
移除超出该凹槽的该存储结构层的一部分、该导电插销层的一部份及该通道层的一部分。
CN201910395924.9A 2019-04-18 2019-05-13 半导体结构及其制造方法 Pending CN111834372A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/387,650 2019-04-18
US16/387,650 US10811427B1 (en) 2019-04-18 2019-04-18 Semiconductor structure and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN111834372A true CN111834372A (zh) 2020-10-27

Family

ID=72830864

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910395924.9A Pending CN111834372A (zh) 2019-04-18 2019-05-13 半导体结构及其制造方法

Country Status (2)

Country Link
US (1) US10811427B1 (zh)
CN (1) CN111834372A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11903214B2 (en) * 2020-07-16 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional ferroelectric random access memory devices and methods of forming

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090123477A (ko) * 2008-05-28 2009-12-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 제조 방법
US20120231593A1 (en) * 2011-03-07 2012-09-13 Han-Soo Joo Method for fabricating 3d-nonvolatile memory device
CN107293549A (zh) * 2016-03-30 2017-10-24 旺宏电子股份有限公司 半导体结构及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279403B2 (ja) 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101527192B1 (ko) * 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
US8299562B2 (en) 2011-03-28 2012-10-30 Nanya Technology Corporation Isolation structure and device structure including the same
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
TWI541984B (zh) 2015-04-17 2016-07-11 旺宏電子股份有限公司 半導體結構及其製造方法
TWI627733B (zh) 2015-07-24 2018-06-21 旺宏電子股份有限公司 記憶體元件及其製作方法
TWI591806B (zh) 2016-04-12 2017-07-11 旺宏電子股份有限公司 記憶體結構及其製造方法
CN106340521B (zh) 2016-09-30 2018-06-12 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
WO2018161846A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Joint openning structures of three-dimensional memory devices and methods for forming the same
US10629608B2 (en) * 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090123477A (ko) * 2008-05-28 2009-12-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 제조 방법
US20120231593A1 (en) * 2011-03-07 2012-09-13 Han-Soo Joo Method for fabricating 3d-nonvolatile memory device
CN107293549A (zh) * 2016-03-30 2017-10-24 旺宏电子股份有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
US10811427B1 (en) 2020-10-20
US20200335510A1 (en) 2020-10-22

Similar Documents

Publication Publication Date Title
KR102630510B1 (ko) 반도체 메모리 장치 및 이의 제조 방법
US6991980B2 (en) Methods of manufacturing multi-layer integrated circuit capacitor electrodes
US7115935B2 (en) Embedded DRAM for metal-insulator-metal (MIM) capacitor structure
TWI681548B (zh) 立體記憶體元件及其製作方法
US10475661B2 (en) Semiconductor device including a capacitor structure and method for manufacturing the same
US10644099B1 (en) Three-dimensional (3D) metal-insulator-metal capacitor (MIMCAP) and method
US5661061A (en) Process for fabricating a semiconductor integrated circuit device having the multi-layered fin structure
US20170148677A1 (en) Semiconductor memory device and method of fabricating the same
TWI625845B (zh) 半導體結構及其製造方法
TW201901935A (zh) 積體電路元件及其製造方法
CN111554689B (zh) 立体存储器元件及其制作方法
TWI553776B (zh) 3d陣列的大馬士革導體
KR102667796B1 (ko) 반도체 소자 및 그의 제조방법
TWI541984B (zh) 半導體結構及其製造方法
US9418939B2 (en) Contact structure for NAND based non-volatile memory device and a method of manufacture
CN111834372A (zh) 半导体结构及其制造方法
TWI681550B (zh) 立體記憶體元件及其製作方法
TWI685091B (zh) 半導體結構及其製造方法
TWI546895B (zh) 半導體結構及其製造方法
US20250098162A1 (en) Memory device and method of forming the same
US12426244B2 (en) Semiconductor memory device
US8598677B2 (en) Semiconductor device including metal lines
KR100439038B1 (ko) 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
TWI497650B (zh) 記憶體及其製造方法
KR20220162019A (ko) 반도체 메모리 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20201027