CN1117672A

CN1117672A - Pll频率合成器

Info

Publication number: CN1117672A
Application number: CN95105794.4A
Authority: CN
Inventors: 尾坂昌彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-05-09
Filing date: 1995-05-09
Publication date: 1996-02-28
Anticipated expiration: 2015-05-09
Also published as: EP0682413B1; JP2616582B2; DE69501752D1; US5661440A; JPH07303042A; EP0682413A1; DE69501752T2; AU1791295A; CN1068740C; CA2148896A1; AU693863B2

Abstract

在转换一电压控制振荡器输出信号的频率的情况下，一算术运算单元向一可变分频器输出一可使电压控制振荡器输出一在转换前和转换后频率之间具有预定频率范围的信号的频率约数并且随后当由通过一计数器和一寄存器所检测的电压控制振荡器的输出信号的频率达到一预先存贮在一存储电路中的一频率时输出到该可变分频器的频率约数被改变到一能使该电压控制振荡器输出一具有转换后的频率的信号的频率约数。

Description

PLL频率合成器

本发明涉及一种PLL频率合成器，特别是涉及一种用于高速转换频率的PLL频率合成器。

一锁相环(PLL)频率合成器被用于在一无线电装置中的发射机和/或接收机，用它来达到产生一所希望频率的目的。该PLL频率合成器由一基准振荡器、一电压控制振荡器(VCO)、一相位比较器和一低通滤波器LPF所组成。该相位比较器检测在基准振荡器的一输出频率和VCO的一输出频率之间的一相位差。与这个相位差有关的一信号通过该LPF作为一控制电压被送到该电压控制振荡器。与这种类型的PLL频率合成器被用于诸如移动通信中时，希望具有高速频率转换的性能。例如在已公开的日本专利申请NO214925/1991(JP-A-03-214925)中披露了一种用于高速转换频率的PLL频率合成器。在该PLL频率合成器中，一开关与LPS相并联用作一环路滤波器。在该频率转换操作中与该频率锁定开始时该开关被接通并且该LPF的输入/输出被短路，因而与该相位差相关的控制电压被提供给该VCO而不提供给该LPF。

然而，在该PLL频率合成器中，与该开关断开时，该环路的响应特性变得不稳定或产生转换噪音。进而，由于在该环路滤波器中已被充电的电压和用来产生一所希望频率的控制电压不同，因而提供给该VCO的控制电压出现起伏现象。

对于该VCO来说，由于在该控制电压中通常会呈现一小的变化，具有高调制灵敏的VCO其振荡频率也有大的变化。当出现如上所述产生的噪音或控制电压的起伏时，即使它接近于一所希望的频率该振荡频率也会出现波动。用来锁定该频率的时间因此也会延长。

另外，常规的PLL频率合成器是反复超越该振荡频率去锁定该频率而将该振荡频率稳定在一所希望的频率。因而，存在有这种超越延长了该频率锁定时间的问题。

本发明的目的是要提供一种PLL频率合成器，这种PLL频率合成器即使是该PLL频率合成器在高速转换频时也不会产生由于该开关的转换而出现的噪音或该控制电压的起伏。

本发明的另一目的是要提供一种PLL频率合成器，这种PLL频率合成器即使是该PLL频率合成器在高速转换频率时也能够进行稳定的频率锁定操作。

本发明还有另外一目的是要提供一种PLL频率合成器，这种PLL频率合成器与该PLL频率合成器在高速转换频率时可抑制该振荡频率的超越。

本发明的再一个目的是要提供一种可高速转换频率的PLL频率合成器。

根据本发明的PLL频率合成器包括有：一电压控制振荡器，用来输出具有相应于控制电压的振荡频率的一振荡信号；一第一可变分频器，用来对该振荡信号的振荡频率分频以提供一被分频的第一分频信号；一基准频率振荡器，用来发送一具有基准频率的基准信号；一固定分频器，用来使用一予定的频率约数对该基准信号的频率分频以提供一被分频的第二分频信号；一相位比较器，用来将第一分频信号与第二分频信号进行比较以检测一相位差并提供一与该相位差相应的相位差电压；一环路滤波器，用来将该相位差电压变换为控制电压；和一控制电路，用来当改变该振荡频率时首先振荡出一基本上等于所希望频率的频率，然后用这种方式控制该电压控制振荡器以振荡出该所希望的频率。

最好是当改变该振荡频率时，该控制电路可向第一可变分频器指明一第一频率约数，并且与该频率达到一予定频率时向第一可变分频器指出一相应于所希望频率的第二频率约数。

另外，最好该控制电路包括：一频率检测器，用来检测该振荡信号的频率；和一控制器，用来向该第一可变分频器指明一用来在该电压控制振荡器转换该振荡频率之前的一振荡频率和该电压控制振荡器转换该振荡频率之后的一振荡频率之间振荡出一予定频率的第一频率约数，并且当由频率检测器所检测的频率达到该予定频率时按照在转换后产生振荡频率方式向第一可变分频器指明第二频率约数。

当该第一振荡频率被变换到第二振荡频率时，该控制电路可向第一可变分频器提供一可使该电压控制振荡器振荡出在第一振荡频率和第二振荡频率之间的第三振荡频率的第一频率约数，并且当该电压控制振荡器的振荡频率首先通过并远离第二振荡频率时提供能振荡出第二振荡频率的第二频率约数。

根据本发明，当改变该振荡频率时，该可变分频器的频率约数首先按这样一种方式进行控制，即所振荡出的频率与所希望频率略有差别，并且当该振荡频率接近所希望的频率时，该频率约数变为能振荡出所希望频率的的频率约数，这样执行的结果能在抑制超越的同时能快速和稳定频率改变。

本发明的这些和其它的目的、特征以及优点通过下面结合附图所作的详细说明将变得更为明显，在附图中：

图1示出了一种常规的PLL频率合成器的结构方框图；

图2示出了根据本发明的一最佳实施例的结构方框图；

图3示出了根据本发明的一PLL频率合成器的输出频率的波形；

图4示出了在图2中所示的一算术运算单元的操作流程图；

图5示出了根据本发明的另一实施例的一结构方框图；

图6示出了根据本发明的又一实施例的一结构方框图；

图7示出了根据本发明的进一步的一实施例的结构方框图。

在这些图中，相同的标号表示相同的结构单元。

为了更易于对本发明的理解，首先结合图1对一常规的PLL频率合成器予以说明。

为了便于说明起见，在图1中所示的PLL频率合成器是上述日本公开的专利申请NO.214925/1991的简化结构图。

在图1中，该PLL频率合成器包括一锁相环(PLL)电路27、一模拟开关28和一相位差检测电路29。该PLL电路27由一基准频率振荡器21、一相位比较器22、一电压控制振荡器(VCO)23、一环滤波器24、一固定分频器25、和一可变分频器26所构成。

该VCO23根据一控制电压101来控制一输出信号102的一频率。该可变分频器26对VCO23的输出信号102的一频率进行分频并将一第一分频信号107送至相位比较器22。该基准频率振荡器21输出一具有基准频率的基准信号103。该固定分频器25对该基准信号103的一频率分频并将一第二分频信号108送至相位比较器22。该相位比较器22将第一分频信号107的一相位与第二分频信号108的一相位进行比较并提供一与一相位差相关的控制电压104。环路滤波器24具有一平滑该控制电压104的电容并提供一稳定的控制电压101。相位差检测电路29提供一响应于来自相位比较器22表示相位差的相位差信号105的开关控制信号106。当该相位差超过一予定值时该相位差检测电路29的这种控制使得该模拟开关28闭合。之后，当该相位差低于该予定值时，该相位差检测电路29的这种控制使得该模拟开关断开。该模拟开关28与环路滤波器24并联并且根据该开关控制信号106而接通/断开。

在该PLL频率合成器中，当由相位差信号105所表明的相位差低于一予定值时，该模拟开关28断开。此时，该环路的响应特性变得不稳定。还会产生转换噪声。另外，由于在该环路滤波器24中的电压与控制电压104不同，因而提供到VCO23的控制电压101产生波动。

因此，虽然该振荡频率接近于一所希望的频率，但由于控制电压101的波动而使该频率锁定时间延长。

而且，由于该振荡频率的超越的重现而延长了该频率锁定时间。

对于本发明的描述将结合图2至6进行。

图2示出了根据本发明的一最佳实施例的方框图。

根据本发明的该PLL频率合成器是由一PLL电路7和一控制电路16所构成。该PLL电路7包括：一基准频率振荡器1；一固定分频器2；一相位比较器3；一环路滤波器4；一电压控制振荡器5；和一可变分频器6。该控制电路16包括：一计数器9；一寄存器10；一数据比较器11；一存储器12；和一控制器13。

该VCO5向可变分频器6提供一具有相应于控制电压201的振荡频率的振荡信号202。该可变分频器6根据第一控制信号207对振荡信号202的一频率分频并且向相位比较器3提供一第一分频信号203。该基准频率振荡器1向固定分频器2提供一具有基准频率的基准信号204。固定分频器2对具有一予定分频比的基准信号204的一频率进行分频并向相位比较器3提供第二分频信号205。该相位比较器3将第一分频信号203的相位与第二分频信号205的相位进行比较，并且向环路滤波器4提供一相应于一相位差的检测电路206。该环路滤波器最好具备有一电容器来平滑该控制电压206并输出一稳定的控制电压201。

当振荡信号202的振荡频率有变化时，来自一未示出的电路的表明由该合成器预期所输出的一所希望频率的一数据信号208加至该控制器13。响应于所加的这个信号，为了控制可变分频器6的一频率约数则该控制器13输出第一控制信号207。此时，该控制器13向可变分频器6提供一控制信号，这个控制信号指明了一个比指示输出该振荡频率的频率约数要小的频率约数。最好是，响应于该数据信号208，一低于所希望频率的频率被在控制器13中的一存储器(未示出)读出。然后，控制器13计算相应于低于该所希望频率的频率的频率约数。响应于该控制信号207，该PLL电路7的这种操作以致被锁定在一低于所希望的频率的频率上。

为了对每个所予置的时间复位计数器9，控制器13向该计数器9输出一复位信号209。同时，该控制器13向该寄存器10提供一第二控制信号210。

计数器9对该振荡信号202计数并向寄存器10提供一被计数值211。该计数器9按照来自控制器13的复位信号209复位被计数的值。寄存器10累加被计数值211并且根据第二控制信号210向数据比较器11提供相应于被计数值211的数据212。因为第二控制信号210和复位信号209同时地自控制器13输出，所以数据212相应于振荡信号202的振荡频率。

存储器12存储相应于多个频率的频率数据。根据数据信号208，该存储电路12向数据比较器11提供表明比所希望频率要低的频率的频率数据213。数据比较器11将该频率数据213与来自寄存器10的数据212进行比较。当比较结果发现这两个数据相一致时，则向控制器13提供一表明其一致的一致信号214。相应地，控制器13向可变分频器6提供表示这样一频率约数可使该合成器输出一所希望的振荡频率的第一控制信号207。

在这种方式中，该频率合成器首先被控制以便振荡一低于所希望频率的频率。当该振荡频率接近所希望的频率时，该频率合成器随后被控制以便振荡出所希望的频率。最好是，用于对该VCO的振荡信号分频的频率约数可以被设置成使该合成器振荡出一低于所希望频率的频率的频率约数。当该振荡频率变成接近于所希望的频率时，该频率约数被设置成能使该合成器振荡出所希望频率的频率约数。在这种频率约数变化中的同步是由实验予先获得的，并且这样一来能降低超越和迅速地锁定到该所希望的频率。在上述实施例中，在频率变化约数中同步的频率数据213是基于该环路的一响应特征通过计算而获得或予先通过实验而获得的，并且被存贮在存储器12中。

图3示出了在根据本发明的该PLL频率合成器中与该频率约数变化时该振荡频率和时间之间的关系。

参见图3，由实线所指明的曲线30表示在图2中所示的电压控制振荡器5的振荡频率。由虚线所指明的曲线31表示在频率约数n1情况下的振荡频率，这样情况下该PLL频率合成器输出一所希望的频率f2直接送到该可变分频器。由点划线所指明的曲线32表示在频率约数n2情况下的振荡频率，在这样情况下该PLL频率合成器直接向可变分频器输出一低于该所希望频率的频率f3。曲线31和32分别表明当重复该超越时其振荡频率会聚于一相应于被指向的频率约数的频率。

现在再来说明该振荡频率从f1变到f2时的情况。在上述实施例中，该频率约数首先置为频率约数n2，如曲线32所示，并且该振荡频率的轨迹与曲线32的轨迹是相同的。在时间t1当振荡频率变为f4时，该频率约数则由n2变为n1。其结果是，该频率迅速地稳定地在所希望的频率f2，与曲线31相比较其超越得以降低。频率f4被存贮在存储器12之中作为相应于该振荡频率f2的数据频率。也就是说，用于改变使频率f1迅速地变到f2的该频率约数是同步的频率f4是通过实验或类似方法而予先获得的，并且相应于表示振荡频率f2的数据信号而将频率f4存贮在存储器12中。类似地，用于改变相应于每个振荡频率的该频率约数是同步的频率是予先被存贮在存储器12中的。当表明该振荡频率f2的数据信号208被送至控制器13时，该算术运算单元13将表示频率约n2的第一控制信号207送到可分频器6。计数器9对振荡频率计数并将该计数值211送到寄存器10。寄存器10将相应于该计数值(即表示该振频率的数据212)的数据送到数据比较器。在接收表明该振荡频率f2的数据信号208的情况下，存储器12向数据比较器11发送表示频率f4的频率数据213。数据比较器11将该频率数据213与数据212相比较。换句话说，数据比较器11检测是否该振荡频率变为f4。当该振荡频率变为f4时，数据比较器11将一致信号214馈送到控制器13。响应于这个信号，控制器13发送表明该频率约数n1的第一控制信号207。

图4示出了该控制器13的操作流程图。

在接收用来将频率由f1变为f2的数据信号208时(步骤s401)，控制器13计算相应于数据信号208的第一频率约数n2并将表明第一频率约数的第一控制信号207送到可变分频器6(步骤s402)。如上所述，这样使频率低于所希望频率的频率约数的第一频率约数被输出。当予置的时间t有误时(步骤s403)，复位信号209和第二控制信号210被分别送到计数器9和寄存器10(步骤s404)。接着，当该数据比较器11馈送了一致信号214时(步骤s405)，用来输入一所希望频率的第二频率约数n1被计算，并且表示第二频率约数的第一控制信号207被送到可变分频器6(步骤s406)。

图5示出了本发明另一实施例的方框图。如图5所示，与图2中的实施例不同的是在控制电路16中设置了可变分频器8。由于其它的构成与图2中的实施例是基本相同的，为了避免重复起见，将省略其操作的说明。可变分频器8根据来自控制器13的第三控制信号215对振荡信号202的频率分频并向该计数器9输出如同第三分频信号216这样的分频信号。最好是，来自可变分频器8的第三分频信号216的频率可高于来自可变分频器6的第一分频信号203的频率。

按照这种操作，在计数器9中的计数数量可被减少。因而该计数9由一个其最大计数数量小的计数器所构成。所以减轻了计数器9的负担。

图6是本发明的另外一个实施例的方框图。和图2中所示实施例不同的是在图6所示的实施例中设置了存储器14，并且存储器12是由控制器13来控制的。在该PLL频率合成器的锁定操作中超越的变化取决于来自PLL频率合成器被转换之前和之后的频率输出的两个频率间的差别。该频率数据213按照该差别而变化。在转换之前的频率通过控制器13以这样一种方式存储在存储器14中，即可变分频器6的频率约数可在最佳同步时被转换。控制器13获取转换前后的频率间的差别并根据这个频率差来寻求用来转换可变分频器6的频率约数的同步。控制器13计算该差值以及自存储器12提供给数据比较器11的频率。存储器12输出由控制器13寻址的频率数据。然后控制器13计算可变分频器6的频率约数。这种操作可降低在锁定操作中的超越。

图7示出了一个本发明的进一步的实施例的方框图。图7中的实施例与图5中所示实施例的不同之处是由可写入数据的存储电路15替代了存储电路12。参见图7，来自存储器15的频率数据213依据该可变分频器8的一最佳第三分频信号216而被控制。就是说，用来在数据比较器11中进行比较的基准的频率数据213可以改变。按照这种操作，根据该数据信号213，该控制器13可以改写用来在数据比较器11中进行比较的基准的频率数据213。这样来执行恰如其分的比较。

在上述实施例中，一可使该合成器输出一低于所希望的频率的频率约数被送到可变分频器，并且当振荡频率变为一予定频率时一相应于所希望频率的频率约数被指明给该可变分频器6。

但是，在本发明中，在设置了一个用来表明一低于所希望频率的频率的频率约数之后，该振荡频率可以恒定地被监视，并且当该振荡频率达到一稍低于一所希望频率的频率时该频率约数可以改变。

在上述实施例中，虽然该振荡频率是从一低频向一高频变化的，但该振荡频率也可从一高频向一低频变化。在这种情况下，首先选择高于希望频率的频率。

另外，当该振荡频率达到来自存储电路的频率数据时用来改变该频率的同步并不限制于该第一时间，它也可被设置成第二时间或其它时间。

根据本发明，如上所述能够进行稳定的频率锁定操作。另外，由于抑制了该振荡频率的超越，因而该频率可高速变化。

虽然结合特定的实施例对本发明进行了描述，但本技术领域的普通技术人员在不超出本发明的精神的范围的前题下可对本发明进行若干变型、修改和具体化。

Claims

1.一种PLL频率合成器，包括：

一电压控制振荡器，用来提供一具有相应于一控制电压的控制的振荡信号；

一第一可变分频器，用来对一所述振荡信号的振荡频率分频以提供一被分频的第一分频信号；

一基准频率振荡器，用来发送一具有基准频率的基准信号；

一固定分频器，用来通过一予置的频率约数对所述基准信号的频率分频，以提供一被分频的第二分频信号；

一相位比较器，用来将所述第一分频信号与所述第二分频信号进行比较以检测一相位差并提供一相应于所述相位差的相位差电压；

一环路滤波器，用来将所述相位差电压变换为所述控制电压；知

一控制电路，在变化一振荡频率的情况下，该控制电路首先振荡出一基本上等于所希望频率的频率，然后控制所述电压控制振荡器振荡出所希望的频率。

2.如权利要求1所述的PLL频率合成器，在改变所述振荡频率的情况下，所述控制电路向所述第一可变分频器指明一第一频率约数并且当所述振荡频率达到一予定频率时，所述控制电路向所述第一可变分频的指明一第二频率约数。

3.如权利要求2所述的PLL频率合成器，其中所述第一频率约数是一用来在转换之前的频率和转换之后的频率之间振荡出一频率的频率约数。

4.如权利要求2所述的PLL频率合成器，其中所述予置频率是在转换之前的频率和转换之后的频率之间。

5.如权利要求1所述的PLL频率合成器，其中所述控制电路包括：

一用来检测所述振荡信号的一频率的频率检测器；和

一控制器，该控制器向所述第一可变分频器指明了能使得所述电压控制振荡器在转换之前的振荡频率和转换之后的振荡频率之间振荡出一予定频率的第一频率约数，并且当由所述频率检测器所检测的频率达到所述预定频率时该控制器向所述第一可变分频器指明可以振荡出转换之后的振荡频率的第二频率约数。

6.如权利要求5所述的PLL频率合成器，其中所述频率检测器包括：

一用来对所述振荡信号计数的计数器；和

一用来对所述计数器的计数值进行累加的寄存器。

7.如权利要求6所述的PLL频率合成器，其中所述频率检测器包括：

一用来存贮所述予定频率的存储器；和

一用来将所述予定频率与所述计数值进行比较并将比较结果提供给所述第一可变分频器的比较器。

8.如权利要求5所述的PLL频率合成器，其中所述频率检测器包括：

一用来由一比在所述第一可变分频器中的频率约数要小的频率约数对所述振荡信号频率进行分频的第二可变分频器；

一用来对由所述第二可变分频器所分频的信号进行计数的计数器；

一用来对所述计数器的计数值进行累加的寄存器。

9.如权利要求8所述的PLL频率合成器，其中所述频率检测器包括：

一用来存储所述予定频率的存储部分；和

一用来将所述予定频率与所述计数值进行比较以向所述第一可变分频器提供比较结果的比较器。

10.如权利要求5所述的PLL频率合成器，其中所述控制电路基于转换之前的频率和转换之后的频率的差来确定所述予定频率。

11.一PLL频率合成器，包括：

一电压控制振荡器，用来输出一具有相应于一控制电压的振荡频率的振荡信号；

一第一可变分频器，用来对所述振荡信号的振荡频率分频以提供一被分频的第一分频信号；

一基准频率振荡器，用来发送一具有基准频率的基准信号；

一固定分频器，用来由一予定频率约数对所述基准信号分频以提供一被分频的第二分频信号；

一相位比较器，用来将所述第一分频信号与所述第二分频信号进行比较来检测一相位差并且提供一相应于所述相位差的相位差电压；

一环路滤波器，用来将所述相位差电压转换为所述控制电压；和

一控制电路，用来控制所述第一分频信号的一频率约数，

在将所述第一振荡频率变为所述第二振荡频率的情况下，其中所述控制电路向所述第一可变分频器提供一能使所述电压控制振荡器振荡出在第一振荡频率和第二振荡频率之间的第三振荡频率的第一频率约数并且当所述电压控制振荡器的振荡频率变为所述第三振荡频率时提供振荡出所述第二振荡频率的第二频率约数。

12.一PLL频率合成器，包括：

一第一可变分频器，用来对所述振荡信号的振荡频率分频并且提供一被分频的第一分频信号；

一基准频率振荡器，用来发送一具有基准频率的基准信号；

一固定分频器，用来由一予定频率约数对所述基准信号的频率分频以提供一被分频的第二分频信号；

一相位比较器，用来将所述第一分频信号与所述第二分频信号进行比较以检测一相位差并且提供一相应于所述相位差的相位差电压；

一环路滤波器，用来将所述相位差电压转换成所述控制电压；和

一控制电路，用来控制所述第一分频信号的频率约数，

在将所述第一振荡频率变为所述第二振荡频率的情况下，其中所述控制电路向所述第一可变分频器提供一能使得所述电压控制振荡器振荡出一在第一振荡频率和第二振荡频率之间的第三振荡频率的第一频率约数并且当所述电压控制振荡器的振荡频率首先逼近并远离所述第二振荡频率时提供能使得振荡出所述第二振荡频率的第二频率约数。