CN111599818A

CN111599818A - 三维存储器及其制作方法

Info

Publication number: CN111599818A
Application number: CN202010478356.1A
Authority: CN
Inventors: 董明; 曾凡清
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-05-29
Filing date: 2020-05-29
Publication date: 2020-08-28
Anticipated expiration: 2040-05-29
Also published as: CN111599818B

Abstract

本发明提供了一种三维存储器及其制作方法。该制作方法包括以下步骤：S1，提供表面具有栅极堆叠结构的第一衬底，栅极堆叠结构包括沿远离第一衬底的方向交替的栅极结构和隔离层，栅极堆叠结构中具有贯穿至第一衬底的沟道通孔和共源极沟槽，沟道通孔中设置有存储结构；S2，在共源极沟槽中填充无定型硅并进行尖峰退火处理，以将部分无定型硅形成多晶硅壳层，多晶硅壳层包裹剩余的无定型硅；S3，步骤S2处理后的结构进行热处理，剩余的无定型硅以形成多晶硅芯层，多晶硅壳层与多晶硅芯层构成导电通道。上述制作方法能够缓解了现有技术中退火工艺导致的衬底应力增大，使得衬底不会具有翘曲度，有利于后续与CMOS电路的键合。

Description

三维存储器及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。

背景技术

随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。

在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。

然而，目前形成的3D NAND存储器阵列中由于存储单元堆叠的层数较多，导致具有该存储器阵列的晶圆的整体应力也随着增大，从而导致翘曲度也相应增大，晶圆所具有的较大翘曲度导致其在与外围电路键合时难度增大。

为了解决上述技术问题，现有技术中通常在形成3D NAND存储器阵列后晶圆的另一面沉积应力膜，以调整晶圆弓值，这会导致工艺更为复杂，且不利于器件的轻薄化。

发明内容

本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中三维存储器的具有存储器阵列的衬底应力较大而导致的与外围电路键合难度大的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：S1，提供表面具有栅极堆叠结构的第一衬底，栅极堆叠结构包括栅极结构和隔离层，栅极结构和隔离层沿远离第一衬底的方向交替层叠设置，栅极堆叠结构中具有贯穿至第一衬底的沟道通孔和共源极沟槽，沟道通孔中设置有存储结构；S2，在共源极沟槽中填充无定型硅并进行尖峰退火处理，以将部分无定型硅形成多晶硅壳层，多晶硅壳层包裹剩余的无定型硅；S3，步骤S2处理后的结构进行热处理，剩余的无定型硅以形成多晶硅芯层，多晶硅壳层与多晶硅芯层构成导电通道。

进一步地，尖峰退火处理的最高温度为950～1010℃。

进一步地，尖峰退火处理具有第一升温阶段和第一降温阶段，热处理具有第二升温阶段、恒温阶段和第二降温阶段。

进一步地，第一升温阶段的升温速度大于第二升温阶段的升温速度。

进一步地，第一升温阶段的升温时间小于第二升温阶段的升温时间。

进一步地，第一降温阶段的降温速度大于第二降温阶段的降温速度。

进一步地，在共源极沟槽中填充无定型硅的步骤包括：回刻栅极结构，以形成与共源极沟槽连通的回刻通道；在回刻通道和共源极沟槽中填充绝缘材料，刻蚀共源极沟槽中的绝缘材料，以形成刻蚀通道；在刻蚀通道中填充无定型硅。

进一步地，在步骤S3之后，得到具有存储器阵列的第一衬底，制作方法还包括以下步骤：S4，提供具有CMOS电路的第二衬底，将栅极堆叠结构与CMOS电路键合。

进一步地，在将第一衬底与第二衬底键合的步骤之前，步骤S4还包括：在第一衬底远离存储器阵列的一侧形成张力膜。

进一步地，张力膜的厚度为1000～5000A。

进一步地，形成张力膜的材料为SO₂和/或SiN。

根据本发明的另一方面，提供了一种三维存储器，包括具有存储器阵列的第一衬底，存储器阵列包括栅极堆叠结构，栅极堆叠结构包括栅极结构和隔离层，栅极结构和隔离层沿远离第一衬底的方向交替层叠设置，栅极堆叠结构中形成有贯穿至第一衬底的多个沟道通孔和共源极沟槽，存储器阵列还包括：存储结构，位于各沟道通孔中；多晶硅芯层，位于共源极沟槽中；多晶硅壳层，位于共源极沟槽中并包裹多晶硅芯层，且多晶硅壳层的硬度大于多晶硅芯层的硬度。

进一步地，三维存储器还包括：回刻通道，回刻通道位于隔离层之间且与栅极结构连接；回刻通道填充有无定形硅。

进一步地，三维存储器还包括：第二衬底，第二衬底具有CMOS电路；键合部，连接存储结构和CMOS电路。

进一步地，三维存储器还包括张力膜，张力膜位于第一衬底远离存储器阵列的一侧。

进一步地，张力膜的厚度为1000～5000A。

进一步地，形成张力膜的材料为SO₂和/或SiN。

应用本发明的技术方案，提供了一种三维存储器的制作方法，该制作方法中在第一衬底上的栅极堆叠结构中形成存储结构后，在栅极堆叠结构中形成贯穿至第一衬底的共源极沟槽，并将牺牲层置换为栅极结构，然后在共源极沟槽中填充无定型硅并进行尖峰退火处理，以将部分无定型硅形成多晶硅壳层，多晶硅壳层包裹剩余的无定型硅，由于尖峰退火在快速升温后直接进行降温冷却，从而使得无定型硅的表层部分成为多晶硅，且由于仅表层部分的无定形硅形成多晶硅，因此在形成多晶硅壳层的过程中具有较小的收缩率，进而能够具有较大的硬度，再对剩余的无定型硅进行热处理，以形成多晶硅芯层，在上述热处理的过程中上述多晶硅壳层能够作为支撑层，缓解无定型硅受热收缩对衬底的影响，进而缓解了现有技术中退火工艺导致的衬底应力增大，使得衬底不会具有翘曲度，有利于后续与CMOS电路的键合。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供的三维存储器的制作方法中，提供表面具有栅极堆叠结构的第一衬底并在栅极堆叠结构的共源极沟槽中后的基体剖面结构示意图；

图2示出了一种在图1所示的共源极沟槽中填充无定型硅后的基体剖面结构示意图；

图3示出了另一种在图1所示的共源极沟槽中填充无定型硅后的基体剖面结构示意图；

图4示出了对图3所示的无定型硅进行尖峰退火处理以形成多晶硅壳层后的基体剖面结构示意图；

图5示出了对图4所示的结构进行热处理以将剩余的无定型硅形成多晶硅芯层后的基体剖面结构示意图；

图6示出了在本申请实施方式所提供的一种三维存储器的局部剖面结构示意图。

其中，上述附图包括以下附图标记：

10、第一衬底；20、栅极结构；30、隔离层；40、存储结构；410、电荷阻挡层；420、电荷俘获层；430、隧穿层；440、沟道层；50、共源极沟槽；60、绝缘材料；70、无定型硅；80、多晶硅壳层；90、多晶硅芯层。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中的3D NAND存储器阵列中由于存储单元堆叠的层数较多，导致具有该存储器阵列的晶圆的整体应力也随着增大，从而导致翘曲度也相应增大，晶圆所具有的较大翘曲度导致其在与外围电路键合时难度增大。

本发明的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，如图1至图4所示，包括以下步骤：S1，提供表面具有栅极堆叠结构的第一衬底10，栅极堆叠结构包括栅极结构20和隔离层30，栅极结构20和隔离层30沿远离第一衬底10的方向交替层叠设置，栅极堆叠结构中具有贯穿至第一衬底10的沟道通孔和共源极沟槽50，沟道通孔中设置有存储结构40；S2，在共源极沟槽50中填充无定型硅70并进行尖峰退火处理，以将部分无定型硅70形成多晶硅壳层80，多晶硅壳层80包裹剩余的无定型硅70；S3，步骤S2处理后的结构进行热处理，剩余的无定型硅70以形成多晶硅芯层90，多晶硅壳层80与多晶硅芯层90构成导电通道。

在本发明的上述制作方法中，由于尖峰退火在快速升温后直接进行降温冷却，从而使得无定型硅的表层部分成为多晶硅，且由于仅表层部分的无定形硅形成多晶硅，因此在形成多晶硅壳层的过程中具有较小的收缩率，进而能够具有较大的硬度，再对剩余的无定型硅进行热处理，以形成多晶硅芯层，在上述热处理的过程中上述多晶硅壳层能够作为支撑层，缓解无定型硅受热收缩对衬底的影响，进而缓解了现有技术中退火工艺导致的衬底应力增大，使得衬底不会具有翘曲度，有利于后续与CMOS电路的键合。

下面将更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：提供表面具有栅极堆叠结构的第一衬底10，栅极堆叠结构包括栅极结构20和隔离层30，栅极结构20和隔离层30沿远离第一衬底10的方向交替层叠设置，栅极堆叠结构中具有贯穿至第一衬底10的沟道通孔和共源极沟槽50，沟道通孔中设置有存储结构40，如图1所示。

上述衬底的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

在一种优选的实施方式中，形成上述栅极堆叠结构的步骤包括：在衬底上形成牺牲层和隔离层30的堆叠结构，沿远离衬底的方向牺牲层和隔离层30交替层叠；在上述牺牲层和隔离层30的堆叠结构中形成沟道通孔，并在沟道通孔中形成存储结构40，存储结构40可以包括在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层410、电荷俘获层420、隧穿层430和沟道层440，如图1所示；在堆叠结构中形成贯穿至衬底的共源极沟槽50，采用刻蚀液对牺牲层进行湿法刻蚀，以去除牺牲层，并在去除牺牲层的位置形成栅极结构20，以使栅极结构20与存储结构40接触，通过形成栅极结构20，完成了牺牲层与栅极结构20的置换，从而形成栅极结构20和隔离层30交替的栅极堆叠结构。

在上述优选的实施方式中，上述隔离层30和上述牺牲层可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层和上述隔离层30的层数，本领域技术人员还可以根据现有技术对上述隔离层30和上述牺牲层的种类进行合理选取，如上述隔离层30可以为SiO₂，上述牺牲层可以为SiN。

在上述优选的实施方式中，本领域技术人员可以根据现有技术对存储结构40中的各功能层材料进行合理选取，如电荷阻挡层410的材料可以为SiO₂，电荷俘获层420的材料可以为SiN，隧穿层430的材料可以为SiO₂，沟道层440的材料可以为多晶硅。并且，本领域技术人员可以采用现有技术中常规的沉积工艺形成上述存储结构40，在此不再赘述。

在上述优选的实施方式中，通过形成上述共源极沟槽50，使牺牲层能够具有裸露的端面，从而能够从上述裸露端面开始采用刻蚀液对牺牲层进行湿法刻蚀，实现对牺牲层的去除；并且，通过去除牺牲层，能够在去除牺牲层的位置形成由横向延伸的沟道，以上述沟道作为沉积通道沉积栅极材料，以得到栅极结构20，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极结构20的材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。

上述栅极结构20包括栅极层，在形成上述栅极层之前，可以先在沟道表面覆盖高K介质层。上述K介质层和上述栅极层共同构成栅极结构20。形成上述高K介质层的材料可以选自HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃和BaSrTiO中一种或多种。

在提供表面具有栅极堆叠结构的第一衬底10之后，执行步骤S2：在共源极沟槽50中填充无定型硅70并进行尖峰退火处理，以将部分无定型硅70形成多晶硅壳层80，多晶硅壳层80包裹剩余的无定型硅70，如图2至图4所示。

在一个实施例中，在共源极沟槽50中填充无定型硅70的步骤包括：在共源极沟槽50中填充绝缘材料60并刻蚀，以形成贯穿至上述第一衬底的刻蚀通道；在刻蚀通道中填充无定型硅70，如图2所示。

在另一个实施例中，在共源极沟槽50中填充无定型硅70的步骤包括：回刻栅极结构20，以形成与共源极沟槽50连通的回刻通道，在回刻通道和共源极沟槽50中填充绝缘材料60，刻蚀共源极沟槽50中的绝缘材料60，以形成刻蚀通道；在刻蚀通道中填充无定型硅70，如图3所示。

在上述步骤S2中，在共源极沟槽50中填充无定型硅70后首先对其进行尖峰退火处理，尖峰退火处理是指将温度从室温快速升高至指定温度，然后没有停留时间直接进行降温，并快速降至室温，上述尖峰退火处理能够使无定型硅70从表层开始进行受热结晶，由于尖峰退火处理的时间非常短，从而能够使表层的无定型硅70结晶后形成多晶硅壳层80，以包裹剩余的无定型硅70，如图4所示。

为了保证形成的多晶硅壳层80具有足够的硬度以缓解后续热处理导致的内部无定形硅的受热收缩，优选地，上述尖峰退火处理的最高温度为950～1010℃。为了保证尖峰退火处理的快速升温和快速降温，退火时间通常非常短，可以为500～1000μs之间。

在得到上述多晶硅壳层80之后，执行步骤S3：步骤S2处理后的结构进行热处理，剩余的无定型硅70以形成多晶硅芯层90，多晶硅壳层80与多晶硅芯层90构成导电通道，如图5所示。

在上述步骤S3中，通过将剩余的无定型硅70热处理以形成多晶硅芯层90，这一部分多晶硅和多晶硅壳层80共同构成位于共源极沟槽50中的导电通道，由于多晶硅壳层80的存在，使得后续经过热处理的无定型硅70的受热收缩不会影响共源极沟槽50的变形，从而不会影响具有该共源极沟槽50的第一衬底10翘曲。

本领域技术人员可以采用现有技术中常规的退火处理，在升温至预定温度后保持温度恒定，保温一段时间再进行降温，为了保证剩余无定形硅向的完全结晶，上述热处理的最高温度可以为650～900C，保温时间可以为10min～60min。

在一种优选的实施方式中，尖峰退火处理具有第一升温阶段和第一降温阶段，热处理具有第二升温阶段、恒温阶段和第二降温阶段，第一升温阶段的升温速度大于第二升温阶段的升温速度；第一升温阶段的升温时间小于第二升温阶段的升温时间；第一降温阶段的降温速度大于第二降温阶段的降温速度。

在形成位于共源极沟槽50中的导电通道之后，得到具有存储器阵列的第一衬底10，本发明的上述制作方法还可以包括以下步骤：S4，提供具有CMOS电路的第二衬底，将第一衬底10的栅极堆叠结构与CMOS电路键合。由于在形成导电通道的过程中，先进行尖峰退火处理将表层的无定型硅70先结晶形成多晶硅壳层80，从而在后续对剩余的无定型硅70进行热处理时，上述多晶硅壳层80能够缓解内部无定型硅70受热收缩造成的第一衬底10的翘曲，从而有利于上述键合工艺的实施。

在一种优选的实施方式中，在将第一衬底10与第二衬底键合的步骤之前，上述步骤S4还包括：在第一衬底10远离存储器阵列的一侧形成张力膜。现有技术中为了缓解具有存储器阵列的第一衬底10的翘曲，通常在键合工艺之前，先在上述第一衬底10未形成存储器阵列的另一侧沉积一层张力膜，为了利用缓解第一衬底10的翘曲，上述张力膜通常需要具有较大的厚度，而本发明提供的上述制作方法能够通过前述的尖峰退火处理工艺来缓解第一衬底10的翘曲，从而仅需形成较薄的张力膜，甚至无需形成上述张力膜，就能够保证具有存储器阵列的第一衬底10与具有CMOS电路的第二衬底之间更好的键合，此时，上述张力膜的厚度可以为1000～5000A，形成上述张力膜的材料可以为SO₂和/或SiN。

根据本发明的另一方面，还提供了一种三维存储器，如图6所示，包括具有存储器阵列的第一衬底10，存储器阵列包括栅极堆叠结构，栅极堆叠结构包括栅极结构20和隔离层30，栅极结构20和隔离层30沿远离第一衬底10的方向交替层叠设置，栅极堆叠结构中形成有贯穿至第一衬底10的沟道通孔和共源极沟槽50，存储器阵列还包括存储结构40、多晶硅芯层90和多晶硅壳层80，存储结构40位于沟道通孔中；多晶硅芯层90位于共源极沟槽50中；多晶硅壳层80位于共源极沟槽50中并包裹多晶硅芯层90，且多晶硅壳层80的硬度大于多晶硅芯层90的硬度。

在本发明的上述三维存储器中，由于共源极沟槽50中同时具有多晶硅壳层80和多晶硅芯层90，多晶硅壳层80包裹多晶硅芯层90，且多晶硅壳层80的硬度大于多晶硅芯层90的硬度，从而使得上述多晶硅壳层80能够作为支撑层，缓解无定型硅70受热收缩对衬底的影响，保证了在器件制备工艺中的退火工艺对衬底应力的影响，使得衬底不会具有翘曲度，有利于后续与CMOS电路的键合。

在本发明的上述三维存储器中，存储结构40可以包括在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层410、电荷俘获层420、隧穿层430和沟道层440，如图6所示，本领域技术人员可以根据现有技术对存储结构40中的各功能层材料进行合理选取，如电荷阻挡层410的材料可以为SiO₂，电荷俘获层420的材料可以为SiN，隧穿层430的材料可以为SiO₂，沟道层440的材料可以为多晶硅。

本发明的上述三维存储器还可以包括具有CMOS电路的第二衬底以及将存储器阵列与CMOS电路连接的键合部。为了进一步缓解上述具有存储器阵列的第一衬底10的翘曲，上述三维存储器还可以包括张力膜，张力膜位于第一衬底10远离存储器阵列的一侧。

本发明提供的上述三维存储器中多晶硅壳层80能够缓解第一衬底10的翘曲，从而仅需形成较薄的张力膜，就能够保证具有存储器阵列的第一衬底10与具有CMOS电路的第二衬底之间更好的键合，此时，上述张力膜的厚度可以为1000～5000A，形成上述张力膜的材料可以为SO₂和/或SiN。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

本发明提供的上述制作方法中先进行尖峰退火处理，表层无定型硅形成的多晶硅壳层能够作为支撑层，缓解无定型硅受热收缩对衬底的影响，进而缓解了现有技术中退火工艺导致的衬底应力增大，使得衬底不会具有翘曲度，有利于后续与CMOS电路的键合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：

S1，提供表面具有栅极堆叠结构的第一衬底，所述栅极堆叠结构包括栅极结构和隔离层，所述栅极结构和所述隔离层沿远离所述第一衬底的方向交替层叠设置，所述栅极堆叠结构中具有贯穿至所述第一衬底的沟道通孔和共源极沟槽，所述沟道通孔中设置有存储结构；

S2，在所述共源极沟槽中填充无定型硅并进行尖峰退火处理，以将部分所述无定型硅形成多晶硅壳层，所述多晶硅壳层包裹剩余的所述无定型硅；

S3，步骤S2处理后的结构进行热处理，剩余的所述无定型硅以形成多晶硅芯层，所述多晶硅壳层与所述多晶硅芯层构成导电通道。

2.根据权利要求1所述的制作方法，其特征在于，所述尖峰退火处理的最高温度为950～1010℃。

3.根据权利要求1所述的制作方法，其特征在于，所述尖峰退火处理具有第一升温阶段和第一降温阶段，所述热处理具有第二升温阶段、恒温阶段和第二降温阶段。

4.根据权利要求3所述的制作方法，其特征在于，所述第一升温阶段的升温速度大于所述第二升温阶段的升温速度。

5.根据权利要求3所述的制作方法，其特征在于，所述第一升温阶段的升温时间小于所述第二升温阶段的升温时间。

6.根据权利要求3所述的制作方法，其特征在于，所述第一降温阶段的降温速度大于所述第二降温阶段的降温速度。

7.根据权利要求1至6中任一项所述的制作方法，其特征在于，在所述共源极沟槽中填充无定型硅的步骤包括：

回刻所述栅极结构，以形成与所述共源极沟槽连通的回刻通道；

在所述回刻通道和所述共源极沟槽中填充绝缘材料，刻蚀所述共源极沟槽中的所述绝缘材料，以形成刻蚀通道；

在所述刻蚀通道中填充所述无定型硅。

8.根据权利要求1至6中任一项所述的制作方法，其特征在于，在所述步骤S3之后，得到具有存储器阵列的所述第一衬底，所述制作方法还包括以下步骤：

S4，提供具有CMOS电路的第二衬底，将所述栅极堆叠结构与所述CMOS电路键合。

9.根据权利要求8所述的制作方法，其特征在于，在将所述第一衬底与所述第二衬底键合的步骤之前，所述步骤S4还包括：

在所述第一衬底远离所述存储器阵列的一侧形成张力膜。

10.根据权利要求9所述的制作方法，其特征在于，所述张力膜的厚度为1000～5000A。

11.根据权利要求9所述的制作方法，其特征在于，形成所述张力膜的材料为SO₂和/或SiN。

12.一种三维存储器，包括具有存储器阵列的第一衬底，所述存储器阵列包括栅极堆叠结构，所述栅极堆叠结构包括栅极结构和隔离层，所述栅极结构和所述隔离层沿远离所述第一衬底的方向交替层叠设置，所述栅极堆叠结构中形成有贯穿至所述第一衬底的多个沟道通孔和共源极沟槽，其特征在于，所述存储器阵列还包括：

存储结构，位于各所述沟道通孔中；

多晶硅芯层，位于所述共源极沟槽中；

多晶硅壳层，位于所述共源极沟槽中并包裹所述多晶硅芯层，且所述多晶硅壳层的硬度大于所述多晶硅芯层的硬度。

13.根据权利要求13所述的三维存储器，其特征在于，所述三维存储器还包括：

回刻通道，所述回刻通道位于所述隔离层之间且与所述栅极结构连接；

所述回刻通道填充有无定形硅。

14.根据权利要求12所述的三维存储器，其特征在于，所述三维存储器还包括：

第二衬底，所述第二衬底具有CMOS电路；

键合部，连接所述存储结构和所述CMOS电路。

15.根据权利要求14所述的三维存储器，其特征在于，所述三维存储器还包括张力膜，所述张力膜位于所述第一衬底远离所述存储器阵列的一侧。

16.根据权利要求15所述的三维存储器，其特征在于，所述张力膜的厚度为1000～5000A。

17.根据权利要求15所述的三维存储器，其特征在于，形成所述张力膜的材料为SO₂和/或SiN。