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CN111566815A - 具有背面源极触点的三维存储器件 - Google Patents

具有背面源极触点的三维存储器件 Download PDF

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CN111566815A CN202080000818.7A CN202080000818A CN111566815A CN 111566815 A CN111566815 A CN 111566815A CN 202080000818 A CN202080000818 A CN 202080000818A CN 111566815 A CN111566815 A CN 111566815A
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Yangtze Memory Technologies Co Ltd
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Abstract

公开了3D存储器件及其形成方法的实施例。在一个示例中，3D存储器件包括：衬底；衬底上的外围电路；外围电路上方的包括交错的导电层和电介质层的存储器堆叠层；存储器堆叠层上方的第一半导体层；在第一半导体层上方并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构垂直延伸穿过存储器堆叠层和第一半导体层；以及在存储器堆叠层上方并与第二半导体层接触的源极触点。

Description

具有背面源极触点的三维存储器件
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，用于平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其形成方法的实施例。
在一个示例中，3D存储器件包括：衬底；衬底上的外围电路；外围电路上方的包括交错的导电层和电介质层的存储器堆叠层；存储器堆叠层上方的第一半导体层；在第一半导体层上方并与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构垂直延伸穿过存储器堆叠层和第一半导体层；以及在存储器堆叠层上方并与第二半导体层接触的源极触点。
在另一个示例中，3D存储器件包括：衬底；衬底上方的包括交错的导电层和电介质层的存储器堆叠层；存储器堆叠层上方的N型掺杂的半导体层；多个沟道结构，每个沟道结构穿过存储器堆叠层垂直延伸到N型掺杂的半导体层中；以及在存储器堆叠层上方并与N型掺杂的半导体层接触的源极触点。
在又一个示例中，3D存储器件包括第一半导体结构、第二半导体结构以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：存储器堆叠层，其包括交错的导电层和电介质层；N型掺杂的半导体层；多个沟道结构，每个沟道结构穿过存储器堆叠层垂直延伸到N型掺杂的半导体层中并且电连接到外围电路；以及绝缘结构，该绝缘结构垂直延伸穿过存储器堆叠层并横向延伸以将多个沟道结构分离成多个块。
附图说明
并入本文中并构成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使所属领域的技术人员能够制造并使用本公开。
图1示出了根据本公开的一些实施例的具有背面源极触点的示例性3D存储器件的横截面的侧视图。
图2A示出了根据本公开的一些实施例的具有背面源极触点的示例性3D存储器件的横截面的平面图。
图2B示出了根据本公开的一些实施例的具有背面源极触点的示例性3D存储器件的横截面的另一平面图。
图3A-3M示出了根据本公开的一些实施例的用于形成具有背面源极触点的示例性3D存储器件的制造工艺。
图4A和图4B示出了根据本公开的一些实施例的用于形成具有背面源极触点的示例性3D存储器件的方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且同样至少部分地取决于上下文，术语“基于”反而可以允许存在不一定必须明确描述的附加因素。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连访问(过孔)触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在垂直方向上延伸。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
在诸如3D NAND存储器件的某些3D存储器件中，缝隙结构(例如，栅极线缝隙(GLS))用于提供从器件的正面到存储阵列的源极(例如阵列公共源(ACS))的电连接。然而，通过在字线和源极触点之间引入泄漏电流和寄生电容，即使在其间存在间隔体，正面源极触点也可能影响3D存储器件的电性能。间隔体的形成也使制造工艺复杂化。除了影响电性能外，缝隙结构通常还包括壁形的多晶硅和/或金属填充物，它们可能会引入局部应力以引起晶圆弯曲或翘曲，从而降低了产量。
此外，一些3D NAND存储器件包括选择性地生长在沟道结构底部的半导体插塞。然而，随着3D NAND存储器件的层级数量增加，尤其是在多堆栈架构的情况下，底部半导体插塞的制造涉及各种问题，例如重叠控制、外延层形成、以及沟道孔底部处的存储器膜和半导体沟道的蚀刻(也称为“SONO打孔”)，这进一步使制造工艺复杂化并且可能降低成品率。
根据本公开的各种实施例提供了具有背面源极触点的3D存储器件。通过将源极触点从正面移动到背面，可以减少每个存储单元的成本，因为可以增加有效存储单元阵列的面积，并且可以跳过间隔体形成工艺。例如，通过避免字线和源极触点之间的泄漏电流和寄生电容，并且通过减小由正面缝隙结构(作为源极触点)引起的局部应力，还可以改善器件性能。在一些实施例中，3D存储器件不包括选择性地生长在沟道结构的底部的半导体插塞，其被包围沟道结构的侧壁的半导体层(例如，N阱)代替，这可以使栅极引起的漏极泄漏(GIDL)辅助的主体偏置用于擦除操作。结果，可以避免与底部半导体插塞相关联的各种问题，例如重叠控制、外延层形成和SONO打孔，从而提高了产量。
图1示出了根据本公开的一些实施例的具有背面源极触点的示例性3D存储器件100的横截面的侧视图。在一些实施例中，3D存储器件100是包括第一半导体结构102和堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施例，第一半导体结构102和第二半导体结构104在它们之间的键合界面106处接合。如图1所示，第一半导体结构102可以包括衬底101，该衬底101可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或其他任何合适的材料。
3D存储器件100的第一半导体结构102可以在衬底101上包括外围电路108。要注意的是，图3中包括x、y和z轴以说明3D存储器件100中的部件的空间关系。衬底101包括在xy平面中横向延伸的两个横向表面：晶圆正面上的正表面和晶圆的与正面相对的背面上的背表面。x方向和y方向是晶圆平面中的两个正交方向：x方向是字线方向，而y方向是位线方向。z轴垂直于x和y轴。如本文所使用的，当衬底(例如，衬底101)在z方向(垂直于xy平面的垂直方向)上位于半导体器件(例如3D存储器件100)的最低平面中时，在z方向上半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”是相对于半导体器件的衬底确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
在一些实施例中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括在衬底101“上”形成的晶体管，其中，晶体管的全部或部分形成在衬底101中(例如，在衬底101的顶面下方)和/或直接在衬底101上。也可以在衬底101中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。根据一些实施例，晶体管是具有先进逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)的高速晶体管。应当理解，在一些实施例中，外围电路108还可以包括与先进逻辑工艺兼容的任何其他电路，包括诸如处理器和可编程逻辑器件(PLD)的逻辑电路、或者诸如静态随机存取存储器(SRAM)的存储电路。
在一些实施例中，3D存储器件100的第一半导体结构102还包括在外围电路108上方的互连层(未示出)，以向和从外围电路108传输电信号。互连层可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和垂直互连访问(VIA)触点。如本文中所使用的，术语“互连”可以广泛地包括任何合适类型的互连，诸如中端制程(MEOL)互连和后端制程(BEOL)互连。互连层还可以包括可以在其中形成互连线和VIA触点的一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)。即，互连层可以在多个ILD层中包括互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或它们的任何组合。互连层中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)电介质或其任何组合。
如图1所示，3D存储器件100的第一半导体结构102还可以包括在键合界面106处并且在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111和电隔离键合触点111的电介质。键合触点111可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的剩余区域可以由电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层111中的键合触点111和周围的电介质可以用于混合键合。
类似地，如图1所示，3D存储器件100的第二半导体结构104还可以包括在键合界面106处并且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113和电隔离键合触点113的电介质。键合触点113可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层112中的键合触点113和周围的电介质可以用于混合键合。根据一些实施例，键合触点113在键合界面106处与键合触点111接触。
如以下详细描述的，第二半导体结构104可以在键合界面106处以面对面的方式键合在第一半导体结构102的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面106设置在键合层110与键合层112之间，混合键合是一种直接键合技术(例如，不使用中间层(例如焊料或粘合剂)在表面之间形成键合)并可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面106是键合层112和110相遇并键合的地方。实际上，键合界面106可以是具有一定厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。
在一些实施例中，3D存储器件100的第二半导体结构104还包括在键合层112上方的互连层(未示出)以传输电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括一个或多个ILD层，其中可以形成互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件100是NAND闪存存储器件，其中以NAND存储器串的阵列的形式提供存储单元。如图1所示，3D存储器件100的第二半导体结构104可以包括用作NAND存储器串的阵列的沟道结构124的阵列。如图1所示，每个沟道结构124可以垂直延伸穿过多对，每对包括导电层116和电介质层118。交错的导电层116和电介质层118是存储器堆叠层114的部分。存储器堆叠层114中的导电层116和电介质层118对的数量(例如32、64、96、128、160、192、224、256或更多)确定了3D存储器设备100中的存储单元的数量。应理解，在一些实施例中，存储器堆叠层114可以具有多堆栈架构(未示出)，其包括彼此堆叠的多个存储器堆栈。每个存储器堆栈中的导电层116和电介质层118对的数量可以相同或不同。
存储器堆叠层114可以包括多个交错的导电层116和电介质层118。存储器堆叠层114中的导电层116和电介质层118可以在垂直方向上交替。换句话说，除了在存储器堆叠层114的顶部或底部的那些之外，每个导电层116可以在两侧上与两个电介质层118邻接，并且每个电介质层118可以在两侧上与两个导电层116邻接。导电层116可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层116可以包括由粘合层和栅极电介质层包围的栅电极(栅极线)。导电层116的栅电极可以作为字线横向延伸，终止于存储器堆叠层114的一个或多个阶梯结构。电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
如图1所示，3D存储器件100的第二半导体结构104还可以包括在存储器堆叠层114上方的第一半导体层120和在第一半导体层120上方并与第一半导体层120接触的第二半导体层122。在一些实施例中，第一半导体层120和第二半导体层122中的每个是N型掺杂的半导体层，例如，掺杂有诸如磷(P)或砷(As)的N型掺杂剂的硅层。在那些情况下，第一半导体层120和第二半导体层122可以共同视为存储器堆叠层114上方的N型掺杂的半导体层120/122。在一些实施例中，第一半导体层120和第二半导体层122中的每个包括N阱。即，第一半导体层120和第二半导体层122中的每个可以是在P型衬底中掺杂有诸如P或As的N型掺杂剂的区域。可以理解，第一半导体层120和第二半导体层122中的掺杂浓度可以相同或不同。根据一些实施例，第一半导体层120包括多晶硅，例如，N型掺杂的多晶硅。如以下详细描述的，可以通过薄膜沉积和/或外延生长在P型硅衬底上方形成第一半导体层120。相反，根据一些实施例，第二半导体层122包括单晶硅，例如，N型掺杂的单晶硅。如以下详细描述的，第二半导体层122可以通过将N型掺杂剂注入具有单晶硅的P型硅衬底中来形成。在一些实施例中，第二半导体层122在x方向(例如，字线方向)上的横向尺寸大于第一半导体层120在x方向上的横向尺寸。
在一些实施例中，每个沟道结构124包括填充有半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储器膜126)的沟道孔。在一些实施例中，半导体沟道128包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜126是包括隧穿层、存储层(也称为“电荷陷阱层”)和阻挡层的复合层。沟道结构124的剩余空间可以部分地或全部地被覆盖层填充，该覆盖层包括诸如氧化硅的电介质材料和/或气隙。沟道结构124可以具有圆柱形状(例如，柱形状)。根据一些实施例，存储器膜126的覆盖层、半导体沟道128、隧穿层、存储层和阻挡层从柱的中心朝着柱的外表面按此顺序径向地布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构124还包括在沟道结构124的底部部分(例如，在下端)中的沟道插塞129。如本文所用，当衬底101位于3D存储器件100的最低平面中时，部件(例如，沟道结构124)的“上端”是在z方向上更远离衬底101的一端，而部件(例如，沟道结构124)的“下端”是在z方向上更靠近衬底101的一端。沟道插塞129可以包括半导体材料(例如多晶硅)。在一些实施例中，沟道插塞129用作NAND存储器串的漏极。
如图1所示，每个沟道结构124可以垂直延伸穿过存储器堆叠层114的交错的导电层116和电介质层118以及第一半导体层120，例如，N型掺杂的多晶硅层。在一些实施例中，第一半导体层120包围沟道结构124的部分，并与包括多晶硅的半导体沟道128接触。即，根据一些实施例，存储器膜126在沟道结构124的邻接第一半导体层120的部分处断开，从而暴露半导体沟道128以使其与周围的第一半导体层120接触。结果，包围半导体沟道128并与半导体沟道128接触的第一半导体层120可以用作沟道结构124的“侧壁半导体插塞”，以代替如上所述的“底部半导体插塞”，这可以减轻诸如重叠控制、外延层形成、以及SONO打孔的问题。
在一些实施例中，每个沟道结构124可以进一步垂直延伸到第二半导体层122中，例如，延伸到N型掺杂的单晶硅层中。即，根据一些实施例，每个沟道结构124穿过存储器堆叠层114垂直延伸到N型掺杂的半导体层(包括第一半导体层120和第二半导体层122)中。如图1所示，根据一些实施例，沟道结构124的顶部部分(例如，上端)在第二半导体层122中。在一些实施例中，第一半导体层120和第二半导体层122中的每个是N型掺杂的半导体层，例如，N阱，以使GIDL辅助的主体偏置能够用于擦除操作，这与P阱体擦除操作相反。NAND存储器串的源极选择栅周围的GIDL可以生成进入NAND存储器串的空穴电流，以提高用于擦除操作的主体电位。
如图1所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，每个绝缘结构130垂直延伸穿过存储器堆叠层114的交错的导电层116和电介质层118。根据一些实施例，与进一步延伸穿过第一半导体层120的沟道结构124不同，绝缘结构130在第一半导体层120处停止，即，不垂直延伸到N型掺杂的半导体层中。即，绝缘结构130的顶表面可以与第一半导体层120的底表面齐平。每个绝缘结构130也可以横向延伸以将沟道结构124分离成多个块。即，可以通过绝缘结构130将存储器堆叠层114划分为多个存储器块，从而可以将沟道结构124的阵列分离成每个存储器块。与上述现有3D NAND存储器件中包括正面ACS触点的缝隙结构不同，根据一些实施例，绝缘结构130在其中不包括任何触点(即，不用作源极触点)，因此不会与导电层116(包括字线)引入寄生电容和泄漏电流。在一些实施例中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。
代替正面源极触点，3D存储器件100可以包括背面源极触点132，其在存储器堆叠层114上方并且与例如N型掺杂的半导体层的第二半导体层122接触，如图1所示。源极触点132和存储器堆叠层114(以及穿过其的绝缘结构130)可以设置在半导体层122(减薄的衬底)的相对侧，因此被视为“背面”源极触点。在一些实施例中，源极触点132进一步延伸到第二半导体层122中，并且通过第二半导体层122电连接到第一半导体层120和沟道结构124的半导体沟道128。应理解，源极触点132延伸到第二半导体层122中的深度可以在不同示例中变化。在第二半导体层122包括N阱的一些实施例中，源极触点132在本文中也被称为“N阱拾取”。在一些实施例中，源极触点132与绝缘结构130对准。源极触点132可以与绝缘结构130横向对准，即，在至少一个横向方向上对准。在一个示例中，源极触点132和绝缘结构130可以在y方向(例如，位线方向)上对准。在另一个示例中，源极触点132和绝缘结构130可以在x方向(例如，字线方向)上对准。源极触点132可以包括任何合适类型的触点。在一些实施例中，源极触点132包括VIA触点。在一些实施例中，源极触点132包括横向延伸的壁形触点。源极触点132可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或被粘合层(例如，氮化钛(TiN))包围的硅化物层。
如图1所示，3D存储器件100还可以包括BEOL互连层133，该BEOL互连层133在源极触点132上方并且与源极触点132接触，以用于焊盘引出，例如在3D存储器件100与外部电路之间传输电信号。在一些实施例中，互连层133包括在第二半导体层122上的一个或多个ILD层134和在ILD层134上的重新分布层136。根据一些实施例，源极触点132的上端与ILD层134的顶表面和重新分布层136的底表面齐平，并且源极触点132穿过ILD层134垂直延伸到第二半导体层122中。互连层133中的ILD层134可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层133中的重新分布层136可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，重新分布层136包括Al。在一些实施例中，互连层133还包括钝化层138，作为用于3D存储器件100的钝化和保护的最外层。重新分布层136的部分可以作为接触焊盘140从钝化层138暴露。即，3D存储器件100的互连层133还可以包括用于线键合和/或与插入件键合的接触焊盘140。
在一些实施例中，3D存储器件100的第二半导体结构104还包括穿过第二半导体层122的触点142和144。根据一些实施例，由于第二半导体层122可以是减薄的衬底，例如，P型硅衬底的N阱，触点142和144是穿硅触点(TSC)。在一些实施例中，触点142延伸穿过第二半导体层122和ILD层134以与重新分布层136接触，使得第一半导体层120通过第二半导体层122、源极触点132和互连层133的重新分布层136电连接到触点142。在一些实施例中，触点144延伸穿过第二半导体层122和ILD层134，以与接触焊盘140接触。触点142和144均可以包括一个或多个导电层，例如金属层(例如W、Co、Cu或Al)或被粘合层(例如TiN)包围的硅化物层。在一些实施例中，至少触点144还包括间隔体(例如，电介质层)，以将触点144与第二半导体层122电绝缘。
在一些实施例中，3D存储器件100还包括外围触点146和148，每个外围触点垂直延伸到存储器堆叠层114外部的第二半导体层122(例如，P型硅衬底的N阱)。每个外围触点146或148的深度可以大于存储器堆叠层114的深度，以在存储器堆叠层114外部的外围区中从键合层112垂直延伸到第二半导体层122。在一些实施例中，外围触点146在触点142下方并与触点142接触，使得第一半导体层120至少通过第二半导体层122、源极触点132、互连层133、触点142和外围触点146电连接到第一半导体结构102中的外围电路108。在一些实施例中，外围触点148在触点144下方并与触点144接触，使得第一半导体结构102中的外围电路108至少通过触点144和外围触点148电连接到接触焊盘140以用于焊盘引出。外围触点146和148均可以包括一个或多个导电层，例如金属层(例如W、Co、Cu或Al)或者被粘合层(例如，TiN)包围的硅化物层。
如图1所示，3D存储器件100还包括作为互连结构的部分的各种局部触点(也称为“C1”)，其与存储器堆叠层114中的结构直接接触。在一些实施例中，局部触点包括均位于相应的沟道结构124的下端下方并与之接触的沟道局部触点150。每个沟道局部触点150可以电连接到用于位线扇出的位线触点(未示出)。在一些实施例中，局部触点还包括字线局部触点152，其分别在存储器堆叠层114的阶梯结构处的相应的导电层116(包括字线)下方并与其接触以用于字线扇出。诸如沟道局部触点150和字线局部触点152的局部触点可以至少通过键合层112和110电连接到第一半导体结构102的外围电路108。诸如沟道局部触点150和字线局部触点152的局部触点均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或被粘合层(例如，TiN)包围的硅化物层。
图2A示出了根据本公开的一些实施例的具有背面源极触点的示例性3D存储器件200的横截面的平面图。根据一些实施例，3D存储器件200可以是图1中的3D存储器件100的一个示例，并且图2A可以示出图1A中的3D存储器件100的AA平面中的横截面的平面图。即，图2A示出了3D存储器件100的第二半导体结构104的正面的平面图的一个示例。
如图2A所示，3D存储器件200包括中央阶梯区204，该中央阶梯区204在x方向(例如，字线方向)上横向地将存储器堆叠层分成两个部分：第一核心阵列区206A和第二核心阵列区206B，根据一些实施例，其中的每个包括沟道结构210(对应于图1中的沟道结构124)的阵列。应当理解，阶梯区和核心阵列区的布局不限于图2A的示例，并且可以包括任何其他合适的布局，例如在存储器堆叠层的边缘处具有侧面阶梯区。3D存储器件200还包括在y方向(例如，位线方向)上的平行绝缘结构208(对应于图1中的绝缘结构130)，根据一些实施例，每个绝缘结构208在x方向上横向延伸以将核心阵列区206A和206以及其中的沟道结构210的阵列分离成块202。3D存储器件200在框202中还可以包括在y方向上的平行漏极选择栅切口212，以将框202进一步分离成指状物。在现有的3D存储器件中，正面源极触点设置在绝缘结构208的对应部分(例如，正面ACS触点)处，这会中断某些沟道结构210(例如，在区域214中)的正面位线扇出，而与现有的3D存储器件不同，在没有正面源极触点的3D存储器件200中，包括区域214中的沟道结构在内的沟道结构210全都可以具有从正面的相应位线扇出。结果，可以通过将源极触点移动到3D存储器件200的背面来增加核心阵列区206A和206B的有效面积。
图2B示出了根据本公开的一些实施例的具有背面源极触点的示例性3D存储器件的横截面的另一平面图。根据一些实施例，3D存储器件200可以是图1中的3D存储器件100的一个示例，并且图2B示出了图1A的3D存储器件100的BB平面中的横截面的平面图。即，图2B示出了在3D存储器件100的第二半导体结构104的背面的平面图的一个示例。
如图2B所示，3D存储器件200包括中央阶梯区204，该中央阶梯区204在x方向(例如，字线方向)上横向地将存储器堆叠层分成两个部分：第一核心阵列区206A和第二核心阵列区206B。应当理解，阶梯区和核心阵列区的布局不限于图2B的示例，并且可以包括任何其他合适的布局，例如在存储器堆叠层的边缘处具有侧面阶梯区。在一些实施例中，3D存储器件200在核心阵列区206A和206B中包括背面源极触点215(例如，以VIA触点的形式，对应于图1中的源极触点132)。例如，源极触点215可以均匀地分布在核心阵列区206A或206B中。3D存储器件200可以包括电连接多个源极触点215的背面源极线209(例如，以源极线网格的形式，对应于图1中的重新分布层136)。应理解，在一些示例中，多个源极VIA触点可以被一个或多个源极壁形触点(即互连线)代替。在一些实施例中，3D存储器件200还包括在阶梯区204中的焊盘引出触点213(例如，对应于图1中的接触焊盘140、触点144和外围触点148)以用于焊盘引出，并且包括阶梯区204和核心阵列区206A和206B中的N阱拾取触点211(例如，对应于图1中的触点142和外围触点146)。还应当理解的是，焊盘引出触点213和N阱拾取触点211的布局不限于图2B中的示例，并且可以包括任何合适的布局，这取决于3D存储器件的设计，例如电性能的规范(例如，电压和电阻)。在一个示例中，可以在存储器堆叠层的外部添加附加的焊盘引出触点213。
图3A-3M示出了根据本公开的一些实施例的用于形成具有背面源极触点的示例性3D存储器件的制造工艺。图4A和图4B示出了根据本公开的一些实施例的用于形成具有背面源极触点的示例性3D存储器件的方法400的流程图。图3A-3M、图4A和图4B中描绘的3D存储器件的示例包括图1中描绘的3D存储器件100。将一起描述图3A-3M、图4A和图4B。应当理解，方法400中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图4A和图4B所示的顺序不同的顺序执行。
参考图4A，方法400在操作402处开始，其中在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3I所示，使用包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其他合适的工艺的多种工艺在硅衬底350上形成多个晶体管。在一些实施例中，通过离子注入和/或热扩散在硅衬底350中形成掺杂区(未示出)，其例如用作晶体管的源极区和/或漏极区。在一些实施例中，隔离区(例如，STI)也通过湿法蚀刻和/或干法蚀刻和薄膜沉积形成在硅衬底350中。晶体管可以在硅衬底350上形成外围电路352。
如图3I所示，在外围电路352上方形成键合层348。键合层348包括电连接至外围电路352的键合触点。为了形成键合层348，使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或它们的任何组合的一种或多种薄膜沉积工艺来沉积ILD层，并使用湿法蚀刻和/或干法蚀刻(例如RIE)、然后通过诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺通过ILD层来形成键合触点。
如图4A所示，方法400进行到操作404，其中利用N型掺杂剂对第二衬底的一部分进行掺杂以形成第二半导体层。第二衬底可以是P型硅衬底。在一些实施例中，对第二衬底的第一侧(例如，形成半导体器件的正面)进行掺杂以形成N阱。如图3A所示，N型掺杂的半导体层304形成在硅衬底302上。N型掺杂的半导体层304可以在P型硅衬底302中包括N阱并且包括单晶硅。可以通过使用离子注入和/或热扩散将诸如P或As的N型掺杂剂掺杂到P型硅衬底302中来形成N型掺杂的半导体层304。
如图4A所示，方法400进行到操作406，其中依次形成第二半导体层上方的牺牲层和牺牲层上的电介质堆叠层。电介质堆叠层可以包括交错的堆叠牺牲层和堆叠电介质层。在一些实施例中，为了依次形成牺牲层和电介质堆叠层，在第二半导体层上沉积多晶硅以形成牺牲层，并且在牺牲层上交替沉积堆叠电介质层和堆叠牺牲层以形成电介质堆叠层。
如图3A所示，在N型掺杂的半导体层304上形成牺牲层306。可以通过沉积多晶硅或任何其他合适的牺牲材料(例如碳)来形成牺牲层306，随后可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积来选择性地去除该牺牲材料。在一些实施例中，在形成N型掺杂的半导体层304之前，通过在硅衬底302上沉积诸如氧化硅的电介质材料或通过进行热氧化，在牺牲层306和N型掺杂的半导体层304之间形成焊盘氧化物层305。
如图3A所示，包括多对第一电介质层(在本文中称为“堆叠牺牲层”312)和第二电介质层(在本文中称为“堆叠电介质层”310，在本文中一起称为“电介质层对”)的电介质堆叠层308形成在牺牲层306上。根据一些实施例，电介质堆叠层308包括交错的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可以交替地沉积在硅衬底302上方的牺牲层306上以形成电介质堆叠层308。在一些实施例中，每个堆叠电介质层310包括氧化硅层，并且每个堆叠牺牲层312包括氮化硅层。电介质堆叠层308可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。如图3A所示，可以在电介质堆叠层308的边缘上形成阶梯结构。可以通过对电介质堆叠层308的电介质层对朝向硅衬底302执行多个所谓的“修整蚀刻”循环来形成阶梯结构。由于施加到电介质堆叠层308的电介质层对的重复的修整蚀刻循环，电介质堆叠层308可以具有一个或多个倾斜的边缘，并且顶部电介质层对短于底部电介质层对，如图3A所示。
如图4A所示，方法400进行到操作408，其中形成穿过电介质堆叠层和牺牲层垂直延伸到第二半导体层中的沟道结构。在一些实施例中，为了形成沟道结构，形成穿过电介质堆叠层和牺牲层垂直延伸到第二半导体层中的沟道孔，随后在沟道孔的侧壁之上形成存储器膜和半导体沟道，并且在半导体沟道上方形成与半导体沟道接触的沟道插塞。
如图3A所示，沟道孔是穿过电介质堆叠层308和牺牲层306垂直延伸到N型掺杂的半导体层304中的开口。在一些实施例中，形成多个开口，使得每个开口成为用于在随后的工艺中生长单个沟道结构314的位置。在一些实施例中，用于形成沟道结构314的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深离子反应蚀刻(DRIE)。在一些实施例中，沟道结构314的沟道孔进一步延伸穿过N型掺杂的半导体层304的顶部。通过电介质堆叠层308和牺牲层306的蚀刻工艺可以继续蚀刻N型掺杂的半导体层304的部分。在一些实施例中，在通过电介质堆叠层308和牺牲层306进行蚀刻之后，使用单独的蚀刻工艺来蚀刻N型掺杂的半导体层304的部分。
如图3A所示，随后沿着沟道孔的侧壁和底表面依次形成存储器膜316(包括阻挡层、存储层和隧穿层)和半导体沟道318。在一些实施例中，首先沿着沟道孔的侧壁和底表面沉积存储器膜316，然后在存储器膜316之上沉积半导体沟道318。随后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)以此顺序沉积阻挡层、存储层和隧穿层，以形成存储器膜316。然后可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在存储器膜316的隧穿层之上沉积半导体材料(例如多晶硅)来形成半导体沟道318。在一些实施例中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成存储器膜316和半导体沟道318。
如图3A所示，如图所示，在沟道孔中和半导体沟道318之上形成覆盖层，以完全或部分地填充沟道孔(例如，没有或具有气隙)。可以通过使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如氧化硅的电介质材料来形成覆盖层。然后可以在沟道孔的顶部部分中形成沟道插塞。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻去除在电介质堆叠层308的顶表面上的存储器膜316、半导体沟道318和覆盖层的部分并使其平坦化。然后可以通过湿法蚀刻和/或干法蚀刻半导体沟道318和覆盖层处于沟道孔的顶部部分中的部分而在沟道孔的顶部部分中形成凹陷。然后可以通过经由一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将诸如多晶硅的半导体材料沉积到凹陷中来形成沟道插塞。由此穿过电介质堆叠层308和牺牲层306将沟道结构314形成到N型掺杂的半导体层304中。
如图4A所示，方法400进行到操作410，其中用N型掺杂的半导体层代替牺牲层以形成第一半导体层。在一些实施例中，为了用第一半导体层代替牺牲层，形成垂直延伸穿过电介质堆叠层的开口以暴露牺牲层的部分，通过该开口蚀刻牺牲层以形成空腔，并且通过开口将N型掺杂的多晶硅沉积到空腔中以形成第一半导体层。
如图3A所示，缝隙320是垂直延伸穿过电介质堆叠层308并暴露牺牲层306的部分的开口。在一些实施例中，用于形成缝隙320的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施例中，缝隙320进一步延伸到牺牲层306的顶部部分中。穿过电介质堆叠层308的蚀刻工艺可以不停止在牺牲层306的顶表面处，并且可以继续蚀刻牺牲层306的部分。
如图3B所示，通过湿法蚀刻和/或干法蚀刻去除牺牲层306(图3A所示)以形成空腔322。在一些实施例中，牺牲层306包括多晶硅，其可以通过施加氢氧化四甲基铵(TMAH)蚀刻剂通过缝320来蚀刻，该蚀刻可以被牺牲层306和N型掺杂的半导体层304之间的焊盘氧化物层305停止。也就是说，根据一些实施例，牺牲层306的去除不影响N型掺杂的半导体层304。在一些实施例中，在去除牺牲层306之前，沿着缝隙320的侧壁形成间隔体324。可以通过使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将诸如氮化硅、氧化硅和氮化硅的电介质材料沉积到缝隙320中来形成间隔体324。
如图3C所示，去除在空腔322中暴露的沟道结构314的存储器膜316的部分以暴露邻接空腔322的沟道结构314的半导体沟道318的部分。在一些实施例中，阻挡层(例如，包括氧化硅)、存储层(例如，包括氮化硅)和隧穿层(例如，包括氧化硅)的部分通过穿过缝隙320和空腔322施加蚀刻剂来蚀刻，所述蚀刻剂例如是用于蚀刻氮化硅的磷酸和用于蚀刻氧化硅的氢氟酸。可以通过沟道结构314的半导体沟道318来停止蚀刻。包括电介质材料(在图3B中示出)的间隔体324还可以保护电介质堆叠层308免受存储器膜316的蚀刻，并且可以在与去除存储器膜316的部分相同的步骤中被蚀刻剂去除。类似地，也可以通过与去除存储器膜316的部分相同的步骤来去除N型掺杂的半导体层304上的焊盘氧化物层305(图3B所示)。
如图3D所示，在N型掺杂的半导体层304上方形成与N型掺杂的半导体层304接触的N型掺杂的半导体层326。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)通过缝隙320将多晶硅沉积到空腔322(如图3C所示)中来形成N型掺杂的半导体层326。在一些实施例中，通过用从半导体沟道318的暴露部分(包括多晶硅)外延生长的多晶硅选择性地填充空腔322来形成N型掺杂的半导体层326。用于外延生长N型掺杂的半导体层326的制造工艺可以包括预清洁空腔322，然后进行例如气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)、或其任何组合。在一些实施例中，当沉积或外延生长多晶硅以形成N型掺杂的多晶硅层作为N型掺杂的半导体层326时，执行诸如P或As的N型掺杂剂的原位掺杂。半导体层326可以填充空腔322以与沟道结构314的半导体沟道318的暴露部分接触。
如图4A所示，方法400进行到操作412，其中例如使用所谓的“栅极替换”工艺将电介质堆叠层替换为存储器堆叠层，使得沟道结构穿过存储器堆叠层和第一半导体层垂直延伸到第二半导体层中。在一些实施例中，为了用存储器堆叠层代替电介质堆叠层，通过开口用堆叠导电层替换堆叠牺牲层。在一些实施例中，存储器堆叠层包括交错的堆叠导电层和堆叠电介质层。
如图3E所示，将堆叠牺牲层312(图3A所示)替换为堆叠导电层328，由此形成包括交错的堆叠导电层328和堆叠电介质层310的存储器堆叠层330，从而替换电介质堆叠层308(图3A所示)。在一些实施例中，首先通过穿过缝隙320去除堆叠牺牲层312来形成横向凹陷(未示出)。在一些实施例中，通过穿过缝隙320施加蚀刻剂来去除堆叠牺牲层312，从而产生在堆叠电介质层310之间交错的横向凹陷。蚀刻剂可以包括相对于堆叠电介质层310有选择性地蚀刻堆叠牺牲层312的任何合适的蚀刻剂。如图3E所示，堆叠导电层328(包括栅电极和粘合层)穿过缝隙320沉积到横向凹陷中。在一些实施例中，栅极电介质层332在堆叠导电层328之前被沉积到横向凹陷中，使得堆叠导电层328沉积在栅极电介质层上。可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺来沉积诸如金属层的堆叠导电层328。在一些实施例中，诸如高k电介质层的栅极电介质层332也沿着缝隙320的侧壁和底部形成。
如图4B所示，方法400进行到操作414，其中形成垂直延伸穿过存储器堆叠层的绝缘结构。在一些实施例中，为了形成绝缘结构，在形成存储器堆叠层之后，将一种或多种电介质材料沉积到开口中以填充开口。如图3F所示，形成垂直延伸穿过存储器堆叠层330的绝缘结构336，该绝缘结构停止在N型掺杂的半导体层326的顶表面上。可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺将一种或多种电介质材料(例如氧化硅)沉积到缝隙320中以完全或部分地填充缝隙320(有或没有气隙)来形成绝缘结构336。在一些实施例中，绝缘结构336包括栅极电介质层332(例如，包括高k电介质)和电介质覆盖层334(例如，包括氧化硅)。
如图3G中所示，在形成绝缘结构336之后，形成包括沟道局部触点344和字线局部触点342的局部触点以及外围触点338和340。可以通过使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在存储器堆叠层330的顶部上沉积诸如氧化硅或氮化硅的电介质材料来在存储器堆叠层330上形成局部电介质层。通过使用湿法蚀刻和/或干法蚀刻(例如RIE)穿过局部电介质层(和任何其他ILD层)蚀刻触点开口，然后通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或它们的任何组合)用导电材料填充触点开口，可以形成沟道局部触点344、字线局部触点342以及外围触点338和340。
如图3H所示，在沟道局部触点344、字线局部触点342和外围触点338和340上方形成键合层346。键合层346包括电连接到沟道局部触点344、字线局部触点342和外围触点338和340的键合触点。为形成键合层346，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)沉积ILD层，并使用湿法蚀刻和/或干法蚀刻(例如RIE)、然后通过一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、任何其他合适的工艺或其任何组合)穿过ILD层形成键合触点。
如图4B所示，方法400进行到操作416，其中第一衬底和第二衬底以面对面的方式键合，使得存储器堆叠层在外围电路上方。键合可以是混合键合。如图3I所示，将硅衬底302和其上形成的部件(例如，通过其形成的存储器堆叠层330和沟道结构314)上下颠倒。根据一些实施例，面朝下的键合层346与面朝上的键合层348键合，即以面对面的方式键合，从而在硅衬底302和350之间形成键合界面354。在一些实施例中，在键合之前，对键合表面施加诸如等离子体处理、湿法处理和/或热处理的处理工艺。在键合之后，键合层346中的键合触点和键合层348中的键合触点对准并且彼此接触，使得可以将通过其形成的存储器堆叠层330和沟道结构314电连接至外围电路352，并且在外围电路352上方。
如图4B所示，方法400进行到操作418，其中减薄第二衬底以暴露第二半导体层。从与第二衬底的第一侧相对的第二侧(例如，背面)执行减薄。如图3J所示，从背面减薄硅衬底302(图3I所示)以暴露N型掺杂的半导体层304。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻来减薄硅衬底302。在一些实施例中，执行CMP工艺以减薄硅衬底302直到到达N型掺杂的半导体层304的顶表面。
如图4B所示，方法400进行到操作420，其中在存储器堆叠层上方形成与第二半导体层接触的源极触点。在一些实施例中，源极触点形成在与第二衬底的第一侧(例如，减薄后的第二半导体层)相对的第二侧(例如，背面)。在一些实施例中，源极触点与绝缘结构对准。
如图3K所示，在N型掺杂的半导体层304上形成一个或多个ILD层356。可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在N型掺杂的半导体层304的顶表面上沉积电介质材料来形成ILD层356。如图3K所示，穿过ILD层356将源极触点开口358形成到N型掺杂的半导体层304中。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如RIE)来形成源极触点开口358。在一些实施例中，源极触点开口358进一步延伸到N型掺杂的半导体层304的顶部部分中。穿过ILD层356的蚀刻工艺可以继续蚀刻N型掺杂的半导体层304的部分。在一些实施例中，单独的蚀刻工艺用于在蚀刻穿过ILD层356之后蚀刻N型掺杂的半导体层304的部分。在一些实施例中，使用光刻对源极触点开口358进行图案化，以使其与N型掺杂的半导体层304的相对侧的绝缘结构336对准。
如图3L所示，在N型掺杂的半导体层304的背面的源极触点开口358(图3K中所示)中形成源极触点364。根据一些实施例，源极触点364在存储器堆叠层330上方并且与N型掺杂的半导体层304接触。在一些实施例中，使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将一种或多种导电材料沉积到源极触点开口358中，以用粘合层(例如，TiN)和导体层(例如，W)填充源极触点开口358。然后可以执行诸如CMP的平坦化工艺以去除多余的导电材料，使得源极触点364的顶表面与ILD层356的顶表面齐平。在一些实施例中，当源极触点开口358与绝缘结构336对准时，背面源极触点364也与绝缘结构336对准。
如图4B所示，方法400进行到操作422，其中在源极触点上方形成与源极触点接触的互连层。如图3M所示，在源极触点364上方形成与源极触点364接触的重新分布层370。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在N型掺杂的半导体层304和源极触点364的顶表面上沉积诸如Al的导电材料来形成重新分布层370。如图3M所示，钝化层372形成在重新分布层370上。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沉积诸如氮化硅的电介质材料来形成钝化层372。根据一些实施例，由此形成包括ILD层356、重新分布层370和钝化层372的互连层376。
如图4B所示，方法400进行到操作424，其中通过第二半导体层形成与互连层接触的触点，使得第一半导体层通过第二半导体层、源极触点和互连层电连接到所述触点。如图3K所示，形成触点开口360和361，其均延伸穿过ILD层356和N型掺杂的半导体层304。可以使用相同的蚀刻工艺形成触点开口360和361以及源极触点开口358，以减少蚀刻工艺的数量。在一些实施例中，通过ILD层356和N型掺杂的半导体层304使用湿法蚀刻和/或干法蚀刻(例如RIE)来形成触点开口360和361。在一些实施例中，使用光刻来图案化触点开口360和361，以分别与外围触点338和340对准。触点开口360和361的蚀刻可以在外围触点338和340的上端处停止，以暴露外围触点338和340。如图3K所示，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沿着触点开口360和361的侧壁形成间隔体362，以电隔离N型掺杂的半导体层304。
如图3L所示，分别在N型掺杂的半导体层304的背面的触点开口360和361(如图3K所示)中形成触点366和368。根据一些实施例，触点366和368垂直延伸穿过ILD层356和N型掺杂的半导体层304。可以使用相同的沉积工艺来形成触点366和368以及源极触点364，以减少沉积工艺的数量。在一些实施例中，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺或其任何组合)将一种或多种导电材料沉积到触点开口360和361中以利用粘合层(例如，TiN)和导体层(例如，W)填充触点开口360和361。然后可以执行平坦化工艺，例如CMP，以去除多余的导电材料，使得触点366和368的顶表面与ILD层356的顶表面齐平。在一些实施例中，由于触点开口360和361分别与外围触点338和340对准，触点366和368也在外围触点338和340上方并且分别与外围触点338和340接触。
如图3M所示，重新分布层370也形成在触点366上方并与触点366接触。结果，N型掺杂的半导体层326可以通过N型掺杂的半导体层304、源极触点364、互连层376的重新分布层370和触点366电连接到外围触点338。在一些实施例中，N型掺杂的半导体层326和304通过源极触点364、互连层376、触点366、外围触点338以及键合层346和348电连接到外围电路352。
如图3M中所示，在触点368上方形成与触点368接触的接触焊盘374。在一些实施例中，通过湿法蚀刻和干法蚀刻去除覆盖触点368的钝化层372的部分，以暴露下方的重新分布层370的部分以形成接触焊盘374。结果，可以通过触点368、外围触点340以及键合层346和348将用于焊盘引出的接触焊盘374电连接到外围电路352。
根据本公开的一个方面，一种3D存储器件包括：衬底；衬底上的外围电路；外围电路上方的包括交错的导电层和电介质层的存储器堆叠层；存储器堆叠层上方的第一半导体层；在第一半导体层上方并且与第一半导体层接触的第二半导体层；多个沟道结构，每个沟道结构垂直延伸穿过存储器堆叠层和第一半导体层；以及在存储器堆叠层上方并且与第二半导体层接触的源极触点。
在一些实施例中，第一半导体层和第二半导体层中的每个包括N阱。
在一些实施例中，第二半导体层包括单晶硅。在一些实施例中，第一半导体层包括多晶硅。
在一些实施例中，3D存储器件还包括在源极触点上方并电连接到源极触点的互连层。
在一些实施例中，3D存储器件还包括穿过第二半导体层的第一触点。根据一些实施例，第一半导体层至少通过第二半导体层、源极触点、互连层和第一触点电连接到外围电路。
在一些实施例中，3D存储器件还包括绝缘结构，该绝缘结构垂直延伸穿过存储器堆叠层并且横向延伸以将多个沟道结构分离成多个块。
在一些实施例中，绝缘结构填充有一种或多种电介质材料。
在一些实施例中，绝缘结构的顶表面与第一半导体层的底表面齐平。
在一些实施例中，源极触点与绝缘结构对准。
在一些实施例中，每个沟道结构垂直延伸到第二半导体层中。
在一些实施例中，第二半导体层的横向尺寸大于第一半导体层的横向尺寸。
在一些实施例中，3D存储器件还包括在外围电路和存储器堆叠层之间的键合界面。
在一些实施例中，3D存储器件还包括穿过第二半导体层的第二触点。根据一些实施例，互连层包括电连接到第二触点的接触焊盘。
根据本公开的另一个方面，一种3D存储器件包括：衬底；衬底上方的包括交错的导电层和电介质层的存储器堆叠层；存储器堆叠层上方的N型掺杂的半导体层；多个沟道结构，每个沟道结构穿过存储器堆叠层垂直延伸到N型掺杂的半导体层中；以及在存储器堆叠层上方并与N型掺杂的半导体层接触的源极触点。
在一些实施例中，3D存储器件还包括绝缘结构，该绝缘结构垂直延伸穿过存储器堆叠层并且横向延伸以将多个沟道结构分离成多个块。
在一些实施例中，绝缘结构填充有一种或多种电介质材料。
在一些实施例中，绝缘结构的顶表面与N型掺杂的半导体层的底表面齐平。
在一些实施例中，源极触点与绝缘结构对准。
在一些实施例中，N型掺杂的半导体层包括：第一N型掺杂的半导体层，其包括多晶硅；以及第二N型掺杂的半导体层，其包括单晶硅。
在一些实施例中，每个沟道结构垂直延伸穿过第一N型掺杂的半导体层。
在一些实施例中，源极触点在第一N型掺杂的半导体层上方并且与第二N型掺杂的半导体层接触。
在一些实施例中，第二N型掺杂的半导体层的横向尺寸大于第一N型掺杂的半导体层的横向尺寸。
在一些实施例中，3D存储器件还包括在衬底上的外围电路以及在外围电路和存储器堆叠层之间的键合界面。
在一些实施例中，3D存储器件还包括在源极触点上方并电连接至源极触点的互连层。
在一些实施例中，N型掺杂的半导体层至少通过源极触点和互连层电连接到外围电路。
根据本公开的另一方面，一种3D存储器件包括第一半导体结构、第二半导体结构以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：存储器堆叠层，其包括交错的导电层和电介质层；N型掺杂的半导体层；多个沟道结构，每个沟道结构穿过存储器堆叠层垂直延伸到N型掺杂的半导体层中并且电连接到外围电路；以及绝缘结构，该绝缘结构垂直延伸穿过存储器堆叠层并横向延伸以将多个沟道结构分离成多个块。
在一些实施例中，第二半导体结构还包括与N型掺杂的半导体层接触并与绝缘结构对准的源极触点。
在一些实施例中，第二半导体结构还包括互连层，并且N型掺杂的半导体层至少通过源极触点和互连层电连接到外围电路。
在一些实施例中，绝缘结构填充有一种或多种电介质材料。
在一些实施例中，绝缘结构不垂直延伸到N型掺杂的半导体层中。
在一些实施例中，N型掺杂的半导体层包括包含多晶硅的第一N型掺杂的半导体层和包含单晶硅的第二N型的掺杂半导体层。
在一些实施例中，每个沟道结构垂直延伸穿过第一N型掺杂的半导体层。
在一些实施例中，源极触点与第二N型掺杂的半导体层接触。
在一些实施例中，第二N型掺杂的半导体层的横向尺寸大于第一N型掺杂的半导体层的横向尺寸。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (35)

1.一种三维(3D)存储器件，包括：
衬底；
所述衬底上的外围电路；
所述外围电路上方的存储器堆叠层，所述存储器堆叠层包括交错的导电层和电介质层；
所述存储器堆叠层上方的第一半导体层；
在所述第一半导体层上方并与所述第一半导体层接触的第二半导体层；
多个沟道结构，每个沟道结构垂直延伸穿过所述存储器堆叠层和所述第一半导体层；以及
在所述存储器堆叠层上方并与所述第二半导体层接触的源极触点。
2.根据权利要求1所述的3D存储器件，其中，所述第一半导体层和所述第二半导体层中的每个包括N阱。
3.根据权利要求1或2所述的3D存储器件，其中，所述第二半导体层包括单晶硅。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第一半导体层包括多晶硅。
5.根据权利要求1-4中任一项所述的3D存储器件，还包括在所述源极触点上方并电连接到所述源极触点的互连层。
6.根据权利要求5所述的3D存储器件，还包括穿过所述第二半导体层的第一触点，其中，所述第一半导体层至少通过所述第二半导体层、所述源触点、所述互连层和所述第一触点电连接到所述外围电路。
7.根据权利要求1-6中任一项所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直延伸穿过所述存储器堆叠层并且横向延伸以将所述多个沟道结构分离成多个块。
8.根据权利要求7所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
9.根据权利要求7或8所述的3D存储器件，其中，所述绝缘结构的顶表面与所述第一半导体层的底表面齐平。
10.根据权利要求7至9中任一项所述的3D存储器件，其中，所述源极触点与所述绝缘结构对准。
11.根据权利要求1至10中任一项所述的3D存储器件，其中，每个所述沟道结构垂直延伸到所述第二半导体层中。
12.根据权利要求1至11中任一项所述的3D存储器件，其中，所述第二半导体层的横向尺寸大于所述第一半导体层的横向尺寸。
13.根据权利要求1至12中任一项所述的3D存储器件，还包括在所述外围电路和所述存储器堆叠层之间的键合界面。
14.根据权利要求1至13中任一项所述的3D存储器件，还包括穿过所述第二半导体层的第二触点，其中，所述互连层包括电连接至所述第二触点的接触焊盘。
15.一种三维(3D)存储器件，包括：
衬底；
所述衬底上方的存储器堆叠层，所述存储器堆叠层包括交错的导电层和电介质层；
所述存储器堆叠层上方的N型掺杂的半导体层；
多个沟道结构，每个沟道结构穿过所述存储器堆叠层垂直延伸到所述N型掺杂的半导体层中；以及
在所述存储器堆叠层上方并与所述N型掺杂的半导体层接触的源极触点。
16.根据权利要求15所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直延伸穿过所述存储器堆叠层并且横向延伸以将所述多个沟道结构分离成多个块。
17.根据权利要求16所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
18.根据权利要求16或17所述的3D存储器件，其中，所述绝缘结构的顶表面与所述N型掺杂的半导体层的底表面齐平。
19.根据权利要求16至18中任一项所述的3D存储器件，其中，所述源极触点与所述绝缘结构对准。
20.根据权利要求15至19中任一项所述的3D存储器件，其中，所述N型掺杂的半导体层包括：包括多晶硅的第一N型掺杂的半导体层；以及包括单晶硅的第二N型掺杂的半导体层。
21.根据权利要求20所述的3D存储器件，其中，每个所述沟道结构垂直延伸穿过所述第一N型掺杂的半导体层。
22.根据权利要求20或21所述的3D存储器件，其中，所述源极触点在所述第一N型掺杂的半导体层上方，并且与所述第二N型掺杂的半导体层接触。
23.根据权利要求20-22中任一项所述的3D存储器件，其中，所述第二N型掺杂的半导体层的横向尺寸大于所述第一N型掺杂的半导体层的横向尺寸。
24.根据权利要求15至23中任一项所述的3D存储器件，还包括：
所述衬底上的外围电路；以及
所述外围电路和所述存储器堆叠层之间的键合界面。
25.根据权利要求24所述的3D存储器件，还包括在所述源极触点上方并电连接到所述源极触点的互连层。
26.根据权利要求25所述的3D存储器件，其中，所述N型掺杂的半导体层至少通过所述源极触点和所述互连层电连接到所述外围电路。
27.一种三维(3D)存储器件，包括：
第一半导体结构，其包括外围电路；
第二半导体结构，包括：
存储器堆叠层，其包括交错的导电层和电介质层；
N型掺杂的半导体层；
多个沟道结构，每个沟道结构穿过所述存储器堆叠层垂直延伸到所述N型掺杂的半导体层中并且电连接到所述外围电路；以及
绝缘结构，其垂直延伸穿过所述存储器堆叠层并横向延伸以将所述多个沟道结构分离成多个块；以及
所述第一半导体结构和所述第二半导体结构之间的键合界面。
28.根据权利要求27所述的3D存储器件，其中，所述第二半导体结构还包括与所述N型掺杂的半导体层接触并与所述绝缘结构对准的源极触点。
29.根据权利要求28所述的3D存储器件，其中，
所述第二半导体结构还包括互连层；并且
所述N型掺杂的半导体层至少通过所述源极触点和所述互连层电连接到所述外围电路。
30.根据权利要求27至29中任一项所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
31.根据权利要求27至30中任一项所述的3D存储器件，其中，所述绝缘结构不垂直延伸到所述N型掺杂的半导体层中。
32.根据权利要求27-31中任一项所述的3D存储器件，其中，所述N型掺杂的半导体层包括：包括多晶硅的第一N型掺杂的半导体层；以及包括单晶硅的第二N型掺杂的半导体层。
33.根据权利要求32所述的3D存储器件，其中，每个所述沟道结构垂直延伸穿过所述第一N型掺杂的半导体层。
34.根据权利要求32或33所述的3D存储器件，其中，所述源极触点与所述第二N型掺杂的半导体层接触。
35.根据权利要求32-34中任一项所述的3D存储器件，其中，所述第二N型掺杂的半导体层的横向尺寸大于所述第一N型掺杂的半导体层的横向尺寸。
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