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CN109817633A - 垂直存储器件 - Google Patents

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CN109817633A CN201811381116.9A CN201811381116A CN109817633A CN 109817633 A CN109817633 A CN 109817633A CN 201811381116 A CN201811381116 A CN 201811381116A CN 109817633 A CN109817633 A CN 109817633A
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俞炳瓘
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Abstract

提供了一种垂直存储器件，其包括：在基本垂直于衬底的上表面的第一方向上顺序堆叠的第一杂质区、第二杂质区和第三杂质区；栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区以及所述第一杂质区的上部；以及电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分和下表面。所述沟道直接接触所述第二杂质区的侧壁。

Description

垂直存储器件
相关申请的交叉引用
本申请要求于2017年11月21日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0155722的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及垂直存储器件及其制造方法。
背景技术
随着VNAND闪存器件中的模制结构的堆叠数目增加，延伸穿过模制结构的沟道孔可能弯曲。可以在沟道孔的内壁上形成ONO(氧化物-氮化物-氧化物)层，可以使用位于ONO层的侧壁上的间隔物作为蚀刻掩模通过干法蚀刻工艺来去除ONO层的位于衬底的上表面上的部分，以暴露衬底的上表面，并且可以在ONO层上形成连接到衬底的暴露的上表面的沟道。由于沟道孔的弯曲，所以可能难以将沟道连接到衬底。
发明内容
示例实施例提供了一种具有改善的特性的垂直存储器件。
示例实施例提供了一种制造具有改善的特性的垂直存储器件的方法。
根据本发明构思的一方面，提供了一种垂直存储器件。所述垂直存储器件可以包括：在衬底上沿基本垂直于所述衬底的上表面的第一方向顺序堆叠的第一杂质区、第二杂质区和第三杂质区；栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区以及所述第一杂质区的上部；以及电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分和下表面。所述沟道可以直接接触所述第二杂质区的侧壁。
根据本发明构思的一方面，提供了一种垂直存储器件。所述垂直存储器件可以包括：在衬底上沿基本垂直于所述衬底的上表面的第一方向顺序堆叠的第一杂质区、第二杂质区和第三杂质区；栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区；电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分；以及支撑图案，所述支撑图案位于所述第一杂质区与所述第三杂质区之间。所述沟道的至少一部分可以接触所述第二杂质区，所述支撑图案可以接触所述第二杂质区的侧壁和所述第三杂质区的边缘下表面。
根据本发明构思的一方面，提供了一种垂直存储器件。所述垂直存储器件可以包括：位于衬底上的杂质区结构，所述杂质区结构包括掺杂有杂质的多晶硅；栅电极结构，所述栅电极结构包括在所述杂质区结构上沿基本垂直于所述衬底的上表面的第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构以及所述杂质区结构的至少一部分；电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的第二部分和所述沟道的下表面。所述沟道的外侧壁的第一部分可以直接接触所述杂质区结构，所述沟道的外侧壁的第二部分可以不直接接触所述杂质区结构。
根据本发明构思的一方面，提供了一种制造垂直存储器件的方法。在所述方法中，可以在衬底上顺序地形成第一蚀刻停止层、第一牺牲层和第二蚀刻停止层。可以在所述第二蚀刻停止层上形成包括交替且重复堆叠的绝缘层和第二牺牲层的模制结构。可以形成延伸穿过所述模制结构、所述第二蚀刻停止层、所述第一牺牲层和所述第一蚀刻停止层的上部的沟道以及覆盖所述沟道的外侧壁和下表面的电荷存储结构。可以形成穿过所述模制结构和所述第二蚀刻停止层的开口，以暴露所述第一牺牲层。可以通过所述开口去除所述第一牺牲层，以形成暴露所述电荷存储结构的一部分的间隙。可以去除所述电荷存储结构的暴露部分，以暴露所述沟道的外侧壁的一部分。可以形成与所述沟道的外侧壁的暴露部分接触的填充图案，以填充所述间隙。可以用栅电极替换所述第二牺牲层。
根据本发明构思的一方面，提供了一种制造垂直存储器件的方法。在所述方法中，可以在衬底上顺序地形成第一杂质区和第一牺牲层。可以通过离子注入工艺将杂质掺杂到所述第一牺牲层的一部分中，以形成支撑图案。可以在所述第一牺牲层和所述支撑图案上形成包括交替且重复堆叠的绝缘层和第二牺牲层的模制结构。可以形成延伸穿过所述模制结构、所述第一牺牲层和所述第一杂质区的上部的沟道以及覆盖所述沟道的外侧壁和下表面的电荷存储结构。可以形成穿过所述模制结构的开口，以暴露所述第一牺牲层和所述支撑图案。可以通过所述开口去除所述第一牺牲层，以形成暴露所述电荷存储结构的一部分的间隙。可以去除所述电荷存储结构的暴露部分，以暴露所述沟道的外侧壁的一部分。可以形成与所述沟道的外侧壁的暴露部分接触的第二杂质区，以填充所述间隙。可以用栅电极替换所述第二牺牲层。
在根据示例实施例的垂直存储器件中，即使栅电极的堆叠数目增加，延伸穿过栅电极的沟道和CSL也可以彼此电连接。
附图说明
图1至图3是示出了根据示例实施例的垂直存储器件的俯视图和截面图；
图4至图19是示出了根据示例实施例的制造垂直存储器件的方法的俯视图和截面图；
图20是示出了根据示例实施例的垂直存储器件的截面图；以及
图21是示出了根据示例实施例的垂直存储器件的截面图。
具体实施方式
根据以下参照附图的详细描述，根据示例实施例的垂直存储器件及其制造方法的上述及其他方面和特征将变得容易理解。
图1至图3是示出了根据示例实施例的垂直存储器件的俯视图和截面图。特别地，图1是俯视图，图2是沿图1中的线A-A'截取的截面图，图3是图2的区域X的放大截面图。
在下文中，基本上垂直于衬底的上表面的方向可以被定义为第一方向，基本上平行于衬底的上表面并且彼此交叉的两个方向可以分别被定义为第二方向和第三方向。在示例实施例中，第二方向和第三方向可以基本上彼此垂直。
参照图1至图3，垂直存储器件可以包括杂质区结构、支撑图案140、栅电极结构、绝缘图案结构、电荷存储结构230和沟道240。垂直存储器件还可以包括防扩散图案125、第一填充图案250、覆盖图案260、第二阻挡图案350、第二间隔物390、公共源极线(CSL)400、接触插塞420、位线440以及第一绝缘夹层270、第二绝缘夹层410和第三绝缘夹层430。
衬底100可以包括硅、锗、硅-锗或诸如GaP、GaAs、GaSb等的III-V族化合物。在一些示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
杂质区结构可以包括顺序堆叠在衬底100上的第一杂质区110、第二杂质区320和第三杂质区150。
第一杂质区110可以接触衬底100的上表面，并且当形成用于第二杂质区320的第一间隙310(参照图13)时，第一杂质区110可以阻止或防止衬底100被蚀刻，因此，第一杂质区110也可以称为第一蚀刻停止层110。
在示例实施例中，第一杂质区110可以包括n型杂质(例如，磷、砷等)和掺杂有碳的多晶硅。n型杂质可以具有例如大约1×1018cm-3至大约1×1020cm-3的高掺杂浓度。或者，第一杂质区110可以包括掺杂有n型杂质(例如，磷、砷等)的多晶硅。
或者，第一杂质区110可以包括p型杂质(例如，硼、铝等)和掺杂有碳的多晶硅。p型杂质的掺杂浓度可以为例如大约1×1016cm-3至大约1×1018cm-3。或者，第一杂质区110可以包括掺杂有p型杂质(例如，硼、铝等)的多晶硅。
第二杂质区320可以接触第一杂质区110的上表面，并且可以填充第一间隙310，第二杂质区320也可以称为第二填充图案320。在一些示例实施例中，第一间隙310可以不完全被第二杂质区320填充，并且可以在第二杂质区320中形成气隙330。
第二杂质区320可以包括掺杂有导电类型与掺杂到第一杂质区110中的杂质的导电类型相同的杂质的多晶硅。即，当第一杂质区110包括n型杂质时，第二杂质区320可以包括掺杂有n型杂质的多晶硅，并且n型杂质可以具有例如大约1×1018cm-3至大约1×1020cm-3的高掺杂浓度。当第一杂质区110包括p型杂质时，第二杂质区320可以包括掺杂有p型杂质的多晶硅，并且p型杂质的掺杂浓度可以为例如大约1×1016cm-3至大约1×1018cm-3。
第三杂质区150可以接触第二杂质区320的上表面，并且当形成第一间隙310时，第三杂质区150可以阻止或防止上覆绝缘图案165被蚀刻，因此第三杂质区150也可以称为第二蚀刻停止层150。
在示例实施例中，第三杂质区150的面向沟道240的外侧壁的侧壁的至少一部分可以接触第二杂质区320。即，第二杂质区320的与沟道240的外侧壁接触的边缘可以从第二杂质区320的位于第三杂质区150下方的部分沿第一方向向上和向下突出，以接触第三杂质区150的侧壁。第二杂质区320的边缘的上表面可以随着距沟道240的距离增大而变得更高，第二杂质区320的边缘的下表面可以随着距沟道240的距离增大而变得更低。
在示例实施例中，第三杂质区150可以包括碳以及掺杂有n型杂质或p型杂质的多晶硅。掺杂到第三杂质区150中的n型杂质或p型杂质的导电类型可以与掺杂到第二杂质区320中的杂质的导电类型相同。
支撑图案140可以以与第二杂质区320的水平高度相同的水平高度形成在第一杂质区110上。支撑图案140可以接触第三杂质区150的边缘的下表面，并且当形成第一间隙310时，支撑图案140可以支撑位于其上的上部结构。
在示例实施例中，支撑图案140可以与用于栅电极结构和CSL 400的开口290(参照图10和图11)的区域垂直交叠。开口290可以沿第二方向延伸，并且可以在第三方向上形成多个开口290。因此，可以在第二方向上形成一个或多个支撑图案140，并且可以在第三方向上形成多个支撑图案140。在俯视图中，支撑图案140可以具有各种形状，例如，矩形、圆形、椭圆形、多边形等。
在示例实施例中，支撑图案140可以包括掺杂有碳的多晶硅。或者，支撑图案140可以包括碳和掺杂有n型杂质或p型杂质的多晶硅。
防扩散图案125可以形成在第一蚀刻停止层110与支撑图案140之间。防扩散图案125可以是形成在第一杂质区110上的防扩散层120(参照图5)的剩余部分，并且在蚀刻电荷存储结构230的被第一间隙310暴露的部分之后，可以防止第一杂质区110的杂质向上扩散。因此，防扩散图案125可以沿第三方向覆盖支撑图案140的中央下表面。
防扩散图案125可以包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)。
栅电极结构可以包括在第三杂质区150上沿第一方向彼此间隔开的位于多个水平高度的多个栅电极。栅电极结构可以沿第二方向延伸，并且可以在第三方向上形成多个栅电极结构。也就是说，在第三方向上位于每个水平高度的均可以沿第二方向延伸的相邻的栅极结构，可以通过沿第二方向延伸的开口290彼此间隔开。
在示例实施例中，CSL 400可以形成在开口290中以沿第二方向延伸，第二间隔物390可以形成在CSL的沿第三方向的相对侧壁中的每个侧壁上。在示例实施例中，CSL 400的下表面可以与第一杂质区110和支撑图案140接触，并且可以被第一杂质区域110和支撑图案140覆盖。
CSL 400可以包括金属、金属氮化物和/或金属硅化物，第二间隔物390可以包括氧化物，例如氧化硅。
每个栅电极结构可以包括可沿第一方向顺序堆叠的至少一个第一栅电极382、分别位于多个水平高度的多个第二栅电极384和至少一个第三栅电极386。
图2示出了位于一个水平高度的一个第一栅电极382、分别位于五个水平高度的五个第二栅电极384和分别位于两个水平高度的两个第三栅电极386，然而，本发明构思可以不限于此。例如，可以分别在两个水平高度形成两个第一栅电极382，并可以分别在多于五个的水平高度形成多于五个的第二栅电极384。
在示例实施例中，第一栅电极382可以用作接地选择线(GSL)，每个第二栅电极384可以用作字线，第三栅电极386可以用作串选择线(SSL)。与第一栅电极382和/或第三栅电极386相邻的一些第二栅电极384可以用作伪字线。
第一栅电极382可以包括沿第二方向延伸的第一栅极导电图案372以及覆盖第一栅极导电图案372的上表面、下表面和侧壁的第一栅极阻挡图案362，第二栅电极384可以包括沿第二方向延伸的第二栅极导电图案374以及覆盖第二栅极导电图案374的上表面、下表面和侧壁的第二栅极阻挡图案364，第三栅电极386可以包括沿第二方向延伸的第三栅极导电图案376以及覆盖第三栅极导电图案376的上表面、下表面和侧壁的第三栅极阻挡图案366。
第一栅极导电图案372、第二栅极导电图案374和第三栅极导电图案376可以包括具有低电阻的金属(例如，钨、钛、钽、铂等)，第一栅极阻挡图案362、第二栅极阻挡图案364和第三栅极阻挡图案366可以包括金属氮化物(例如，氮化钛、氮化钽等)。
绝缘图案结构可以包括沿第一方向顺序堆叠在第三杂质区150上的多个绝缘图案165。绝缘图案165可以形成在第三杂质区150的上表面与第一栅电极382之间、形成在沿第一方向彼此相邻的第一栅电极382、第二栅电极384与第三栅电极386之间、以及形成在第三栅电极386上。
在示例实施例中，分别位于多个水平高度的各个绝缘图案165可以沿第二方向延伸，并且位于每个水平高度的多个绝缘图案165可以在第三方向上通过开口290彼此间隔开。绝缘图案165可以包括氧化物(例如，氧化硅)。
多个绝缘图案165中的一些绝缘图案165的厚度可以大于多个绝缘图案165中的其他绝缘图案165的厚度。例如，最上面的绝缘图案165的厚度可以大于其他绝缘图案165的厚度，然而，本发明构思可以不限于此。
沟道240可以在衬底100上沿第一方向延伸穿过栅电极结构、第二杂质区320和第三杂质区150以及第一杂质区110的上部，并且可以为杯状形状。在示例实施例中，沟道240的外侧壁的第一部分可以与第二杂质区320接触。
可以在第二方向和第三方向中的每个方向上形成多个沟道240，因此可以限定沟道阵列。在示例实施例中，沟道阵列可以包括：第一沟道列，包括沿第二方向设置的多个第一沟道；以及第二沟道列，包括沿第二方向设置的多个第二沟道，并且沿第三方向与第一沟道列间隔开。第一沟道列和第二沟道列可以在第三方向上交替设置。第二沟道可以设置成与第一沟道相对于第二方向或第三方向成锐角，并且第一沟道和第二沟道可以沿着第二方向以Z字形布置。图1示出了在相邻的两个CSL 400之间沿第三方向交替地布置两个第一沟道列和两个第二沟道列，然而，本发明构思不必限于此。
沟道240可以包括例如未掺杂的多晶硅，或轻掺杂有n型杂质或p型杂质的多晶硅。
电荷存储结构230可以覆盖沟道240的外侧壁的一部分和下表面。在示例实施例中，电荷存储结构230可以覆盖沟道240的外侧壁的除了与第二杂质区320直接接触的第一部分之外的其他部分(在下文中，沟道240的外侧壁的其他部分可以称为第二部分)和沟道240的下表面。
因此，电荷存储结构230可以包括比第二杂质区320高的第三部分以及低于第二杂质区域320并且在第一方向上与第三部分间隔开的第四部分。电荷存储结构230的第四部分可以覆盖沟道240的下表面和下部外侧壁，并且可以延伸穿过第一蚀刻停止层110的上部。
在示例实施例中，电荷存储结构230的第三部分的下表面和第四部分的上表面可以与第二杂质区域320的边缘接触。根据第二杂质区320的边缘的形状，电荷存储结构230的第三部分的下表面可以随着与沟道240的距离增大而变得更高，电荷存储结构230的第四部分的上表面可以随着与沟道240的距离增大而变得更低。
如图3所示，电荷存储结构230的第三部分的下部可以设置在第三杂质区150的上表面和下表面所在的平面之间，并且在下文中可以被称为突起235。突起235可以与沟道240的外侧壁和第二杂质区320的边缘的上表面接触，并且可以部分地接触第三杂质区150。
因此，电荷存储结构230的突起235可以形成在沟道240与第二杂质区320和第三杂质区150(沟道240以及第二杂质区320和第三杂质区150均可以包括导电多晶硅)之间，因此可能产生寄生电容。然而，根据示例实施例，第三杂质区150可以具有大约5nm至大约50nm的薄厚度，因此，电荷存储结构230的突起235在第一方向上的长度可以很小。结果，由电荷存储结构230的突起235产生的寄生电容可以很小。
电荷存储结构230可以包括顺序堆叠在沟道240的外侧壁上的隧道绝缘图案220、电荷存储图案210和第一阻挡图案200。
隧道绝缘图案220和第一阻挡图案200可以包括氧化物(例如，氧化硅)，电荷存储图案210可以包括氮化物(例如，氮化硅)。
第一填充图案250可以填充由沟道240形成的内部空间。也就是说，柱形的第一填充图案250的下表面和侧壁可以被沟道240覆盖。第一填充图案250可以包括氧化物(例如，氧化硅)。
覆盖图案260可以与第一填充图案250的上表面、沟道240的上表面和电荷存储结构230的上表面接触，并且可以包括掺杂有n型杂质或p型杂质的多晶硅。
第一绝缘夹层270可以形成在覆盖图案260和最上面的绝缘图案165上，并且可以覆盖第二阻挡图案350的上侧壁。
第二绝缘夹层410可以形成在第一绝缘夹层270、CSL 400、第二间隔物390和第二阻挡图案350上。接触插塞420可以延伸穿过第一绝缘夹层270和第二绝缘夹层410，以接触覆盖图案260的上表面。第三绝缘夹层430可以形成在第二绝缘夹层410和接触插塞420上，位线440可以延伸穿过第三绝缘夹层430。在示例实施例中，位线可以沿第三方向延伸，并且可以在第二方向上形成多条位线440。
接触插塞420和位线440可以包括金属(例如，铜、铝、钨、钛、钽等)和/或金属氮化物(例如，氮化钛、氮化钽、氮化钨等)，第一绝缘夹层270、第二绝缘夹层410和第三绝缘夹层430可以包括氧化物(例如，氧化硅)。
第二阻挡图案350可以形成在栅电极382、384和386中的每一者的上表面、下表面和一部分侧壁以及每个绝缘图案165的侧壁上。第二阻挡图案350可以与电荷存储结构230的侧壁接触。在示例实施例中，第二阻挡图案350可以包括金属氧化物(例如，氧化铝、氧化铪等)。
在垂直存储器件中，沟道240可以与接触第一杂质区110的上表面的第二杂质区320直接接触，因此可以通过第二杂质区320电连接到与第一杂质区110接触的CSL 400。如随后将说明的，不管上覆栅电极的堆叠数目如何，第二杂质区320都可以很好地连接到沟道240，并且第一杂质区110和第二杂质区320可以掺杂有具有相同导电类型的杂质，使得沟道240和CSL 400可以容易地彼此电连接。
如随后将说明的，在用于第二杂质区320的第一间隙310的形成过程期间，上部结构由于支撑图案140和沟道240而不会倒塌。第一栅电极382下方的绝缘图案165可以被第三杂质区150保护，从而在第一间隙310的形成过程中不受损坏。
图4至图19是示出了根据示例实施例的制造垂直存储器件的方法的俯视图和截面图。特别地，图4、图7和图10是俯视图，图5至图6、图8至图9和图11至图19是截面图。图15是图14的区域X的放大截面图。
参照图4和图5，可以在衬底100的上表面上顺序地形成第一蚀刻停止层110、防扩散层120和第一牺牲层130，可以在第一牺牲层130的一部分中形成支撑图案140，可以在第一牺牲层130和支撑图案140上形成第二蚀刻停止层150。
在示例实施例中，第一蚀刻停止层110可以包括相对于分别包括在随后形成的绝缘层160和第二牺牲层170(参照图6)中的氧化物和氮化物具有高蚀刻选择性的材料。
在示例实施例中，第一蚀刻停止层110可以包括n型杂质(例如，磷、砷等)和掺杂有碳的多晶硅。n型杂质可以具有例如大约1×1018cm-3至大约1×1020cm-3的高掺杂浓度。或者，第一蚀刻停止层110可以包括掺杂有n型杂质(例如，磷、砷等)的多晶硅。
或者，第一蚀刻停止层110可以包括p型杂质(例如，硼、铝等)和掺杂有碳的多晶硅。p型杂质的掺杂浓度可以为例如大约1×1016cm-3至大约1×1018cm-3。或者，第一蚀刻停止层110可以包括掺杂有p型杂质(例如，硼、铝等)的多晶硅。
在示例实施例中，防扩散层120可以防止掺杂在第一蚀刻停止层110中的杂质扩散到第一牺牲层130中。防扩散层120可以包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)。
在示例实施例中，第一牺牲层130可以包括相对于防扩散层120和第二蚀刻停止层150具有高蚀刻选择性的材料。
在示例实施例中，第一牺牲层130可以包括未掺杂的多晶硅。或者，第一牺牲层130可以包括氮化物(例如，氮化硅)或氧化物(例如，氧化硅)。在这种情况下，可以不在第一蚀刻停止层110与第一牺牲层130之间形成防扩散层120。
在示例实施例中，可以通过离子注入工艺将杂质掺杂到第一牺牲层130的一部分中来形成支撑图案140。在示例实施例中，支撑图案140可以包括掺杂有碳的多晶硅。或者，支撑图案140可以包括碳和掺杂有n型杂质或p型杂质的多晶硅。
支撑图案140可以形成为与参照图10和图11所示的开口290的区域交叠。开口290可以沿第二方向延伸，并且可以在第三方向上形成多个开口290。因此，可以在第二方向上形成一个或多个支撑图案140，以及可以在第三方向上形成多个支撑图案140。
在示例实施例中，第二蚀刻停止层150可以包括相对于第一牺牲层130具有高蚀刻选择性的材料。
在示例实施例中，第二蚀刻停止层150可以包括掺杂有碳的多晶硅。或者，第二蚀刻停止层150可以包括碳和掺杂有n型杂质或p型杂质的多晶硅。掺杂到第三杂质区150中的n型杂质或p型杂质的导电类型可以与掺杂到第一蚀刻停止层110中的杂质的导电类型相同。
参照图6，可以在第二蚀刻停止层150上交替且重复地形成绝缘层160和第二牺牲层170，从而可以形成模制结构。
在示例实施例中，绝缘层160可以包括氧化物(例如，氧化硅)，第二牺牲层170可以包括相对于绝缘层160具有高蚀刻选择性的材料(例如，诸如氮化硅的氮化物)。
可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等来形成绝缘层160和第二牺牲层170。
参照图7和图8，可以在最上面的绝缘层160上形成第一蚀刻掩模180，并且可以通过使用第一蚀刻掩模180的干法蚀刻工艺形成穿过模制结构、第二蚀刻停止层150和第一牺牲层130的沟道孔190。
第一蚀刻掩模180可以包括氮化物(例如，氮化硅)。
在示例实施例中，可以执行干法蚀刻工艺直到沟道孔190可以暴露第一蚀刻停止层110的上表面。此外，如图8所示，沟道孔190可以延伸穿过第一蚀刻停止层110的上部。
可以在第二方向和第三方向中的每个方向上形成多个沟道孔190，因此可以限定包括多个沟道孔列的沟道孔阵列。
参照图9，可以在沟道孔190中形成电荷存储结构230、沟道240、第一填充图案250和覆盖图案260。
例如，可以在沟道孔190的侧壁、第一蚀刻停止层110的通过沟道孔190暴露的上表面和第一蚀刻掩模180的上表面上顺序地形成电荷存储结构层和沟道层，可以在沟道层上形成填充沟道孔190的第一填充层，并且可以将第一填充层、沟道层和电荷存储结构层可以平坦化直到可以暴露最上面的绝缘层160。
在示例实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺，并且可以在平坦化工艺期间去除第一蚀刻掩模180。
通过平坦化工艺，可以形成顺序堆叠在沟道孔190的侧壁和第一蚀刻停止层110的上表面上的电荷存储结构230和沟道240，并且可以用第一填充图案250填充由沟道240形成的内部空间。
由于沟道孔190限定沟道孔列和沟道阵列，所以沟道孔190中的沟道240可以限定沟道列和沟道阵列。
在示例实施例中，电荷存储结构230可以包括顺序堆叠的第一阻挡图案200、电荷存储图案210和隧道绝缘图案220。例如，第一阻挡图案200、电荷存储图案210和隧道绝缘图案220可以分别包括氧化硅、氮化硅和氧化硅。
在示例实施例中，当在沟道孔190中形成电荷存储结构230、沟道240、第一填充图案250和覆盖图案260时，可以执行热处理工艺。防扩散层120可以形成在第一蚀刻停止层110上，因此掺杂在第一蚀刻停止层110中的杂质不会扩散到第一牺牲层130或支撑图案140中。
因此，当参照图13所示去除第一牺牲层130时，第一牺牲层130与周围结构(例如，防扩散层120、第二蚀刻停止层150和支撑图案140)之间的蚀刻选择性或者第一牺牲层130与下面的第一蚀刻停止层110之间的蚀刻选择性不会减小。
可以去除第一填充图案250、沟道240和电荷存储结构230的上部以形成凹陷，可以在最上面的绝缘层160上形成填充凹陷的覆盖层，并且可以将覆盖层平坦化直到可以暴露最上面的绝缘层160的上表面。
参照图10和图11，可以在最上面的绝缘层160和覆盖图案260上形成第一绝缘夹层270，可以在第一绝缘夹层270上形成第二蚀刻掩模280。
第一绝缘夹层270可以包括氧化物(例如，氧化硅)，因此可以与最上面的绝缘层160合并。第二蚀刻掩模280可以包括氮化物(例如，氮化硅)。
可以通过使用第二蚀刻掩模280的干法蚀刻工艺来蚀刻第一绝缘夹层270、模制结构和第二蚀刻停止层150，以形成开口290。
在示例实施例中，可以执行干法蚀刻工艺直到开口290可以暴露第一牺牲层130的上表面，并且也可以暴露支撑图案140的上表面。此外，如图11所示，开口290可以延伸穿过第一牺牲层130的上部和支撑图案140的上部。
在示例实施例中，开口290可以沿第二方向延伸，并且可以在第三方向上形成多个开口290。当形成开口290时，绝缘层160可以转变为沿第二方向延伸的绝缘图案165，第二牺牲层170可以转变为第二牺牲图案175。
参照图12，可以在开口290的侧壁上形成第一间隔物300。
可以通过在开口290的侧壁、第一牺牲层130和支撑图案140的被开口290暴露的上表面以及第二蚀刻掩模280上形成第一间隔物层，并各向异性地蚀刻第一间隔物层，来形成第一间隔物300。因此，第一间隔物300可以形成在开口290的侧壁上，并且可以暴露第一牺牲层130的上表面和支撑图案140的上表面。可以保留第一间隔物层的在第二蚀刻掩模280上的部分。
第一间隔物300可以包括相对于第一牺牲层130具有高蚀刻选择性的材料。因此，当第一牺牲层130包括未掺杂的多晶硅时，第一间隔物300可以包括氮化物(例如，氮化硅)。或者，当第一牺牲层130包括氮化硅或氧化硅时，第一间隔物300可包括例如未掺杂的多晶硅。
参照图13，可以去除被开口290暴露的第一牺牲层130以形成第一间隙310。
因此，可以暴露第一牺牲层130下方的防扩散层120的上表面、第一牺牲层130上的第二蚀刻停止层150的下表面以及由第一牺牲层130产生的支撑图案140的侧壁。还可以通过第一间隙310暴露电荷存储结构230的一部分侧壁。
在示例实施例中，可以通过湿法蚀刻工艺去除第一牺牲层130。在湿法蚀刻工艺期间，分别在第一牺牲层130下方和第一牺牲层130上形成防扩散层120和第二蚀刻停止层150，防扩散层120和第二蚀刻停止层150由于相对于第一牺牲层130的具有高选择性的材料，所以不会被去除。
例如，当第一牺牲层130包括未掺杂的多晶硅时，防扩散层120可以包括氧化硅或氮化硅，第二蚀刻停止层150可以包括掺杂有碳的多晶硅，或者碳和掺杂有n型杂质或p型杂质的多晶硅。因此，防扩散层120下方的第一蚀刻停止层110和第二蚀刻停止层150上的绝缘图案165不会受损。
当未形成防扩散层120时，第一牺牲层130下方的第一蚀刻停止层110可以包括相对于第一牺牲层130具有高蚀刻选择性的材料，因此在湿法蚀刻工艺期间不会受损。例如，当第一牺牲层130包括氮化硅或氧化硅时，第一蚀刻停止层110可以包括掺杂有n型杂质或p型杂质的多晶硅，因此在对第一牺牲层130的湿法蚀刻工艺期间不会受损。
另外，覆盖开口290的侧壁的第一间隔物300可以包括相对于第一牺牲层130具有高蚀刻选择性的材料，因此在湿法蚀刻工艺期间不会受损。
在示例实施例中，即使通过湿法蚀刻工艺形成了第一间隙310，由于延伸穿过绝缘图案165和第二牺牲图案175的沟道240以及模制结构下面的支撑图案140，模制结构不会倒塌。
参照图14和图15，可以去除电荷存储结构230的被第一间隙310暴露的部分，因此可以暴露被电荷存储结构230覆盖的沟道240的外侧壁。
在示例实施例中，可以通过湿法蚀刻工艺去除电荷存储结构230的暴露部分。电荷存储结构230的第一阻挡图案200、电荷存储图案210和隧道绝缘图案220可以分别包括例如氧化硅、氮化硅、氧化硅，覆盖开口290的侧壁的第一间隔物300可以包括例如氮化硅，因此第一间隔物300可以被部分地去除以具有更薄的厚度。
然而，在湿法蚀刻工艺中，第一间隔物300可以不被完全去除，而是可以保留其一些部分，因此可以不蚀刻被第一间隔物300覆盖的绝缘图案165和第二牺牲图案175。
在湿法蚀刻工艺期间，可以去除包括氧化硅或氮化硅的大部分防扩散层120。也就是说，可以去除防扩散层120的被第一间隙310暴露的部分和防扩散层120的沿第三方向覆盖支撑图案140的边缘下表面的部分。然而，可以保留防扩散层120的覆盖支撑图案140的中央下表面的部分，该部分可以被称为防扩散图案125。
湿法蚀刻工艺可以具有各向同性蚀刻特性，因此不仅可以部分地去除电荷存储结构230的直接被第一间隙310暴露的部分，也可以部分地去除电荷存储结构230的与第二蚀刻停止层150的面向沟道240的外侧壁的侧壁接触的部分。然而，可以保留电荷存储结构230的与第二蚀刻停止层150的上侧壁接触的部分和电荷存储结构230的与沟道240的与第二蚀刻停止层150的侧壁相邻的外侧壁接触的部分，以形成突起235。
在示例实施例中，第二蚀刻停止层150可以具有大约5nm至大约50nm的薄厚度。因此，电荷存储结构230的突起235在第一方向上的长度可以很小。
通过湿法蚀刻工艺，可以保留电荷存储结构230的延伸穿过第一蚀刻停止层110的上部的部分，该部分可以与电荷存储结构230的其他部分分开。
参照图16，可以形成第二填充图案320以填充第一间隙310。
在示例实施例中，可以通过在第一蚀刻停止层110上形成填充第一间隙310的第二填充层，并且执行回蚀工艺以去除第二填充层的位于开口290中的部分，来形成第二填充图案320。当第二填充图案320未完全填充第一间隙310时，可以在第一间隙310中形成气隙330。
第二填充图案320可以包括掺杂有导电类型与掺杂到第一蚀刻停止层110中的杂质的导电类型相同的杂质的多晶硅。即，当第一蚀刻停止层110包括n型杂质时，第二填充图案320可以包括掺杂有n型杂质的多晶硅，并且n型杂质可以具有例如大约1×1018cm-3至大约1×1020cm-3的高掺杂浓度。当第一蚀刻停止层110包括p型杂质时，第二填充图案320可以包括掺杂有p型杂质的多晶硅，并且p型杂质的掺杂浓度可以为例如大约1×1016cm-3至大约1×1018cm-3。
在形成第二填充层之后，可以进一步执行热处理工艺，并且掺杂在第二填充图案320中的杂质可以扩散到第二蚀刻停止层150中。因此，当第二蚀刻停止层150包括掺杂有碳的多晶硅时，可以通过热处理工艺进一步将n型杂质或p型杂质掺杂到第二蚀刻停止层150中。
顺序堆叠在衬底100上的第一蚀刻停止层110、第二填充图案320和第二蚀刻停止层150可以包括具有相同导电类型的杂质，因此可以被称为第一杂质区、第二杂质区和第三杂质区。第一杂质区至第三杂质区可以限定杂质区结构。
参照图17，可以去除位于开口290的侧壁上的第一间隔物300、第二蚀刻掩模280和第二牺牲图案175，从而在相应的水平高度处形成位于绝缘图案165之间的第二间隙340。可以通过第二间隙340暴露第一阻挡图案200的外侧壁的一部分。
在示例实施例中，可以通过使用包括磷酸或硫酸的蚀刻溶液的湿法蚀刻工艺来去除第一间隔物300和第二牺牲图案175。
参照图18，可以在第一阻挡图案200的侧壁的暴露部分、第二间隙340的内壁、绝缘图案165的表面、第一蚀刻停止层110的上表面、支撑图案140的上表面以及第一绝缘夹层270的上表面上形成第二阻挡图案350之后，可以在第二阻挡图案350上形成栅极阻挡层，并且可以在栅极阻挡层上形成填充第二间隙340的其余部分的栅极导电层。
可以部分地去除栅极导电层和栅极阻挡层，以在每个第二间隙340中分别形成可以形成栅电极的栅极导电图案和栅极阻挡图案。在示例实施例中，可以通过湿法蚀刻工艺去除栅极导电层和栅极阻挡层，因此栅电极可以部分地或完全地填充第二间隙340。
栅电极可以沿第二方向延伸，并且可以在第三方向上形成多个栅电极。因此，均沿第二方向延伸的栅电极可以通过开口290彼此间隔开。
在示例实施例中，栅电极可以在第一方向上彼此间隔开地分别形成在多个水平高度处，并且可以形成栅电极结构。栅电极结构可以包括顺序堆叠的至少一个第一栅电极382、多个第二栅电极384和至少一个第三栅电极386。所形成的第一栅电极382、第二栅电极384和第三栅电极386中的每一个所处的水平高度的数目可以是可变的。
参照图19，当第一蚀刻停止层110包括碳和掺杂有p型杂质的多晶硅或者包括掺杂有p型杂质的多晶硅时，可以通过第二阻挡图案350的在部分地去除栅极导电层和栅极阻挡层时暴露的部分，将n型杂质注入到第一蚀刻停止层110的上部中，从而可以形成杂质区(未示出)。然而，当第一蚀刻停止层110包括碳和掺杂有n型杂质的多晶硅或者包括掺杂有n型杂质的多晶硅时，可以不形成杂质区。
可以在第二阻挡图案350上形成第二间隔物层，并且可以各向异性地蚀刻第二间隔物层，以在开口290的侧壁上形成第二间隔物390，因此可以暴露第二阻挡图案350的位于第一蚀刻停止层110上的部分。
可以使用第二间隔物390作为蚀刻掩模来蚀刻第二阻挡图案350，并且还可以去除第二阻挡图案350的位于第一绝缘夹层270上的部分。还可以部分地去除第一蚀刻停止层110的上部和支撑图案140的上部。
可以在第一蚀刻停止层110的上表面、支撑图案140的上表面、第二间隔物390和第一绝缘夹层270上形成导电层，并且可以将导电层平坦化直到可以暴露第一绝缘夹层270的上表面，以形成CSL 400。CSL可以包括金属(例如，钨)。
在示例实施例中，CSL 400可以沿第一方向延伸，并且也沿第二方向延伸。CSL 400的下表面可以被第一蚀刻停止层110和支撑图案140覆盖。
再参照图1至图3，可以在第一绝缘夹层270、CSL 400、第二间隔物390和第二阻挡图案350上形成第二绝缘夹层410，并且可以通过第一绝缘夹层270和第二绝缘夹层410形成与覆盖图案260的上表面接触的接触插塞420。可以在第二绝缘夹层410和接触插塞420上形成第三绝缘夹层430，并且可以穿过第三绝缘夹层430形成位线440以与接触插塞420的上表面接触。
可以通过上述工艺制造垂直存储器件。
如上所述，可以在衬底100上形成第一牺牲层130，可以通过用于形成栅电极的开口290和CSL 400执行湿法蚀刻工艺，以去除第一牺牲层130并形成第一间隙310，并且可以去除电荷存储结构230的被第一牺牲层130覆盖的部分。第一间隙310可以填充有第二填充图案320，使得沟道240与CSL400可以彼此电连接。
因此，即使第二牺牲层170的堆叠数目增加而导致沟道孔190可能弯曲，沟道240与CSL 400彼此也可以良好地连接。
包括相对于第一牺牲层130具有高蚀刻选择性的材料的第一蚀刻停止层110和第二蚀刻停止层150可以分别形成在第一牺牲层130下方和第一牺牲层130上，因此当去除第一牺牲层130时，绝缘图案165以及衬底100的上部不会受损。
另外，即使通过去除第二牺牲图案175下方的绝缘图案165和第一牺牲层130来形成第一间隙310，模制结构也可以由支撑图案140和沟道240支撑，从而不倒塌。
图20是示出根据示例实施例的垂直存储器件的截面图。图20是沿图1中的线A-A'截取的截面图。
除了下绝缘夹层之外，该垂直存储器件可以与图1至图3的垂直存储器件基本相同。因此，相同的附图标记表示相同的元件，并且本文省略其详细描述。
参照图20，垂直存储器件还可以包括在衬底100与第一蚀刻停止层110之间的下绝缘夹层500。
在示例实施例中，垂直存储器设备可以具有单元在外围电路上方(cell overperi，COP)结构。因此，可以在存储单元下方形成驱动存储单元的电路图案(未示出)。
电路图案可以包括晶体管、接触插塞、布线、通路等。电路图案可以被下绝缘夹层500覆盖，并且可以电连接到第一蚀刻停止层110。
图21是示出了根据示例实施例的垂直存储器件的截面图。图21是沿图1中的线A-A'截取的截面图。
除了CSL板之外，该垂直存储器件可以与图20的垂直存储器件基本相同。因此，相同的附图标记表示相同的元件，并且本文省略其详细描述。
参照图21，垂直存储器件还可以包括在下绝缘夹层500与第一蚀刻停止层110之间的CSL板600，并且可以不在开口290中形成CSL。
因此，可以在开口290中形成第三间隔物395，并且第三间隔物395可以完全填充开口290。
CSL板600可以电连接到被下绝缘夹层500覆盖的电路图案，并且还可以电连接到第一蚀刻停止层110。CSL板600可以包括金属(例如，钨)或者金属硅化物(例如，硅化钨)。
在示例实施例中，第一蚀刻停止层110可以包括掺杂有n型杂质和碳的多晶硅，或者掺杂有n型杂质的多晶硅。
虽然已经具体示出和描述了示例实施例，但是本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做出形式和细节上的改变。

Claims (25)

1.一种垂直存储器件，所述垂直存储器件包括：
在衬底上沿基本垂直于所述衬底的上表面的第一方向顺序堆叠的第一杂质区、第二杂质区和第三杂质区；
栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；
沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区以及所述第一杂质区的上部；以及
电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分和下表面，
其中，所述沟道直接接触所述第二杂质区的侧壁。
2.根据权利要求1所述的垂直存储器件，其中，所述第一杂质区和所述第三杂质区包括碳和掺杂有n型杂质的多晶硅，所述第二杂质区包括掺杂有n型杂质的多晶硅。
3.根据权利要求1所述的垂直存储器件，其中，所述第一杂质区和所述第三杂质区包括碳和掺杂有p型杂质的多晶硅，所述第二杂质区包括掺杂有p型杂质的多晶硅。
4.根据权利要求1所述的垂直存储器件，所述垂直存储器件还包括位于所述第一杂质区与所述第三杂质区之间的支撑图案。
5.根据权利要求4所述的垂直存储器件，其中，所述支撑图案接触所述第三杂质区的下表面的边缘。
6.根据权利要求4所述的垂直存储器件，其中，所述支撑图案包括掺杂有碳的多晶硅。
7.根据权利要求4所述的垂直存储器件，所述垂直存储器件还包括位于所述第一杂质区与所述支撑图案之间的防扩散图案，所述防扩散图案配置为防止掺杂在所述第一杂质区中的杂质扩散到相邻的层。
8.根据权利要求7所述的垂直存储器件，其中，所述防扩散图案包括氧化物或氮化物。
9.根据权利要求4所述的垂直存储器件，所述垂直存储器件还包括位于所述第一杂质区和所述支撑图案上的公共源极线，所述公共源极线沿所述第一方向延伸。
10.根据权利要求9所述的垂直存储器件，其中，所述公共源极线包括在第三方向上彼此间隔开的多条公共源极线，每条所述公共源极线在基本平行于所述衬底的上表面的第二方向上延伸，所述第三方向基本平行于所述衬底的上表面并且基本垂直于所述第二方向，
其中，所述支撑图案覆盖每条所述公共源极线的下表面的一部分。
11.根据权利要求10所述的垂直存储器件，其中，所述支撑图案包括在所述每条公共源极线下方的、在所述第二方向上彼此间隔开的多个支撑图案。
12.根据权利要求1所述的垂直存储器件，其中，所述第二杂质区直接接触所述第三杂质区的面向所述沟道的外侧壁的侧壁的至少一部分。
13.根据权利要求12所述的垂直存储器件，其中，所述电荷存储结构包括高于所述第二杂质区的第一部分和低于所述第二杂质区的第二部分，
所述第一部分的下表面随着距所述沟道的距离增大而变高，所述第二部分的上表面随着距所述沟道的距离增大而变低。
14.根据权利要求1所述的垂直存储器件，其中，所述第二杂质区包括位于所述第二杂质区中的气隙。
15.根据权利要求1所述的垂直存储器件，所述垂直存储器件还包括位于所述衬底与所述第一杂质区之间的绝缘夹层。
16.根据权利要求15所述的垂直存储器件，其中，所述绝缘夹层覆盖所述衬底上的电路图案。
17.根据权利要求15所述的垂直存储器件，所述垂直存储器件还包括位于所述绝缘夹层与所述第一杂质区之间的公共源极线板。
18.一种垂直存储器件，所述垂直存储器件包括：
在衬底上沿基本垂直于所述衬底的上表面的第一方向顺序堆叠的第一杂质区、第二杂质区和第三杂质区；
栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；
沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区，所述沟道的至少一部分接触所述第二杂质区；
电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分，以及
支撑图案，所述支撑图案位于所述第一杂质区与所述第三杂质区之间，所述支撑图案接触所述第二杂质区的侧壁和所述第三杂质区的边缘下表面。
19.根据权利要求18所述的垂直存储器件，其中，所述支撑图案包括掺杂有碳的多晶硅。
20.根据权利要求18所述的垂直存储器件，所述垂直存储器件还包括位于所述第一杂质区与所述支撑图案之间的防扩散图案，所述防扩散图案配置为防止掺杂在所述第一杂质区中的杂质扩散到相邻的层。
21.根据权利要求20所述的垂直存储器件，其中，所述防扩散图案包括氧化物或氮化物。
22.根据权利要求18所述的垂直存储器件，所述垂直存储器件还包括位于所述第一杂质区和所述支撑图案上的公共源极线，所述公共源极线沿所述第一方向延伸。
23.根据权利要求22所述的垂直存储器件，其中，所述公共源极线包括在第三方向上彼此间隔开的多条公共源极线，每条所述公共源极线在基本平行于所述衬底的上表面的第二方向上延伸，所述第三方向基本平行于所述衬底的上表面并且基本垂直于所述第二方向，
其中，所述支撑图案覆盖每条所述公共源极线的下表面的一部分。
24.根据权利要求23所述的垂直存储器件，其中，所述支撑图案包括在每条所述公共源极线下方的在所述第二方向上彼此间隔开的多个支撑图案。
25.一种垂直存储器件，所述垂直存储器件包括：
杂质区结构，所述杂质区结构位于衬底上，所述杂质区结构包括掺杂有杂质的多晶硅；
栅电极结构，所述栅电极结构包括在所述杂质区结构上沿所述第一方向彼此间隔开的多个栅电极，所述第一方向基本垂直于所述衬底的上表面；
沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构以及所述杂质区结构的至少一部分，所述沟道的外侧壁的第一部分直接接触所述杂质区结构；以及
电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的第二部分和所述沟道的下表面，所述第二部分不直接接触所述杂质区结构。
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Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106125A (zh) * 2018-10-29 2020-05-05 三星电子株式会社 制造垂直存储器装置的方法
CN111295756A (zh) * 2020-01-28 2020-06-16 长江存储科技有限责任公司 垂直存储器件
CN111326522A (zh) * 2020-03-10 2020-06-23 长江存储科技有限责任公司 三维存储器制造方法及三维存储器
CN111341784A (zh) * 2020-03-16 2020-06-26 长江存储科技有限责任公司 三维存储器及其制作方法
CN111370423A (zh) * 2020-03-16 2020-07-03 长江存储科技有限责任公司 三维存储器及其制作方法
CN111403405A (zh) * 2020-03-09 2020-07-10 长江存储科技有限责任公司 一种3d nand存储结构及其制备方法
CN111415942A (zh) * 2020-05-14 2020-07-14 长江存储科技有限责任公司 三维存储器的形成方法
CN111566816A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 用于形成具有背面源极触点的三维存储器件的方法
CN111566815A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 具有背面源极触点的三维存储器件
CN111758164A (zh) * 2020-04-14 2020-10-09 长江存储科技有限责任公司 三维存储器件和用于形成其的方法
CN111769116A (zh) * 2020-06-02 2020-10-13 长江存储科技有限责任公司 半导体结构及其制备方法
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置
CN112310100A (zh) * 2019-07-31 2021-02-02 三星电子株式会社 垂直存储器装置
CN112424933A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112424934A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 三维存储器件
CN112530967A (zh) * 2019-09-18 2021-03-19 铠侠股份有限公司 存储器器件
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN113053911A (zh) * 2019-12-27 2021-06-29 三星电子株式会社 半导体器件
CN113097218A (zh) * 2020-05-27 2021-07-09 长江存储科技有限责任公司 三维存储器件
CN113130506A (zh) * 2020-01-15 2021-07-16 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
CN113206103A (zh) * 2020-01-31 2021-08-03 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN113366638A (zh) * 2020-04-14 2021-09-07 长江存储科技有限责任公司 三维存储器器件和用于形成其的方法
CN113394210A (zh) * 2020-03-12 2021-09-14 铠侠股份有限公司 半导体存储装置
CN111788687B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021208418A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2021208268A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside interconnect structures
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237491A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN114078759A (zh) * 2020-08-19 2022-02-22 铠侠股份有限公司 半导体装置、半导体装置的制造方法及衬底的再利用方法
TWI756745B (zh) * 2020-05-27 2022-03-01 大陸商長江存儲科技有限責任公司 用於形成三維（3d）記憶體裝置的方法
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11488977B2 (en) 2020-04-14 2022-11-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US12114498B2 (en) 2020-04-14 2024-10-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN111627916B (zh) * 2018-04-18 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
US10998329B2 (en) * 2019-05-23 2021-05-04 Applied Materials, Inc. Methods and apparatus for three dimensional NAND structure fabrication
US10930658B2 (en) 2019-06-24 2021-02-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR102679565B1 (ko) * 2019-07-08 2024-07-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102704456B1 (ko) 2019-07-30 2024-09-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10985252B2 (en) * 2019-08-26 2021-04-20 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR102867622B1 (ko) 2019-10-30 2025-10-10 삼성전자주식회사 수직형 메모리 장치
US11335694B2 (en) 2019-12-03 2022-05-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR102727549B1 (ko) 2019-12-06 2024-11-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
US11348939B2 (en) * 2019-12-20 2022-05-31 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
KR102771048B1 (ko) 2020-01-15 2025-02-25 삼성전자주식회사 3차원 반도체 메모리 소자
EP3966867A4 (en) * 2020-01-17 2022-10-12 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICE AND METHOD FOR MAKING IT
CN111223872B (zh) 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
KR102689644B1 (ko) 2020-01-20 2024-07-30 삼성전자주식회사 지지대를 갖는 반도체 소자들
KR102807556B1 (ko) 2020-01-28 2025-05-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20210107390A (ko) * 2020-02-24 2021-09-01 삼성전자주식회사 수직 펜스 구조물들을 갖는 반도체 소자
KR102779771B1 (ko) * 2020-02-24 2025-03-12 삼성전자주식회사 수직형 가변 저항 메모리 장치 및 수직형 가변 저항 메모리 장치의 동작 방법
JP7414600B2 (ja) * 2020-03-16 2024-01-16 キオクシア株式会社 半導体記憶装置の製造方法
JP2021150397A (ja) 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置及びその製造方法
CN113097217B (zh) 2020-03-20 2022-09-30 长江存储科技有限责任公司 三维存储器件以及其制作方法
JP2021150605A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置及びその製造方法
KR102783334B1 (ko) * 2020-04-08 2025-03-20 삼성전자주식회사 3차원 반도체 메모리 장치
CN112437983B (zh) * 2020-04-14 2024-05-24 长江存储科技有限责任公司 三维存储器件和用于形成三维存储器件的方法
CN113644075B (zh) * 2020-04-27 2024-02-27 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
KR102788871B1 (ko) 2020-04-28 2025-03-31 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법
TWI746071B (zh) * 2020-05-27 2021-11-11 大陸商長江存儲科技有限責任公司 3d記憶體裝置
US11476332B2 (en) * 2020-06-02 2022-10-18 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11404436B2 (en) * 2020-06-03 2022-08-02 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR102766497B1 (ko) 2020-06-05 2025-02-12 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
WO2022021175A1 (en) * 2020-07-30 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with hydrogen-rich semiconductor channels
CN112020774B (zh) 2020-07-31 2023-09-08 长江存储科技有限责任公司 半导体器件及用于形成半导体器件的方法
KR102799581B1 (ko) 2020-08-07 2025-04-22 삼성전자주식회사 반도체 메모리 장치
KR102898247B1 (ko) 2020-08-10 2025-12-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US11744069B2 (en) 2020-08-27 2023-08-29 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
US11545430B2 (en) * 2020-08-28 2023-01-03 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
KR102860509B1 (ko) 2020-10-19 2025-09-16 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 장치
US11974429B2 (en) * 2020-11-06 2024-04-30 Micron Technology, Inc. Method used in forming a memory array comprising strings of memory cells and using bridges in sacrificial material in a tier
US11581330B2 (en) * 2020-11-06 2023-02-14 Micron Technology, Inc. Memory array and method used in forming a memory array comprising strings of memory cells
KR20220082619A (ko) 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US12356617B2 (en) * 2021-01-26 2025-07-08 Micron Technology, Inc. Microelectronic devices with vertically recessed channel structures and discrete, spaced inter-slit structures, and related methods and systems
US11974430B2 (en) * 2021-01-26 2024-04-30 Micron Technology, Inc. Microelectronic devices with dopant extensions near a GIDL region below a tier stack, and related methods and systems
KR20220142884A (ko) * 2021-04-15 2022-10-24 에스케이하이닉스 주식회사 금속-유기물 구조체층을 포함하는 층간 절연 구조물을 구비하는 반도체 장치
US11996151B2 (en) * 2021-05-10 2024-05-28 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR20220162224A (ko) 2021-05-31 2022-12-08 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230101921A (ko) * 2021-06-30 2023-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 이를 형성하기 위한 방법
KR20230055284A (ko) 2021-10-18 2023-04-25 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법, 및 이를 포함하는 메모리 시스템
US20230120621A1 (en) * 2021-10-19 2023-04-20 Macronix International Co., Ltd. Memory device and method of fabricating the same
KR20240166227A (ko) * 2023-05-17 2024-11-26 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1612348A (zh) * 2003-08-18 2005-05-04 三星电子株式会社 半导体器件及其制造方法
JP2010074176A (ja) * 2009-11-13 2010-04-02 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
CN104979357A (zh) * 2014-04-07 2015-10-14 爱思开海力士有限公司 包括具有三维形状的源极线的非易失性存储器件
US20150318301A1 (en) * 2014-05-02 2015-11-05 Joonhee Lee Semiconductor memory device and method of fabricating the same
CN105206613A (zh) * 2014-06-23 2015-12-30 三星电子株式会社 垂直存储器件和制造其的方法
US20170162591A1 (en) * 2015-12-03 2017-06-08 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN107046037A (zh) * 2016-01-28 2017-08-15 三星电子株式会社 垂直存储器件及其制造方法
US20180122904A1 (en) * 2016-11-03 2018-05-03 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US20180366483A1 (en) * 2017-06-16 2018-12-20 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR20130005430A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20130100459A (ko) * 2012-03-02 2013-09-11 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9209031B2 (en) 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160025842A (ko) 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9530781B2 (en) 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9576972B2 (en) 2015-02-24 2017-02-21 Macronix International Co., Ltd. Semiconductor device and manufacturing method thereof
KR102332359B1 (ko) * 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
KR20170014036A (ko) * 2015-07-28 2017-02-08 삼성전자주식회사 반도체 장치
KR20170036878A (ko) 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR102472561B1 (ko) * 2015-10-01 2022-12-01 삼성전자주식회사 반도체 메모리 소자
US20170110471A1 (en) * 2015-10-16 2017-04-20 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR102485088B1 (ko) 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102581032B1 (ko) 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102549452B1 (ko) 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US10186521B2 (en) * 2016-09-16 2019-01-22 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
KR20180137264A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1612348A (zh) * 2003-08-18 2005-05-04 三星电子株式会社 半导体器件及其制造方法
JP2010074176A (ja) * 2009-11-13 2010-04-02 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
CN104979357A (zh) * 2014-04-07 2015-10-14 爱思开海力士有限公司 包括具有三维形状的源极线的非易失性存储器件
US20150318301A1 (en) * 2014-05-02 2015-11-05 Joonhee Lee Semiconductor memory device and method of fabricating the same
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
CN105206613A (zh) * 2014-06-23 2015-12-30 三星电子株式会社 垂直存储器件和制造其的方法
US20170162591A1 (en) * 2015-12-03 2017-06-08 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN107046037A (zh) * 2016-01-28 2017-08-15 三星电子株式会社 垂直存储器件及其制造方法
US20180122904A1 (en) * 2016-11-03 2018-05-03 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US20180366483A1 (en) * 2017-06-16 2018-12-20 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Cited By (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106125A (zh) * 2018-10-29 2020-05-05 三星电子株式会社 制造垂直存储器装置的方法
CN112242402B (zh) * 2019-07-19 2024-04-30 爱思开海力士有限公司 半导体存储器装置
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置
US12148501B2 (en) 2019-07-19 2024-11-19 SK Hynix Inc. Semiconductor memory device
US12224031B2 (en) 2019-07-19 2025-02-11 SK Hynix Inc. Semiconductor memory device
CN112310100A (zh) * 2019-07-31 2021-02-02 三星电子株式会社 垂直存储器装置
CN112530967B (zh) * 2019-09-18 2024-03-19 铠侠股份有限公司 存储器器件
CN112530967A (zh) * 2019-09-18 2021-03-19 铠侠股份有限公司 存储器器件
CN113053911A (zh) * 2019-12-27 2021-06-29 三星电子株式会社 半导体器件
CN113130506B (zh) * 2020-01-15 2024-05-17 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
CN113130506A (zh) * 2020-01-15 2021-07-16 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
CN111295756B (zh) * 2020-01-28 2022-06-21 长江存储科技有限责任公司 垂直存储器件
CN111295756A (zh) * 2020-01-28 2020-06-16 长江存储科技有限责任公司 垂直存储器件
US12144175B2 (en) 2020-01-28 2024-11-12 Yangtze Memory Technologies Co., Ltd. Three dimensional NAND memory device with novel support structures
US11751376B2 (en) 2020-01-31 2023-09-05 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
CN113206103B (zh) * 2020-01-31 2024-06-11 爱思开海力士有限公司 半导体存储器装置及其制造方法
US12262521B2 (en) 2020-01-31 2025-03-25 SK Hynix Inc. Manufacturing method of semiconductor memory device
CN113206103A (zh) * 2020-01-31 2021-08-03 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN111403405A (zh) * 2020-03-09 2020-07-10 长江存储科技有限责任公司 一种3d nand存储结构及其制备方法
CN111326522A (zh) * 2020-03-10 2020-06-23 长江存储科技有限责任公司 三维存储器制造方法及三维存储器
CN111326522B (zh) * 2020-03-10 2021-11-05 长江存储科技有限责任公司 三维存储器制造方法及三维存储器
CN113394210A (zh) * 2020-03-12 2021-09-14 铠侠股份有限公司 半导体存储装置
CN113394210B (zh) * 2020-03-12 2024-05-28 铠侠股份有限公司 半导体存储装置
CN111370423A (zh) * 2020-03-16 2020-07-03 长江存储科技有限责任公司 三维存储器及其制作方法
CN111341784B (zh) * 2020-03-16 2023-08-08 长江存储科技有限责任公司 三维存储器及其制作方法
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法
CN111341784A (zh) * 2020-03-16 2020-06-26 长江存储科技有限责任公司 三维存储器及其制作方法
US12136618B2 (en) 2020-04-14 2024-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside source contact
US11456290B2 (en) 2020-04-14 2022-09-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside source contact
US12114498B2 (en) 2020-04-14 2024-10-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN111566816A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 用于形成具有背面源极触点的三维存储器件的方法
CN111788687B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN113366638A (zh) * 2020-04-14 2021-09-07 长江存储科技有限责任公司 三维存储器器件和用于形成其的方法
US11626416B2 (en) 2020-04-14 2023-04-11 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional memory device with backside source contact
CN111566815A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 具有背面源极触点的三维存储器件
US11393844B2 (en) 2020-04-14 2022-07-19 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN113366638B (zh) * 2020-04-14 2023-07-21 长江存储科技有限责任公司 三维存储器器件和用于形成其的方法
WO2021208268A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside interconnect structures
US11488977B2 (en) 2020-04-14 2022-11-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11508750B2 (en) 2020-04-14 2022-11-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device including a peripheral circuit and a memory stack
CN111758164A (zh) * 2020-04-14 2020-10-09 长江存储科技有限责任公司 三维存储器件和用于形成其的方法
WO2021208195A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
WO2021208418A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN111415942A (zh) * 2020-05-14 2020-07-14 长江存储科技有限责任公司 三维存储器的形成方法
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112424933B (zh) * 2020-05-27 2024-05-28 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11695000B2 (en) 2020-05-27 2023-07-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11557601B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US12526996B2 (en) 2020-05-27 2026-01-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112424934B (zh) * 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
TWI756745B (zh) * 2020-05-27 2022-03-01 大陸商長江存儲科技有限責任公司 用於形成三維（3d）記憶體裝置的方法
US12255181B2 (en) 2020-05-27 2025-03-18 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN113097218B (zh) * 2020-05-27 2023-05-19 长江存储科技有限责任公司 三维存储器件
WO2021237491A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237881A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112585754B (zh) * 2020-05-27 2024-07-19 长江存储科技有限责任公司 用于形成三维存储器件的方法
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN112424933A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN113097218A (zh) * 2020-05-27 2021-07-09 长江存储科技有限责任公司 三维存储器件
CN112424934A (zh) * 2020-05-27 2021-02-26 长江存储科技有限责任公司 三维存储器件
CN113644076A (zh) * 2020-06-02 2021-11-12 长江存储科技有限责任公司 半导体结构及其制备方法
CN111769116A (zh) * 2020-06-02 2020-10-13 长江存储科技有限责任公司 半导体结构及其制备方法
CN113644076B (zh) * 2020-06-02 2023-12-15 长江存储科技有限责任公司 半导体结构及其制备方法
CN114078759A (zh) * 2020-08-19 2022-02-22 铠侠股份有限公司 半导体装置、半导体装置的制造方法及衬底的再利用方法

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KR20190058079A (ko) 2019-05-29
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