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CN111464034A - 电源转换器、用于开关模式电源的同步整流器控制器及其方法 - Google Patents

电源转换器、用于开关模式电源的同步整流器控制器及其方法 Download PDF

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CN111464034A
CN111464034A CN202010054536.7A CN202010054536A CN111464034A CN 111464034 A CN111464034 A CN 111464034A CN 202010054536 A CN202010054536 A CN 202010054536A CN 111464034 A CN111464034 A CN 111464034A
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Abstract

本发明涉及电源转换器、用于开关模式电源的同步整流器控制器及其方法。在一种形式中，该电源转换器包括变压器、耦接到初级绕组的第一初级侧晶体管、向该第一初级侧晶体管的栅极提供栅极信号的初级侧控制器、第一同步整流器SR晶体管、以及SR控制器。该第一SR晶体管具有耦接到该变压器的次级绕组的漏极、用于接收第一SR栅极信号的栅极、以及耦接到该电源转换器的第一输出端子的源极。该SR控制器耦接到第一SR晶体管的栅极和漏极，并且用于在漏极上的电压降至低于导通阈值时激活第一SR栅极信号，并且在漏极上的电压升至高于可变关断阈值时去激活第一SR栅极信号，其中可变关断阈值在第一SR栅极信号的预期导通时间内增加。

Description

电源转换器、用于开关模式电源的同步整流器控制器及其 方法
技术领域
本公开整体涉及电源转换电路，并且更具体地涉及用于开关模式电源等的同步整流器。
背景技术
开关模式电源可用于通过经由储能组件(诸如变压器)切换电流而从直流(DC)或交流(AC)输入电压产生DC电压。开关的占空比被控制以将输出电压调节到期望的电平。变压器的次级侧用于将电力以经调节的电压输送到负载。通常，开关模式电源通过整流器将电力输送到输出电容器和负载，当电源通过变压器的初级绕组传导电流时，该整流器可防止反向电流流动。
整流器可采取两种形式。无源整流器(诸如二极管)可与次级绕组串联放置，以防止反向电流流动。然而，如果输出电源电压超过二极管的击穿电压，则二极管不能适当地防止反向电流流动。此外，二极管在导通时导致正向电压降，从而降低了转换器的效率。为了解决这些问题，经常使用另一种形式的称为同步整流器的整流器。同步整流器包括与次级绕组串联连接的有源开关(通常为N沟道金属氧化物半导体场效应晶体管(MOSFET))，以及使晶体管在适当时间导通的控制器。由于晶体管可被完全偏置导通，所以同步整流器通常比无源整流器更高效。
同步整流器将漏极电压与各种阈值进行比较以确定何时使同步整流器晶体管导通和不导通。为了减少死区时间并实现高效率，需要更高的关断阈值电压。如果MOSFET封装和印刷电路板(PCB)图案所引起的杂散电感较大，则正关断阈值显示出高得多的系统效率及较小的死区时间。然而，正关断阈值可引起瞬变条件期间的延迟关断并且造成反向电流和漏极尖峰。为了防止瞬变条件期间的延迟关断，可将关断时间阈值设定为约零伏特或甚至负值。然而，零或负关断阈值会降低自身的系统效率。因此难以同时既实现较小的死区时间，又避免同步整流器关断期间的反向电流和漏极尖峰。
发明内容
在一个方面，电源转换器包括变压器、第一初级侧晶体管、初级侧控制器、第一同步整流器(SR)晶体管、以及同步整流器控制器。变压器具有初级绕组和次级绕组。第一初级侧晶体管耦接到所述初级绕组并且具有用于接收第一初级栅极信号的栅极，其中所述第一初级侧晶体管响应于所述第一初级栅极信号而使所述初级绕组选择性地传导电流。初级侧控制器具有用于接收电压反馈信号的输入、以及提供所述第一初级栅极信号的输出。第一同步整流器(SR)晶体管具有耦接到所述次级绕组的漏极、用于接收第一SR栅极信号的栅极、以及耦接到电源转换器的第一输出端子的源极。同步整流器控制器耦接到所述第一SR晶体管的所述栅极和所述漏极，并且用于在所述漏极上的电压降至低于导通阈值时激活所述第一SR栅极信号，并且在所述漏极上的电压升至高于可变关断阈值时去激活所述第一SR栅极信号，其中所述可变关断阈值在所述第一SR栅极信号的预期导通时间内增加。
在另一个方面，用于与具有漏极、栅极和源极的同步整流器(SR)晶体管一起使用的控制器包括第一比较器、第二比较器、第三比较器和第四比较器、逻辑电路、锁存器、以及栅极驱动器。第一比较器具有适于耦接到SR晶体管的漏极的负输入、正输入、以及输出。第二比较器具有适于耦接到SR晶体管的漏极的正输入、用于接收第一值的负输入、以及输出。第三比较器具有适于耦接到SR晶体管的漏极的正输入、用于接收第二值的负输入、以及输出。第四比较器具有适于耦接到SR晶体管的漏极的正输入、用于接收第三值的负输入、以及输出。逻辑电路耦接到所述第二比较器、所述第三比较器和所述第四比较器的所述输出并且具有输出，其中如果所述第二比较器、所述第三比较器和所述第四比较器中的任何一者的所述输出在预期导通时间的相应第一部分、第二部分和第三部分期间为活动的，则所述逻辑电路激活其所述输出。锁存器具有耦接到所述第一比较器的所述输出的置位输入、耦接到所述逻辑电路的所述输出的复位输入、以及输出。栅极驱动器具有耦接到所述锁存器的所述输出的输入、以及适于耦接到SR晶体管的栅极的输出。
在另一个方面，使用同步整流器(SR)晶体管进行电源转换的方法包括感测SR晶体管的漏极上的漏极电压；响应于所述漏极电压降至低于导通阈值而激活栅极信号以使SR晶体管导通；以及在所述漏极电压升至高于可变关断阈值时去激活所述栅极信号，其中所述可变关断阈值在所述栅极信号的预期导通时间内增加。
附图说明
通过参照附图可更好地理解本公开，并且本公开的多个特征和优点对于本领域的技术人员为显而易见的，在附图中：
图1以示意图形式示出了同步整流器晶体管的电学模型；
图2示出了可用于理解其操作的图1的电学模型的信号的时序图；
图3示出了时序图，该时序图示出了在采用正关断阈值时图1的同步整流器在轻负载条件下的操作；
图4示出了时序图，该时序图示出了在采用零关断阈值时图1的同步整流器在轻负载条件下的操作；
图5以示意图形式示出了根据各种实施方案的开关模式电源；
图6示出了时序图，该时序图示出了图5的开关模式电源的同步整流器晶体管的操作。
图7示出了时序图，该时序图示出了图5的同步整流器晶体管在变化负载条件下的操作；
图8以框图形式示出了可用于实现图5的同步整流器控制器的同步整流器控制器；
图9以框图形式示出了根据图8的时序发生器的一个实施方案的时序发生器；
图10以框图形式示出了可用于实现图8的时序发生器的时序发生器的另一个实施方案；
图11示出了时序图，该时序图示出了图8的同步整流器的另一个实施方案的操作；并且
图12以局部框图和局部示意图形式示出了可用于实现图11的时序图的操作的时序电路。
在不同附图中使用相同的参考符号来指示相同或类似的组件。除非另有说明，否则字词“耦接”以及其相关联的动词形式包括直接连接以及通过本领域已知的方式的间接电连接两者；并且除非另有说明，否则对直接连接的任一描述也暗示使用合适形式的间接电连接的替代实施方案。
具体实施方式
图1以示意图形式示出了同步整流器晶体管的电学模型100。电学模型100包括N沟道MOSFET 110、体二极管120、寄生电感器130和寄生电容器140。N沟道MOSFET 110具有第一源极/漏极端子、栅极、用于接收被标记为“ISR”的电流的第二源极/漏极端子、以及连接到第二源极/漏极端子的本体端子。体二极管120是PN结二极管，该PN结二极管具有连接到N沟道MOSFET 110的第二源极/漏极端子的阳极、以及连接到N沟道MOSFET 110的第一源极/漏极端子的阴极。寄生电感器130具有用于接收被标记为“VDRAIN”的电压的第一端子、连接到N沟道MOSFET 110的第一源极/漏极端子和体二极管120的阴极的第二端子，并且具有被标记为“LSTRAY”的相关电感。跨电感器130的电压降被标记为“VLS”。寄生电容器140具有连接到N沟道MOSFET 110的第一源极/漏极端子和体二极管120的阴极的第一端子、以及连接到N沟道MOSFET 110的第二源极/漏极端子的第二端子。
图2示出了可用于理解其操作的图1的电学模型100的信号的时序图200。在时序图200中，水平轴表示以微秒(μs)为单位的时间，并且竖直轴表示相应单位的某些信号的量值。时序图200包括以安培(amp)为单位的电流ISR的波形210、以伏特为单位的漏极电压VDRAIN的波形220、被标记为“VGATE”的栅极电压的波形、以及以伏特为单位的电感器电压VLS的波形240。时序图200还示出感兴趣的四个时间点，包括被标记为“t1”、“t2”、“t3”和“t4”的时间。
在t1之前，同步整流器关断。VGATE处于低电压，从而使N沟道MOSFET 110保持不导通(关断状态)。没有电流流过N沟道MOSFET 110并且体二极管120被反向偏置。在基于变压器的系统中，由于电流传导经过初级绕组，变压器中的通量在次级绕组上感生出高电压，即信号VDRAIN。然而，当使初级侧晶体管不导通时，VDRAIN下降，直到在时间t1时其达到零伏特。
在时间t1之后，体二极管120被正向偏置，从而使VLS降至低于零伏特并且使VDRAIN降低至低于零伏特。当VDRAIN降至被标记为“VTH_ON”的导通阈值时，同步整流器控制器在高电压下激活VGATE，从而使N沟道MOSFET 110在t2时导通(导通状态)。N沟道MOSFET 110在低导通电阻下导通，并且由于大部分电流流过N沟道MOSFET 110，因此寄生电感器130的第二端子上的电压跃升等于ISR量值与导通电阻之积的量。此时，VDRAIN遵照VLS减去由ISR量值确定的电阻性(IR)降。在t1与t4之间，电流ISR初始上升，然后下降，因为电流流动到负载使变压器中的通量减少。
在时间t3时，VDRAIN达到被标记为“VTH_OFF”的关断阈值。当VDRAIN达到VTH_OFF时，同步整流器控制器去激活通向N沟道MOSFET 110的VGATE信号。由于从N沟道MOSFET 110到体二极管120的电流路径发生变化，VDRAIN上的电压下降。在时间t3与t4之间，VDRAIN略微上升，因为流过寄生电感器130的电流减少。
在时间t4时，初级侧上的控制回路再次使初级侧晶体管导通。然而，t3与t4之间的时间限定死区时间，在该死区时间中，N沟道MOSFET 110不导通。从图2中可以看出，当关断阈值VTH_OFF减小时，被标记为“tDEAD”的死区时间增加，从而降低系统效率。
图3示出了时序图300，该时序图示出了在采用正关断阈值时图1的同步整流器在轻负载条件下的操作。在时序图300中，水平轴表示以μs为单位的时间，并且竖直轴表示相应单位的某些信号的量值。时序图300示出了显示以安培为单位的电流ISR的波形310、显示以伏特为单位的漏极电压VDRAIN的波形320、以及显示以伏特为单位的栅极电压VGATE的波形330。时序图300同样示出了感兴趣的三个时间点，t1、t2和t3。
时序图300示出了在采用正关断电压(VTH_OFF>0)时，电流ISR降至低于零，从而产生相对较大的反向电流，该反向电流流过寄生电感器130和N沟道MOSFET 110并且降低转换器的效率。初级侧控制器使初级侧晶体管在t1之前及到t2为止导通，而同步整流器控制器在t1与t3之间激活N沟道MOSFET 110。因此高关断阈值在t2与t3之间产生较大的非期望电流。
图4示出了时序图400，该时序图示出了在采用零关断阈值时图1的同步整流器在轻负载条件下的操作。在时序图400中，水平轴表示以μs为单位的时间，并且竖直轴表示相应单位的各种信号的量值。时序图400示出了显示以安培为单位的电流ISR的波形410、显示以伏特为单位的漏极电压VDRAIN的波形420、以及显示以伏特为单位的栅极电压VGATE的波形430。时序图400示出了感兴趣的两个时间点，t1和t2。
时序图400示出了在采用零关断电压(VTH_OFF≈0)时，ISR上的电流瞬变通常会消失。初级侧控制器使初级侧晶体管在t1之前及到t2为止导通，而同步整流器控制器在t1与t2之间激活N沟道MOSFET 110。在采用零伏特切换时，基本上没有死区时间，并且在大约相同的时间，即t2时，VGATE变为非活动的且初级侧开关变为非活动的。没有显着的反向电流，但将VTH_OFF设定为零会使得在负载变得更重时出现较大死区时间，并且这在高负载下具有更低效率。
根据所公开的实施方案，对于轻负载以及重负载而言，同步整流器控制器既提供高效率，又使得反向电流瞬变很少乃至没有。如下文将更详细描述的，通过提供多步关断阈值来做到这一点，该多步关断阈值随着负载的大小和切换周期的长度增加而增加。
图5以示意图形式示出了根据各种实施方案的电源转换器500。电源转换器500通常包括输入部分510、初级切换部分520、谐振槽530、变压器540、第一同步整流器电路550、第二输出部分560、同步整流器控制器570、输出部分580、以及反馈部分590。
输入部分510包括电磁干扰(EMI)滤波器512、二极管电桥514、功率因数校正(PFC)级516、以及输入电容器518。EMI滤波器512具有用于接收被标记为“VAC”的AC干线电压的输入端口、以及输出端口。二极管电桥514具有连接到EMI滤波器512的输出端口的输入端口、以及输出端口。PFC级516具有连接到二极管电桥514的输出端口的输入端口、以及输出端口，该输出端口具有第一端子和连接到初级地的第二端子。电容器518具有连接到PFC级516的输出端口的第一端子的第一端子、以及连接到次级地的第二端子。
初级切换部分520包括高端晶体管522、低端晶体管524和LLC控制器526。高端晶体管522是N沟道MOSFET，其具有连接到PFC级516的输出端口的第一端子的漏极、栅极、源极、以及连接到其源极的本体端子，并且被示出为具有体二极管和电容器，它们各自耦接在源极与漏极之间。低端晶体管524是N沟道MOSFET，其具有连接到高端晶体管522的源极的漏极、栅极、连接到初级地的源极、以及连接到其源极的本体端子，它们各自耦接在源极与漏极之间。LLC控制器526具有用于接收反馈信号的第一输入、连接到初级地的第二输入、连接到高端晶体管522的栅极的第一输出、以及连接到低端晶体管524的栅极的第二输出。
谐振槽530包括电容器532、电感器534和电感器536。电容器532具有连接到高端晶体管522的源极的第一端子、以及第二端子。电感器534具有连接到电容器532的第二端子的第一端子、第二端子。电感器536具有连接到电感器534的第二端子的第一端子、连接到初级地的第二端子，并且可表示变压器540的初级绕组处的磁化电感。
变压器540具有初级绕组542和次级绕组544，该次级绕组具有第一段546和第二段548。初级绕组532具有连接到电感器534的第二端子并连接到电感器536的第一端子的第一端、以及连接到初级地的第二端。第一段546具有第一端、以及用于提供被标记为“VO”的输出电压的第二端。第二段548具有连接到第一段546的第二端子的第一端、以及第二端。
第一同步整流器电路550包括同步整流器晶体管551、电阻器552和电容器553。同步整流器551具有连接到第二段548的第二端的漏极、栅极、以及连接到次级地的源极，并且被示出为具有体二极管和电容器，它们各自耦接在源极与漏极之间。电阻器552具有第一端子、用于接收被标记为“ROFFSET1”的信号的控制端子、以及连接到第二段548的第二端的第二端子。电容器553具有连接到电阻器552的第一端子的第一端子、以及连接到次级地的第二端子。
第二输出部分560包括同步整流器晶体管561、电阻器562和电容器563。同步整流器561具有连接到第一段546的第一端的漏极、栅极、以及连接到次级地的源极，并且被示出为具有体二极管和电容器，它们各自耦接在源极与漏极之间。电阻器562具有连接到第一段546的第一端并连接到同步整流器晶体管561的漏极的第一端子、用于接收被标记为“ROFFSET2”的信号的控制端子、以及第二端子。电容器563具有连接到电阻器562的第一端子、连接到第一段546的第一端并连接到同步整流器晶体管561的漏极的第一端子，以及连接到次级地的第二端子。
集成电路控制器中的同步整流器控制器570具有八个端子，包括连接到同步整流器晶体管551的栅极的被标记为“G1”的端子、连接到次级地的被标记为“GND”的端子、连接到次级地的被标记为“VS1”的端子、连接到电阻器552和电容器553的第一端子的被标记为“VD1”的端子、连接到次级地的被标记为“VS2”的端子、连接到电阻器562和电容器563的第一端子的被标记为“VD2”的端子、连接到变压器540的次级绕组的中心抽头(并且可另选地连接到外部电源)的被标记为“VDD”的端子、以及连接到同步整流器561的栅极的被标记为“G2”的端子。
输出部分580包括电容器582和电阻器584。电容器582是输出电容器，其具有连接到次级绕组的中心抽头的第一端子、以及连接到次级地的第二端子。电阻器584具有连接到次级绕组的中心抽头的第一端子、以及连接到次级地的第二端子，并且表示负载的电阻。
反馈部分590包括电阻器591、592、593、594和595、电容器596、分流调节器597、光耦合器598、以及电阻器599。电阻器591具有连接到变压器540的次级绕组的中心抽头的第一端子、以及第二端子。电阻器592具有连接到电阻器591的第二端子的第一端子、以及连接到次级地的第二端子。电阻器593具有连接到变压器540的次级绕组的中心抽头的第一端子、以及第二端子。电阻器594具有连接到变压器540的次级绕组的中心抽头的第一端子、以及第二端子。电阻器595具有连接到电阻器594的第二端子的第一端子、以及第二端子。电容器596具有连接到电阻器595的第二端子的第一端子、以及连接到电阻器591的第二端子的第二端子。分流调节器597具有连接到电阻器591的第二端子的第一端子、第二端子、以及连接到次级地的第三端子。光耦合器598具有连接到电阻器593的第二端子的第一输入侧端子、连接到电阻器594的第二端子的第二输入侧端子、连接到LLC控制器526的第一输入的第一输出侧端子、以及连接到初级地的第二输出侧端子。电阻器599具有连接到LLC控制器526的第一输入的第一端子、以及连接到初级地的第二端子。
在操作中，电源转换器500是具有两个同步整流器晶体管551和561的离线电感器-电感器-电容器(LLC)控制器，其操作由同步整流器控制器570根据本文所讨论的技术来控制。输入部分510接收离线AC干线电压VAC并且通过二极管电桥514和输入电容器518将其转换为平滑半正矢波形。EMI滤波器512对高频分量进行滤波，所述高频分量可干扰接近电源转换器500的其他电子设备。初级切换部分520控制能量向变压器540的初级绕组的输送，并且LLC控制器526根据从光耦合器598接收到的输出电压反馈信号以流向变压器540的初级绕组的电流的50％占空比来控制操作频率。谐振槽530是有抗电路，其在通过初级绕组542切换电流时存储能量，并且在其他时间的电流时输送能量，从而有助于保持零电压切换和高效率。变压器540具有中心抽头的次级绕组以使用两个输出部分来提供输出电压VO。同步整流器电路550和560使用相应同步整流器晶体管551和561将电力输送到输出部分580。反馈部分590形成反馈信号，该反馈信号使用光耦合器598越过隔离屏障。
应当显而易见的是，虽然本文所公开的同步整流器控制技术可与图6的示例性LLC转换器一起使用，但它们也可与其他开关模式电源架构一起使用。
图6示出了时序图，该时序图示出了图5的电源转换器500的同步整流器晶体管551的操作。在时序图600中，水平轴表示以μs为单位的时间，并且竖直轴表示相应单位的某些信号的量值。时序图600示出了显示以安培为单位的电流ISR的波形610、显示以伏特为单位的漏极电压VDRAIN的波形620、以及显示以伏特为单位的被标记为“SR_COND”的信号的波形630。时序图600示出感兴趣的五个时间点，t1、t2、t3、t4和t5。
SR_COND是在栅极电压G1变为高的时间(t1)与漏极电压VDRAIN将已超过被标记为“VTH_HGH”的高阈值的时间(t5)之间处于高电压的信号。同步整流器控制器570使用在栅极电压的预期导通时间内增加的可变关断阈值。在时序图600所示的实施方案中，可变关断阈值在预期导通时间的第一部分期间从第一值开始。第一值被标记为“VTH_OFF1”且等于0伏特，并且第一部分是从t1到t2。第一部分确立最小导通时间，该最小导通时间可为例如SR_COND在被标记为“SR_COND(n–1)”的前一周期期间活动的时间的0至50％。
可变关断阈值在预期导通时间的第二部分期间处于高于第一值的第二值。第二值被标记为“VTH_OFF2”并且可为例如被标记为“VTH_OFF3”的第三值的60％。预期导通时间的第二部分在该导通时间的第一部分之后，并且在该示例中是从t2到t3。第二部分可为例如SR_COND(n–1)的50％至70％。
可变关断阈值在预期导通时间的第三部分期间处于高于第二值的第三值，即VTH_OFF3。预期导通时间的第三部分在该导通时间的第二部分之后，并且在该示例中是从t3到t4。第三部分可为例如SR_COND(n–1)的70％至100％。在t4与t5之间，同步整流器控制器570提供死区时间。
为了防止噪声所引起的N沟道MOSFET晶体管的非期望关断(即，误触发)，同步整流器控制器570将消抖时间添加到第一部分。不将该消抖时间添加到第二部分和第三部分。
通过提供在该周期内增加的可变阈值，同步整流器控制器570在所有预期负载范围中同时实现了高效率和良好瞬变响应。同步整流器控制器570也足够稳健以处理负载的迅速变化(及因此切换频率的自然变化)。
图7示出了时序图700，该时序图示出了图5的同步整流器晶体管551在变化负载条件下的操作。在时序图700中，水平轴表示以μs为单位的时间，并且竖直轴表示相应单位的各种信号的量值。时序图700示出了显示以安培为单位的电流ISR的波形710、显示以伏特为单位的漏极电压VDRAIN的波形720、以及显示以伏特为单位的信号“SR_COND”的波形730。时序图700示出与对应于第一负载条件的第一第(n–1)周期相关联的感兴趣的五个时间点t1、t2、t3、t4和t5，以及与对应于第二负载条件的第二第(n)周期相关联的被标记为“t6”、“t7”、“t8”、“t9”和“t10”的一组五个时间点。波形710、波形720和波形730在第一周期期间基本上与图6所示的对应波形相同，其中SR_COND指示G1变为高的时间与VDRAIN将已超过前一(n–1)周期的被标记为VTH_HGH的高阈值的时间之间的时间。
然而，在t5之后，负载减轻，并且自然切换频率fS增加。因此ISR波形710具有更小的峰和更短的周期。然而，SR_COND反映G1变为高的时间以及VDRAIN将已超过前一(n–1)周期的被标记为VTH_HGH的高阈值的时间。如图7所示，初级侧控制器使初级侧晶体管在t6之前不久不导通，并且同步整流器控制器570在时间t6时激活N沟道MOSFET。死区时间是t8与t9之间的时间，并且占该周期的比例保持与第(n–1)周期大约相同。然而，与第n周期不同，VDRAIN波形在第二步期间达到该阈值，此时VTH是VTH_OFF电平的60％。因此当负载减轻时，可变阈值确保同步整流器晶体管在该周期的早些时候关断以保持高效率而没有大瞬变电流。
现在将描述可用于实现各种特征的电路。
图8以框图形式示出了可用于实现图5的同步整流器控制器570的同步整流器控制器800。同步整流器控制器800包括被标记为“VD1/VD2”的漏极输入端子801、被标记为“G1/G2”的栅极输出端子802、比较器810、820、830和840、时序电路850、锁存器860、以及栅极驱动器870。比较器810具有用于接收被标记为“VTH_ON”的导通阈值的正输入、连接到漏极输入端子801的负输入端子、以及用于提供被标记为“SR ON”的信号的输出端子。比较器820具有连接到漏极输入端子801的正输入、用于接收VTH_OFF1的负输入端子、以及输出端子。比较器830具有连接到漏极输入端子801的正输入、用于接收VTH_OFF2的负输入端子、以及输出端子。比较器840具有连接到漏极输入端子801的正输入、用于接收VTH_OFF3的负输入端子、以及输出端子。
时序电路850包括“与”门851、852和853、消抖时间电路854、“或”门855、以及时序发生器856。“与”门851具有连接到比较器820的输出的第一输入、用于接收被标记为“T1STEP”的信号的第二输入、以及输出。“与”门852具有连接到比较器830的输出的第一输入、用于接收被标记为“T2STEP”的信号的第二输入、以及输出。“与”门853具有连接到比较器840的输出的第一输入、用于接收被标记为“T3STEP”的信号的第二输入、以及输出。消抖时间电路854具有连接到“与”门851的输出的输入、以及输出。“或”门855具有连接到消抖时间电路854的输出的第一输入、连接到“与”门852的输出的第二输入、连接到“与”门853的输出的第三输入、以及用于提供被标记为“SR OFF”的信号的输出。时序发生器856具有连接到端子801的第一输入、第二输入、连接到“与”门851的第二输入端子的用于提供T1STEP信号的第一输出、连接到“与”门852的第二输入端子的用于提供T2STEP信号的第二输出、以及连接到“与”门853的第二输入端子的用于提供T3STEP信号的第三输出。
锁存器860具有连接到比较器810的输出的被标记为“S”的置位输入、连接到“或”门855的输出的被标记为“R”的复位输入、以及连接到时序发生器856的第二输入的用于提供被标记为“VG1/VG2”的信号的被标记为“Q”的输出。栅极驱动器870具有连接到锁存器860的输出的输入、以及连接到栅极端子802的输出。同步整流器控制器570包括具有相同构造的两个电路，其中一个为连接到端子VD1和G1的用于同步整流器晶体管551的电路，另一个为连接到端子VD2和G2的用于同步整流器晶体管561的电路。同步整流器控制器800中的电路还连接到VDD和GND端子，但这些连接未在图8中明确示出。
在操作中，比较器810将同步整流器晶体管的激活时间确定为漏极电压降至低于VTH_ON的时间。当漏极电压降至低于VTH_ON时，比较器810激活SR导通信号，这会使锁存器860置位并且引起栅极驱动器870将栅极端子802上的信号G1或G2驱动到使同步整流器晶体管导通的电压。
同步整流器控制器800如下关断同步整流器晶体管。比较器820、830和840中的每一者在VDRAIN升至高于相应阈值时激活其相应输出。时序发生器856确定使用相应阈值的时间。在该周期的第一部分(例如前一周期的0-50％)期间，时序发生器856激活T1STEP，使得如果在T1STEP为活动的时(在消抖时间之后)VDRAIN升至高于VTH_OFF1，则“或”门855激活SR关断信号，从而使锁存器860复位并且引起驱动器870去激活栅极信号以使同步整流器晶体管不导通。在该周期的第二部分(例如前一周期的50-70％)期间，时序发生器856激活T2STEP，使得如果在T2STEP为活动的时VDRAIN升至高于VTH_OFF2，则“或”门855激活SR关断信号，从而使锁存器860复位并且引起驱动器870去激活栅极信号以使同步整流器晶体管不导通。在该周期的第三部分(例如前一周期的70-100％)期间，时序发生器856激活T3STEP，使得如果在T3STEP为活动的时VDRAIN升至高于VTH_OFF3，则“或”门855激活SR关断信号，从而使锁存器860复位并且引起驱动器870去激活栅极信号以使同步整流器晶体管不导通。
图9以框图形式示出了根据图8的时序发生器856的一个实施方案的时序发生器900。时序发生器900包括用于接收VG1信号的端子901、用于接收VD1信号的端子902、用于提供T1STEP信号的端子903、用于提供T2STEP信号的端子904、用于提供T3STEP信号的端子905、比较器910、锁存器920、被标记为“S/H”的采样保持电路930、以及除法器940、950和960。比较器910具有连接到端子902的正输入、用于接收VTH_HGH信号的负输入、以及输出。锁存器920具有连接到端子901的S输入、连接到比较器910的输出的R输入、以及用于提供SR_COND信号的输出。采样保持电路930具有连接到锁存器920的Q输出的输入、以及用于提供SR_COND(n–1)信号的输出。除法器940具有连接到采样保持电路930的输出的输入、连接到端子903的第一输出、以及连接到端子903的第二输出。除法器950具有连接到采样保持电路930的输出的第一输入、连接到除法器940的第二输出的第二输入、连接到端子904的第一输出、以及第二输出。除法器960具有连接到采样保持电路930的输出的第一输入、连接到除法器950的第二输出的第二输入、以及连接到端子905的输出。
在操作中，SR_COND信号是在VG1变为高的时间与VD1将已超过“VTH_HGH”的时间之间处于高电压的信号。信号VG1的激活使锁存器920置位并确立SR_COND的开始，并且VD1超过VTH_HGH的点使锁存器920复位并确立SR_COND的结束。采样保持电路930存储指示SR_COND活动的时间长度的值，并且提供SR_COND(n–1)信号以反映前一周期的SR_COND波形。除法器940、950和960将SR_COND(n–1)的时间段分成三个部分，这三个部分在上文所讨论的示例中对应于SR_COND(n–1)的0-50％、SR_COND(n–1)的50-70％以及SR_COND(n–1)的70-100％。
采样保持电路930及除法器940、950和960的实现可采取多种形式。例如，采样保持电路930可对固定电流源进行积分以将电荷存储在电容器中，其中电容器的电压与SR_COND(n–1)的持续时间成比例。然后除法器940、950和960中的每一者可使用所采样的电压来形成具有适当开始时序和持续时间的对应TSTEP波形。例如，除法器940可使T1STEP波形的开始与VG1的激活同步，并且将采样保持电路930的输出处的电压平分并提供持续时间为SR_COND(n–1)一半的T1STEP。除法器950可提供T2STEP，其持续时间为从除法器940的第二输出所指示的T1STEP的去激活开始的SR_COND(n–1)的20％。同样，除法器960可提供T3STEP，其持续时间为从除法器950的第二输出所指示的T2STEP的去激活开始的SR_COND(n–1)的30％。应当显而易见的是，该示例仅是实现图8的时序发生器856的功能的一个特定方式。
图10以框图形式示出了根据图8的时序发生器856的另一个实施方案的时序发生器1000的另一个实施方案。时序发生器1000包括用于接收VG1信号的端子1001、用于提供T1STEP信号的端子1002、用于提供T2STEP信号的端子1003、用于提供T3STEP信号的端子1004、采样保持电路1010、除法器1020、除法器1030和除法器1040。在该实施方案中，VG1信号用作SR_COND信号的代理，并且采样保持电路1010具有连接到端子1001的输入、以及用于提供SR_COND(n–1)信号的输出。除法器1020具有连接到采样保持电路1010的输出的输入、连接到端子1002的第一输出、以及第二输出。除法器1030具有连接到采样保持电路1010的输出的第一输入、连接到除法器1020的第二输出的第二输入、连接到端子1003的第一输出、以及第二输出。除法器1040具有连接到采样保持电路1010的输出的第一输入、连接到除法器1030的第二输出的第二输入、以及连接到端子1004的输出。
时序发生器1000类似于时序发生器900，不同的是其仅使用从G1高到G1低的时间的VG1信号来形成SR_COND。由于死区时间在连续周期之间保持基本上恒定并且仅占周期时间的小部分，因此仅使用栅极电压来形成SR_COND近似于使用栅极和漏极电压两者的操作。因此时序发生器1000实现与时序发生器900类似的结果，但具有简化电路设计。
图11示出了时序图1100，该时序图示出了图8的同步整流器的另一个实施方案的操作。时序图1100类似于时序图600，不同的是在该实施方案中，VTH_OFF2不是VTH_OFF1与VTH_OFF3之间的固定值，而是在预期导通时间的第二部分内在VTH_OFF1与VTH_OFF3之间线性地变化。
图12以局部框图和局部示意图形式示出了可用于实现图11的时序图的操作的时序电路1200。时序电路1200包括用于接收VTH_OFF1的端子1201、用于接收VTH_OFF3的端子1202、用于提供信号T2STEP的端子1203、用于提供VTH_OFF2的端子、减法器1210、除法器1220、电流源1230、电容器1240、反相器1250以及开关1260。减法器具有连接到端子1201的第一输入、连接到端子1202的第二输入、以及用于提供VTH_OFF3与VTH_OFF1之间的差值的输出。除法器1220具有连接到减法器1210的输出的第一输入、用于接收T2STEP信号的第二输入、以及用于提供等于(VTH_OFF3-VTH_OFF1)/T2STEP的值的输出。电流源1230具有用于接收被标记为“V1”的电压的第一端子、连接到端子1204的第二端子、以及连接到除法器1220的输出端子的控制端子。电容器1240具有连接到电流源1230的第二端子的第一端子、以及连接到地的第二端子。反相器1250具有连接到端子1203的第一端子、以及输出。开关1260具有连接到电容器1240的第一端子的第一端子、连接到地的第二端子、以及连接到反相器1250的输出端子的控制端子。
在操作中，当T2STEP为低时，电容器1240接地，即其在VTH_OFF1＝0伏特时存储VTH_OFF1的值。当T2STEP为高时，电容器1240对电流源1230所提供的电流进行积分。减法器1210形成端子1202处所接收的VTH_OFF3与端子1201处所接收的VTH_OFF1之间的差值。除法器1220形成具有等于(VTH_OFF3-VTH_OFF1)/T2STEP的量值的值。该电压控制可变电流源1230的电流，该可变电流源作为积分器操作并且对电容器1240充电。因此电容器1240的第一端子上的电压(即VTH_OFF2)在由T2STEP限定的时间段内从VTH_OFF1线性地上升至VTH_OFF2。
在VTH_OFF3不等于0伏特的另一个实施方案中，电容器1240的第二端子将转而接收VTH_OFF1。当VTH_OFF3等于0伏特时，可省略减法器1210。
因此，已经描述了开关模式电源转换器的各种实施方案。在一种形式中，电源转换器包括通过增加关断阈值来控制同步整流器晶体管的同步整流器控制器，其中关断阈值在栅极信号的预期导通时间内增加。在一个示例中，该阈值可在预期导通时间的第一部分期间具有第一值，在预期导通时间的第一部分之后的预期导通时间的第二部分期间具有高于第一值的第二值，并且在预期导通时间的第二部分之后的预期导通时间的第三部分期间具有高于第二值的第三值。在另一个示例中，可变关断阈值在预期导通时间的第一部分期间具有第一值，在预期导通时间的第三部分期间具有高于第一值的第三值，并且在第一部分之后且在第三部分之前的预期导通时间的第二部分期间具有在第一值与第三值之间变化的第二值。
上文所公开的主题应被视为示例性的而非限制性的，并且所附权利要求书旨在涵盖落在权利要求书的真实范围内的所有此类修改、增强和其他实施方案。例如，同步整流器控制方法可用于多种开关模式电源，包括LLC、电压模式反激、同步整流器(SR)反激等。另外虽然上文示出的示例已将N沟道MOSFET晶体管用作同步整流组件，但可在其他实施方案中使用其他晶体管类型。此外，可使用其他增加关断阈值的方式，包括更多或更少的离散步骤、可变步骤等。
在一种形式中，电源转换器包括变压器、第一初级侧晶体管、初级侧控制器、第一同步整流器(SR)晶体管、以及同步整流器控制器。变压器具有初级绕组和次级绕组。第一初级侧晶体管耦接到所述初级绕组并且具有用于接收第一初级栅极信号的栅极，其中所述第一初级侧晶体管响应于所述第一初级栅极信号而使所述初级绕组选择性地传导电流。初级侧控制器具有用于接收电压反馈信号的输入、以及提供所述第一初级栅极信号的输出。第一同步整流器(SR)晶体管具有耦接到所述次级绕组的漏极、用于接收第一SR栅极信号的栅极、以及耦接到电源转换器的第一输出端子的源极。同步整流器控制器耦接到所述第一SR晶体管的所述栅极和所述漏极，并且用于在所述漏极上的电压降至低于导通阈值时激活所述第一SR栅极信号，并且在所述漏极上的电压升至高于可变关断阈值时去激活所述第一SR栅极信号，其中所述可变关断阈值在所述第一SR栅极信号的预期导通时间内增加。
根据一个方面，可变关断阈值在所述预期导通时间的第一部分期间具有第一值，在所述预期导通时间的所述第一部分之后的所述预期导通时间的第二部分期间具有高于所述第一值的第二值，并且在所述预期导通时间的所述第二部分之后的所述预期导通时间的第三部分期间具有高于所述第二值的第三值。在这种情况下，所述第一值可为大约零伏特且所述预期导通时间的所述第一部分为所述预期导通时间的大约零至百分之五十，所述第二值可为最终值的大约百分之六十且所述预期导通时间的所述第二部分为所述预期导通时间的大约百分之五十至百分之七十，并且所述第三值可为大约所述最终值且所述预期导通时间的所述第三部分为所述预期导通时间的大约百分之七十至百分之一百。SR控制器还可具有第一比较器，该第一比较器具有耦接到所述第一SR晶体管的所述漏极的负输入、正输入和输出；锁存器，该锁存器具有耦接到所述第一比较器的所述输出的置位输入以及输出；栅极驱动器，该栅极驱动器具有耦接到所述锁存器的所述输出的输入以及用于提供所述第一SR栅极信号的输出；第二比较器，该第二比较器具有耦接到所述第一SR晶体管的所述漏极的正输入、用于接收所述第一值的负输入以及输出；第三比较器，该第三比较器具有耦接到所述第一SR晶体管的所述漏极的正输入、用于接收所述第二值的负输入以及输出；第四比较器，该第四比较器具有耦接到所述第一SR晶体管的所述漏极的正输入、用于接收所述第三值的负输入以及输出；以及逻辑电路，该逻辑电路耦接到所述第二比较器、所述第三比较器和所述第四比较器的所述输出并且具有输出，其中如果所述第二比较器、所述第三比较器和所述第四比较器的所述输出中的任何一者在所述预期导通时间的相应所述第一部分、第二部分和第三部分期间为活动的，则所述逻辑电路激活其所述输出，其中所述锁存器还具有耦接到所述逻辑电路的所述输出的复位输入。
逻辑电路可包括第一“与”门，该第一“与”门具有耦接到所述第二比较器的所述输出的第一输入、第二输入以及输出；第二“与”门，该第二“与”门具有耦接到所述第三比较器的所述输出的第一输入、第二输入以及输出；第三“与”门，该第三“与”门具有耦接到所述第四比较器的所述输出的第一输入、第二输入以及输出；以及“或”门，该“或”门具有分别耦接到所述第一“与”门、所述第二“与”门和所述第三“与”门的所述输出的第一输入、第二输入和第三输入以及耦接到所述锁存器的所述复位输入的输出。在这种情况下，逻辑电路还可包括耦接在所述第一“与”门的所述输出与所述“或”门的所述第一输入之间的消抖定时器。逻辑电路还可包括时序发生器，该时序发生器具有耦接到所述第一SR晶体管的所述漏极的第一输入、耦接到所述锁存器的输出的第二输入、以及分别耦接到所述第一“与”门、所述第二“与”门和所述第三“与”门的所述第二输入的第一输出、第二输出和第三输出。
根据另一个方面，电源转换器还可包括第二SR晶体管，该第二SR晶体管具有耦接到所述次级绕组的漏极、接收第二SR栅极信号的栅极以及耦接到电源转换器的所述第一输出端子的源极，其中所述SR控制器耦接到所述第二SR晶体管的所述栅极和所述漏极，用于在所述第二SR晶体管的所述漏极上的电压降至低于所述导通阈值时激活所述第二SR栅极信号，并且在所述第二SR晶体管的所述漏极上的电压升至高于所述可变关断阈值时去激活所述第二SR栅极信号，其中所述可变关断阈值在所述第二SR栅极信号的所述预期导通时间内增加。在这种情况下，所述次级绕组可包括第一端、第二端和中心抽头，其中所述第一端耦接到所述第一SR晶体管的所述漏极，所述第二端耦接到所述第二SR晶体管的所述漏极，并且所述中心抽头形成电源转换器的第二输出端子。
在另一种形式中，用于与具有漏极、栅极和源极的同步整流器(SR)晶体管一起使用的控制器包括第一比较器、第二比较器、第三比较器和第四比较器、逻辑电路、锁存器、以及栅极驱动器。第一比较器具有适于耦接到SR晶体管的漏极的负输入、正输入、以及输出。第二比较器具有适于耦接到SR晶体管的漏极的正输入、用于接收第一值的负输入、以及输出。第三比较器具有适于耦接到SR晶体管的漏极的正输入、用于接收第二值的负输入、以及输出。第四比较器具有适于耦接到SR晶体管的漏极的正输入、用于接收第三值的负输入、以及输出。逻辑电路耦接到所述第二比较器、所述第三比较器和所述第四比较器的所述输出并且具有输出，其中如果所述第二比较器、所述第三比较器和所述第四比较器中的任何一者的所述输出在预期导通时间的相应第一部分、第二部分和第三部分期间为活动的，则所述逻辑电路激活其所述输出。锁存器具有耦接到所述第一比较器的所述输出的置位输入、耦接到所述逻辑电路的所述输出的复位输入、以及输出。栅极驱动器具有耦接到所述锁存器的所述输出的输入、以及适于耦接到SR晶体管的栅极的输出。
根据一个方面，时序发生器具有耦接到所述锁存器的所述输出的输入，并且基于从所述锁存器的所述输出为活动的到所述锁存器的所述输出为非活动的时间来确定所述预期导通时间的所述第一部分、第二部分和第三部分。
根据另一个方面，时序发生器还包括斜坡电路，该斜坡电路具有用于接收所述第一值的输入、用于接收所述第二值的输入、用于接收所述第二时序信号的第三输入、以及用于提供所述第二值的输出，其中所述斜坡电路在所述第二时序信号为活动的时在所述第一值与所述第三值之间改变所述第二值。
根据又一个方面，所述预期导通时间的所述第一部分为所述预期导通时间的大约零至百分之五十，所述预期导通时间的所述第二部分为所述预期导通时间的大约百分之五十至百分之七十，并且所述预期导通时间的所述第三部分为所述预期导通时间的大约百分之七十至百分之一百。
在又一种形式中，使用同步整流器(SR)晶体管进行电源转换的方法包括感测SR晶体管的漏极上的漏极电压；响应于所述漏极电压降至低于导通阈值而激活栅极信号以使SR晶体管导通；以及在所述漏极电压升至高于可变关断阈值时去激活所述栅极信号，其中所述可变关断阈值在所述栅极信号的预期导通时间内增加。
根据一个方面，该方法还包括将SR晶体管耦接到变压器的次级绕组，并且根据来自所述次级绕组的输出电压与期望电压之间的差值来驱动所述变压器的初级绕组。根据该其他方面，驱动所述变压器的所述初级绕组可包括通过谐振槽驱动所述初级绕组。
根据另一个方面，所述去激活包括在所述预期导通时间的第一部分期间以第一值生成所述可变关断阈值，在所述预期导通时间的所述第一部分之后的所述预期导通时间的第二部分期间以第二值生成所述可变关断阈值，并且在所述预期导通时间的所述第二部分之后的所述预期导通时间的第三部分期间以高于所述第二值的第三值生成所述可变关断阈值。
根据又一个方面，所述去激活还包括在所述预期导通时间的大约零至百分之五十期间以大约零伏特生成所述可变关断阈值，在所述预期导通时间的大约百分之五十至百分之七十期间以最终值的大约百分之六十生成所述可变关断阈值，并且在所述预期导通时间的大约百分之七十至百分之一百期间以大约所述最终值生成所述可变关断阈值。
根据再一个方面，所述去激活包括在所述预期导通时间的第一部分期间以第一值生成所述可变关断阈值，在所述预期导通时间的第三部分期间以高于所述第一值的第三值生成所述可变关断阈值，并且在所述第一部分之后且在所述第三部分之前的所述预期导通时间的第二部分期间以在所述第一值与所述第三值之间变化的第二值生成所述可变关断阈值。
因而，在法律允许的最大程度上，本发明的范围应该由以下权利要求书及其等同形式所容许的最宽泛解释来确定，并且不应受到前述详细说明的约束或限制。

Claims (10)

1.一种电源转换器，包括：
变压器，所述变压器具有初级绕组和次级绕组；
第一初级侧晶体管，所述第一初级侧晶体管耦接到所述初级绕组并且具有用于接收第一初级栅极信号的栅极，其中所述第一初级侧晶体管响应于所述第一初级栅极信号而使所述初级绕组选择性地传导电流；
初级侧控制器，所述初级侧控制器具有用于接收电压反馈信号的输入，以及提供所述第一初级栅极信号的输出；
第一同步整流器SR晶体管，所述第一SR晶体管具有耦接到所述次级绕组的漏极、用于接收第一SR栅极信号的栅极，以及耦接到所述电源转换器的第一输出端子的源极；和
同步整流器控制器，所述同步整流器控制器耦接到所述第一SR晶体管的所述栅极和所述漏极，用于在所述漏极上的电压降至低于导通阈值时激活所述第一SR栅极信号，并且在所述漏极上的电压升至高于可变关断阈值时去激活所述第一SR栅极信号，其中所述可变关断阈值在所述第一SR栅极信号的预期导通时间内增加。
2.根据权利要求1所述的电源转换器，其中所述可变关断阈值：
在所述预期导通时间的第一部分期间具有第一值；
在所述预期导通时间的所述第一部分之后的所述预期导通时间的第二部分期间具有高于所述第一值的第二值；并且
在所述预期导通时间的所述第二部分之后的所述预期导通时间的第三部分期间具有高于所述第二值的第三值。
3.根据权利要求2所述的电源转换器，其中所述SR控制器包括：
第一比较器，所述第一比较器具有耦接到所述第一SR晶体管的所述漏极的负输入、正输入，以及输出；
锁存器，所述锁存器具有耦接到所述第一比较器的所述输出的置位输入，以及输出；和
栅极驱动器，所述栅极驱动器具有耦接到所述锁存器的所述输出的输入，以及用于提供所述第一SR栅极信号的输出。
4.根据权利要求3所述的电源转换器，其中所述SR控制器还包括：
第二比较器，所述第二比较器具有耦接到所述第一SR晶体管的所述漏极的正输入、用于接收所述第一值的负输入，以及输出；
第三比较器，所述第三比较器具有耦接到所述第一SR晶体管的所述漏极的正输入、用于接收所述第二值的负输入，以及输出；
第四比较器，所述第四比较器具有耦接到所述第一SR晶体管的所述漏极的正输入、用于接收所述第三值的负输入，以及输出；和
逻辑电路，所述逻辑电路耦接到所述第二比较器、所述第三比较器和所述第四比较器的所述输出并且具有输出，其中如果所述第二比较器、所述第三比较器和所述第四比较器的所述输出中的任何一者在所述预期导通时间的相应所述第一部分、所述第二部分和所述第三部分期间为活动的，则所述逻辑电路激活其所述输出，其中所述锁存器还具有耦接到所述逻辑电路的所述输出的复位输入。
5.根据权利要求1所述的电源转换器，其中所述可变关断阈值：
在所述预期导通时间的第一部分期间具有第一值；
在所述预期导通时间的第三部分期间具有高于所述第一值的第三值；并且
在所述第一部分之后且在所述第三部分之前的所述预期导通时间的第二部分期间具有在所述第一值与所述第三值之间变化的第二值。
6.一种用于与具有漏极、栅极和源极的同步整流器SR晶体管一起使用的控制器，包括：
第一比较器，所述第一比较器具有适于耦接到所述SR晶体管的所述漏极的负输入、正输入，以及输出；
第二比较器，所述第二比较器具有适于耦接到所述SR晶体管的所述漏极的正输入、用于接收第一值的负输入，以及输出；
第三比较器，所述第三比较器具有适于耦接到所述SR晶体管的所述漏极的正输入、用于接收第二值的负输入，以及输出；
第四比较器，所述第四比较器具有适于耦接到所述SR晶体管的所述漏极的正输入、用于接收第三值的负输入，以及输出；和
逻辑电路，所述逻辑电路耦接到所述第二比较器、所述第三比较器和所述第四比较器的所述输出并且具有输出，其中如果所述第二比较器、所述第三比较器和所述第四比较器中的任何一者的所述输出在预期导通时间的相应第一部分、第二部分和第三部分期间为活动的，则所述逻辑电路激活其所述输出；
锁存器，所述锁存器具有耦接到所述第一比较器的所述输出的置位输入、耦接到所述逻辑电路的所述输出的复位输入，以及输出；和
栅极驱动器，所述栅极驱动器具有耦接到所述锁存器的所述输出的输入，以及适于耦接到所述SR晶体管的所述栅极的输出。
7.根据权利要求6所述的控制器，还包括：
时序发生器，所述时序发生器耦接到所述逻辑电路并且具有用于提供分别与所述预期导通时间的所述第一部分、所述第二部分和所述第三部分相对应的第一时序信号、第二时序信号和第三时序信号的输出。
8.根据权利要求7所述的控制器，其中：
所述时序发生器还具有耦接到所述SR晶体管的所述漏极的第一输入以及耦接到所述锁存器的所述输出的第二输入，并且基于当所述锁存器的所述输出为活动时与当所述SR晶体管的所述漏极上的电压高于高阈值时之间的时间来确定所述预期导通时间的所述第一部分、所述第二部分和所述第三部分。
9.一种用于使用同步整流器SR晶体管进行电源转换的方法，包括：
感测所述SR晶体管的漏极上的漏极电压；
响应于所述漏极电压降至低于导通阈值而激活栅极信号以使所述SR晶体管导通；以及
在所述漏极电压升至高于可变关断阈值时去激活所述栅极信号，其中所述可变关断阈值在所述栅极信号的预期导通时间内增加。
10.根据权利要求9所述的方法，其中所述去激活包括：
在所述预期导通时间的第一部分期间以第一值生成所述可变关断阈值；
在所述预期导通时间的所述第一部分之后的所述预期导通时间的第二部分期间以第二值生成所述可变关断阈值；以及
在所述预期导通时间的所述第二部分之后的所述预期导通时间的第三部分期间以高于所述第二值的第三值生成所述可变关断阈值。
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