CN111200009A - 超结器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种超结器件，由保护环氧化膜将电流流动区以及终端区的截止区打开，在电流流动区的超结结构的各P型柱的顶部都形成有P型阱；JFET离子注入由保护环氧化膜自对准定义并同时形成JFET区和包围截止区的电场阻挡层；栅极结构采用分栅平面栅结构，JFET离子注入在分栅平面栅的栅氧化膜的形成工艺之前进行，使JFET离子注入杂质具有经过栅氧化膜的热氧化工艺进行退火推进的结构。本发明还公开了一种超结器件的制造方法。本发明能对JFET区和电场阻挡层实现更好的扩散，从而能降低器件的导通电阻以及提高器件的可靠性，能防止在截止区处发生软击穿，能提高器件的抗电流冲击能力，同时不会增加工艺成本以及降低开关损耗。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种超结(superjunction)器件的制造方法。
背景技术
现有超结器件包括电流流动区通常也称电荷流动区和承受电压的终端区，在电流流动区和终端区之间还包括过渡区。在电流流动区中，有交替排列的P型柱和N型柱即P-N柱，P-N柱形成超结结构，通常，P型柱是由填充于沟槽即超结沟槽中的P型外延层组成，N型柱由P型柱之间的N型外延层组成。以条状的P-N柱的结构为例，每个N柱的上方有一个栅极结构，栅极结构包括平面栅结构和沟槽栅结构。对于平面栅结构，该栅极结构可以部分覆盖周边的P型柱，也可以不覆盖，每个P型柱的上方有一个P型阱，在P型阱里有一个由N+区组成的源区；在源区顶部形成有一个接触孔，源区通过顶部的接触孔连接到由正面金属层组成的源极即金属源极；同时，源区的接触孔的底部还通过一个高浓度的P+接触区与P型阱相连。
相邻的P型阱之间有一个N型区域，器件导通时，被栅极结构覆盖的P型阱表面反型并形成沟道，源区的电子经过P型阱表面的反型层即沟道流动到P型阱之外的N型区域，之后通过N型外延即N型柱以及N型柱底部的N型外延流动到背面高浓度的漏区并流动到由背面金属层组成的漏极，从而形成导通电流。
两个相邻P型阱之间N型区域也称为JFET区，现有技术中，为了降低导通电阻，通常在两个相邻P型阱之间N型区域注入一定的N型离子，例如磷离子，形成一个浓度比N型外延层高的区域，从而降低器件的导通电阻(Rdson)。
为了降低器件的开关损耗，减小逆导电容(Crss)是很有效的，Crss等于栅漏电容(Cgd)。为了减小Cgd一个最直接的方法是减小栅极和JFET区域的覆盖面积，一种器件的设计平面栅设计成分开的结构即采用分栅平面栅。
现有技术中，采用分栅平面栅后，为了降低器件的导通电阻，会利用离子注入进行一次JFET离子注入，现有的技术中，JFET离子注入置于多晶硅栅刻蚀完成后，而JFET离子注入完成之后再进行源区的N+离子注入，之后会经过一个激活过程，通过该激活过程同时来实现对源区和JFET区的激活，激活温度一般在900℃～950℃，所有，现有工艺中，JFET区与N+源区将经历基本一样的热过程，这个过程对JFET区的扩散作用比较有限，因此会影响器件的Rdson，同时由于JFET区域的浓度较高，使得该区域的电场强度提高，会影响器件的可靠性。
过渡区中有一个和电流流动区的P型阱相连的P型环区域，该P型区域上有接触孔，接触孔之下也有一个高浓度的P+接触区；因此P型环通过P+接触区和顶部的接触孔接触并通过顶部的接触孔连接到由正面金属层组成的源极；这样，P型环和电流流动区中的P型阱以及源区都连接到源极。
终端区用于在横向上承受源区和漏区之间的电压，在一般的超结MOSFET器件中，该终端区主要由交替排列的P-N柱构成，或者在交替排列的P-N柱之外侧，还有一个由N+区组成的截止区。这个交替排列的P-N柱在源区和漏区之间加反向偏置时，其中的载流子互相耗尽，形成一个耗尽区用于承受这个横向电压。为了提高器件的竞争能力，需要采用最小的终端尺寸，这样P-N柱的横向电场强度就会加大，从而使得器件终端的设计更加重要。
这个N+截止区是一个很高浓度的N型区域，因此在器件的终端区的P-N柱相互耗尽，将接近N+区域的N-外延层耗尽完了，接触到N+区域时，会出现一个电场强度的尖峰(局部电场强度提高),造成器件的漏电增加，出现软击穿。
此外，超结器件如超结MOSFET，由于比导通电阻减小，适应于一定电流的器件芯片面积不断减小，如何提高器件的抗电流冲击能力也一直是一个挑战。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能实现分栅平面栅结构来降低器件的栅漏电容，同时能对具有分栅平面栅结构的超结器件的JFET区实现更好的扩散，从而能降低器件的导通电阻以及提高器件的可靠性，同时不会增加工艺成本；能防止在截止区处发生软击穿，能提高器件的抗电流冲击能力。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；由第一氧化膜进行光刻刻蚀形成的保护环氧化膜将所述电流流动区打开以及将所述过渡区覆盖以及将由N+区组成的截止区以内的所述终端区覆盖。
在所述电流流动区中包括如下结构：
N型外延层，所述N型外延层进行干法刻蚀形成多个沟槽；在所述沟槽中填充由P型外延层并组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构。
在各所述P型柱的顶部都形成有一个P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面。
JFET区，所述JFET区通过JFET离子注入形成且所述JFET离子注入的区域由所述保护环氧化膜自对准定义；所述JFET区的掺杂浓度小于所述P型阱的掺杂浓度，在叠加有所述JFET离子注入的杂质的所述P型阱的表面依然保持为P型掺杂，使所述JFET区自对准位于所述P型阱之间。
分栅平面栅结构，由栅氧化膜和多晶硅栅叠加而成；由一个所述N型柱和邻近的一个所述P型柱组成一个超结单元，在同一所述超结单元的所述N型柱上方的包括两个分开的所述分栅平面栅结构。
各所述多晶硅栅覆盖对应的所述P型阱并延伸到所述P型阱邻近的所述JFET区域的表面，被所述多晶硅栅所覆盖的所述P型阱的表面用于形成沟道；所述分栅平面栅结构使所述JFET区域和所述多晶硅栅之间的横向交叠区域减少，从而减少器件的栅漏电容。
由N+区组成的源区形成在所述P型阱的表面且所述源区和所述多晶硅栅的位于所述P型阱上的侧面自对准。
所述JFET离子注入在所述栅氧化膜的形成工艺之前进行，所述栅氧化膜为热氧化膜，使所述JFET区具有经过所述栅氧化膜的热氧化工艺进行退火推进的结构，所述栅氧化膜的热氧化工艺使所述JFET区的扩散区域增加，能减少漂移区电阻；所述JFET区的扩散区域增加同时使所述P型阱形成所述沟道的区域减少，能减少沟道电阻；所述JFET区的扩散区域增加还使所述JFET区和所述P型阱形成的PN结缓变效果增加，改善器件的可靠性；形成所述沟道所需的阈值电压由所述JFET区和所述P型阱的叠加后的P型净掺杂浓度决定，从而能提高所述P型阱的掺杂浓度并从而提高器件的抗电流击穿能力。
所述过渡区和所述终端区中也形成有所述超结结构。
在所述过渡区中形成有P型环。
在所述终端区中形成有和所述JFET区的工艺相同且同时形成的电场阻挡层，所述电场阻挡层的掺杂浓度比所述截止区低2个以上数量级，所述电场阻挡层在所述栅氧化膜的热过程作用下充分扩散并在纵向和横向上将所述截止区充分包围，使器件反偏时避免耗尽层接触到所述截止区并将电场中止在所述电场阻挡层中，从而改善器件的软击穿特性。
进一步的改进是，所述第一氧化膜的厚度为
进一步的改进是，所述第一氧化膜的工艺温度为800℃以上。
进一步的改进是，所述栅氧化膜的厚度为
所述多晶硅栅的厚度为
进一步的改进是，所述栅氧化膜的热氧化工艺的条件为：工艺温度为1050℃，氧化膜淀积工艺时间为60分钟，从800℃至1050℃的升温速率为5℃/分钟，从1050℃至800℃的降温速率为2℃/分钟。
进一步的改进是，所述JFET离子注入的工艺条件为：注入杂质为磷，注入剂量为1E12cm-2～4E12cm-2，注入能量为30Kev～100Kev。
或者，所述JFET离子注入分成注入能量不同的两次，两次注入对应的注入能量分布为：30Kev～60Kev和500Kev～1.5MeKev，注入杂质都为磷，注入剂量都为1E12cm-2～4E12cm-2。
进一步的改进是，所述P型阱的离子注入的工艺条件为：注入杂质为硼，注入剂量为3E13cm-2～1E14cm-2，注入能量为30Kev～100Kev。
所述P型环的形成工艺和所述P型阱的形成工艺相同且同时形成；或者，所述P型环单独采用一次光刻定义加P型离子注入形成。
进一步的改进是，所述源区的离子注入的工艺条件为：注入杂质为磷或砷，注入剂量为3E15cm-2～8E15cm-2，注入能量为30Kev～100Kev；所述源区的离子注入完成之后进行快速热退火激活，所述源区对应的快速热退火的工艺条件为：退火温度为1000℃～1100℃，退火时间为15s～30s；
所述截止区和所述源区的形成工艺相同且同时形成。
为解决上述技术问题，本发明提供的超结器件的制造方法中的超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括如下步骤：
步骤一、在N型半导体衬底上形成N型外延层，采用光刻定义加干法刻蚀工艺在所述N型外延层中形成多个沟槽，在所述沟槽中填充P型外延层组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；在所述电流流动区、所述过渡区和所述终端区中都形成有所述超结结构。
步骤二、在所述电流流动区中的各所述P型柱的顶部都形成一个P型阱，各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；在所述过渡区中形成P型环。
步骤三、在所述半导体衬底表面形成第一氧化膜，之后采用光刻定义加氧化膜刻蚀的工艺对所述第一氧化膜进行刻蚀形成保护环氧化膜；所述保护环氧化膜将所述电流流动区打开以及将所述过渡区覆盖以及将后续形成的截止区以内的所述终端区覆盖。
步骤四、以所述保护环氧化膜为自对准掩模，进行JFET离子注入在所述电流流动区中自对准形成JFET区以及所述终端区的最外侧形成电场阻挡层；所述JFET区的掺杂浓度小于所述P型阱的掺杂浓度，在叠加有所述JFET离子注入的杂质的所述P型阱的表面依然保持为P型掺杂，使所述JFET区自对准位于所述P型阱之间。
步骤五、采用热氧化工艺形成栅氧化膜，之后形成多晶硅栅；利用所述JFET离子注入放置在所述栅氧化膜的热氧化工艺之前的特点，实现采用所述栅氧化膜的热氧化工艺对所述JFET区和所述电场阻挡层的杂质进行退火推进，从而使所述JFET区和所述电场阻挡层的扩散区域增加；所述JFET区的扩散区域增加能减少漂移区电阻；所述JFET区的扩散区域增加同时使所述P型阱形成的沟道的区域减少，能减少沟道电阻；所述JFET区的扩散区域增加还使所述JFET区和所述P型阱形成的PN结缓变效果增加，改善器件的可靠性。
步骤六、采用光刻定义加刻蚀工艺依次对所述多晶硅栅和所述栅氧化膜进行刻蚀形成由刻蚀后的所述栅氧化膜和所述多晶硅栅叠加而成的所述分栅平面栅结构。
所述分栅平面栅结构位于所述电流流动区中，由一个所述N型柱和邻近的一个所述P型柱组成一个超结单元；所述电流流动区中，在同一所述超结单元的所述N型柱上方的包括两个分开的所述分栅平面栅结构；各所述分栅平面栅结构对应的所述多晶硅栅覆盖对应的所述P型阱并延伸到所述P型阱邻近的所述JFET区域的表面，被所述多晶硅栅所覆盖的所述P型阱的表面用于形成沟道；所述分栅平面栅结构使所述JFET区域和所述多晶硅栅之间的横向交叠区域减少，从而减少器件的栅漏电容。
步骤七、采用光刻加N+离子注入在所述电流流动区中的所述P型阱的表面型由N+区组成的源区以及在所述终端区的最外侧形成所述截止区，所述源区和所述多晶硅栅的位于所述P型阱上的侧面自对准。
所述电场阻挡层的掺杂浓度比所述截止区低2个以上数量级，所述电场阻挡层在纵向和横向上将所述截止区充分包围，使器件反偏时避免耗尽层接触到所述截止区并将电场中止在所述电场阻挡层中，从而改善器件的软击穿特性。
进一步的改进是，步骤三中，所述第一氧化膜的厚度为
所述第一氧化膜的工艺温度为800℃以上。
进一步的改进是，步骤五中形成的所述栅氧化膜的厚度为
所述多晶硅栅的厚度为
进一步的改进是，所述栅氧化膜的热氧化工艺的条件为：工艺温度为1050℃，氧化膜淀积工艺时间为60分钟，从800℃至1050℃的升温速率为5℃/分钟，从1050℃至800℃的降温速率为2℃/分钟。
进一步的改进是，步骤四中，所述JFET离子注入的工艺条件为：注入杂质为磷，注入剂量为1E12cm-2～4E12cm-2，注入能量为30Kev～100Kev。
或者，所述JFET离子注入分成注入能量不同的两次，两次注入对应的注入能量分布为：30Kev～60Kev和500Kev～1.5MeKev，注入杂质都为磷，注入剂量都为1E12cm-2～4E12cm-2。
进一步的改进是，步骤二中，所述P型阱的离子注入的工艺条件为：注入杂质为硼，注入剂量为3E13cm-2～1E14cm-2，注入能量为30Kev～100Kev。
所述P型环采用和所述P型阱相同的工艺同时形成；或者，所述P型环单独采用一次光刻定义加P型离子注入形成。
进一步的改进是，步骤七中，所述源区的离子注入的工艺条件为：注入杂质为磷或砷，注入剂量为3E15cm-2～8E15cm-2，注入能量为30Kev～100Kev；所述源区的离子注入完成之后进行快速热退火激活，所述源区对应的快速热退火的工艺条件为：退火温度为1000℃～1100℃，退火时间为15s～30s。
本发明能取得如下有益技术效果：
一、在电流流动区中，本发明超结器件结合了分栅平面栅结构和JFET区的工艺结构，分栅平面栅结构能实现对JFET区的较小的覆盖，从而能降低器件的栅漏电容并降低器件的开关损耗。
本发明中的JFET区的工艺结构具有采用了栅氧化膜的热过程进行退火扩散的结构，在工艺上仅需将JFET离子注入的工艺放置在栅氧化膜的形成工艺之前即可实现，由于栅氧化膜的热过程的温度较高且时间较长且还包括了较长时间的升降温过程，故栅氧化膜的热过程能够对JFET区进行很好的扩散，提高JFET区的扩散效果，JFET区的扩散效果的提高能得到如下有益技术效果：
1、由于JFET区得到更多的扩散，使得JFET区的范围扩大，或者说表面高浓度区域的范围扩大，这样能降低器件的导通电阻，JFET区在整体上属于超结器件的漂移区中，JFET区降低的导通电阻对应于漂移区电阻。
2、由于JFET区更多的扩撒，缩短了超结器件的沟道长度，这样也同样能降低器件的导通电阻；沟道长度的缩短所产生的导通电阻的降低主要对应于沟道电阻的降低。
3、由于JFET区得到更多的扩散，靠近栅氧化膜和硅界面处的P型阱和JFET区形成的PN结变得更缓变，会降低此处在器件反偏条件下的电场强度，减小器件的漏电，并改善器件的可靠性。
另外，本发明的JFET离子注入的注入区域直接采用保护环氧化膜自对准定义，自对准定义具有较低的工艺成本低；同时，保护环氧化膜通常也称为G-field氧化膜，保护环氧化膜的厚度比较厚，通常为8000埃～15000埃，利用保护环氧化膜作为JFET离子注入的掩模，可以承受更高的离子注入能量，从而使得器件的设计更加便利。现有技术中，是在栅极结构包括栅氧化膜和多晶硅栅的叠加层结构形成之后再进行JFET离子注入，而栅氧化膜和多晶硅栅的叠加层的厚度一般在5000埃～6000埃，比保护环氧化膜的厚度要明显的低，所以，本发明对JFET离子注入的注入能量的调节更加容易，对器件的设计更加便利。
另外，本发明的JFET区的离子注入的工艺条件的便利性提高以及JFET区的扩散效果的提高仅是通过对JFET区的形成工艺做精心的设计实现，不需要增加其它额外的工艺成本，所以本发明还具有工艺成本低的特点。
二、在终端区中，本发明在终端区的最外侧还形成有和JFET区采用相同工艺且同时形成的电场阻挡层，电场阻挡层的掺杂浓度比截止区低2个以上数量级，从而能使器件在反偏时避免耗尽层接触到截止区，从而能改善器件的软击穿特性并从而能减小在反向偏置下的漏电电流，并能改善器件的可靠性；
同时，电场阻挡层在栅氧化膜的热过程作用下充分扩散并在纵向和横向上将截止区充分包围，能使电场中止在电场阻挡层中，对于提高器件的击穿电压，抗电流冲击能力等都有帮助。
三、在电流流动区中，本发明超结器件的形成沟道对应的阈值电压由P型阱的表面净掺杂浓度决定，而P型阱表面中叠加由N型的JFET区，故为了使阈值电压保持为和没有JFET区的器件的阈值电压相同，P型阱的深度和杂质浓度会整体增加，从而能提高器件的抗电流冲击能力。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例超结器件的俯视图；
图2是本发明实施例超结器件的剖面示意图；
图3A-图3H是本发明实施例超结器件的制造方法各步骤中器件的剖面示意图；
图4A是现有超结器件的电流流动区的器件单元的结构仿真图；
图4B是本发明实施例超结器件的电流流动区的器件单元的结构仿真图；
图5是本发明实施例超结器件和现有超结器件的JFET区和P型阱的杂质浓度分布曲线。
具体实施方式
如图1所示，是本发明实施例超结器件俯视图；一般的超结器件结构，都包含电流流动区、横向承受反向偏置电压的终端区和处于电流流动区和终端区之间的过渡区，终端区环绕于所述电流流动区的外周，图1中1区表示电流流动区，2区表示过渡区，3区表示终端区。
1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P型阱连接在一起；现有技术中，2区中一般有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。
3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。
3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电流流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。
如图2所示，是本发明实施例超结器件的剖面示意图；本发明实施例超结器件的中间区域为电流流动区即1区，终端区即3区环绕于所述电流流动区的外周，过渡区即2区位于所述电流流动区和所述终端区之间；由第一氧化膜7进行光刻刻蚀形成的保护环氧化膜7将所述电流流动区打开以及将所述过渡区覆盖以及将由N+区组成的截止区110b以内的所述终端区覆盖。
在所述电流流动区中包括如下结构：
N型外延层2，所述N型外延层2进行干法刻蚀形成多个沟槽41,沟槽41的标示请参考图3A所示；在所述沟槽41中填充由P型外延层并组成P型柱51，由各所述P型柱51之间的所述N型外延层2组成N型柱2，由多个交替排列的所述N型柱2和所述P型柱51组成的超结结构。图2中，将N型柱也采用N型外延层对应的标记2表示。
在各所述P型柱51的顶部都形成有一个P型阱6且各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱2的表面。
JFET区10a，所述JFET区10a通过JFET离子注入形成且所述JFET离子注入的区域由所述保护环氧化膜7自对准定义；所述JFET区10a的掺杂浓度小于所述P型阱6的掺杂浓度，在叠加有所述JFET离子注入的杂质的所述P型阱6的表面依然保持为P型掺杂，使所述JFET区10a自对准位于所述P型阱6之间。
分栅平面栅结构，由栅氧化膜8和多晶硅栅9叠加而成；由一个所述N型柱2和邻近的一个所述P型柱51组成一个超结单元，在同一所述超结单元的所述N型柱2上方的包括两个分开的所述分栅平面栅结构。
各所述多晶硅栅9覆盖对应的所述P型阱6并延伸到所述P型阱6邻近的所述JFET区10a域的表面，被所述多晶硅栅9所覆盖的所述P型阱6的表面用于形成沟道；所述分栅平面栅结构使所述JFET区10a域和所述多晶硅栅9之间的横向交叠区域减少，从而减少器件的栅漏电容。
由N+区组成的源区110a形成在所述P型阱6的表面且所述源区110a和所述多晶硅栅9的位于所述P型阱6上的侧面自对准。
所述JFET离子注入在所述栅氧化膜8的形成工艺之前进行，所述栅氧化膜8为热氧化膜，使所述JFET区10a具有经过所述栅氧化膜8的热氧化工艺进行退火推进的结构，所述栅氧化膜8的热氧化工艺使所述JFET区10a的扩散区域增加，能减少漂移区电阻；所述JFET区10a的扩散区域增加同时使所述P型阱6形成所述沟道的区域减少，能减少沟道电阻；所述JFET区10a的扩散区域增加还使所述JFET区10a和所述P型阱6形成的PN结缓变效果增加，改善器件的可靠性；形成所述沟道所需的阈值电压由所述JFET区10a和所述P型阱6的叠加后的P型净掺杂浓度决定，从而能提高所述P型阱6的掺杂浓度并从而提高器件的抗电流击穿能力。
所述过渡区和所述终端区中也形成有所述超结结构。由图1所示可知，所述过渡区和所述终端区中的所述超结结构的所述P型柱和所述N型柱都是由所述电流流动区中对应的所述P型柱和所述N型柱延伸而成。剖面结构如图2所示，可知，在所述N型外延层2中形成有多个沟槽41,42,43，沟槽的标记请参考图3A所示；在所述沟槽41,42,43中填充由P型外延层并组成P型柱51,52,53，由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构。所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。
本发明实施例超结器件中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图3A中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。
在所述过渡区中形成有P型环6a。
在所述终端区中形成有和所述JFET区10a的工艺相同且同时形成的电场阻挡层10b，所述电场阻挡层10b的掺杂浓度比所述截止区110b低2个以上数量级，所述电场阻挡层10b在所述栅氧化膜8的热过程作用下充分扩散并在纵向和横向上将所述截止区110b充分包围，使器件反偏时避免耗尽层接触到所述截止区110b并将电场中止在所述电场阻挡层10b中，从而改善器件的软击穿特性。
本发明实施例中，所述第一氧化膜7的厚度为
所述第一氧化膜7的工艺温度为800℃以上。
所述栅氧化膜8的厚度为
所述多晶硅栅9的厚度为
所述栅氧化膜8的热氧化工艺的条件为：工艺温度为1050℃，氧化膜淀积工艺时间为60分钟，从800℃至1050℃的升温速率为5℃/分钟，从1050℃至800℃的降温速率为2℃/分钟。
所述JFET离子注入的工艺条件为：注入杂质为磷，注入剂量为1E12cm-2～4E12cm-2，注入能量为30Kev～100Kev。或者，所述JFET离子注入分成注入能量不同的两次，两次注入对应的注入能量分布为：30Kev～60Kev和500Kev～1.5MeKev，注入杂质都为磷，注入剂量都为1E12cm-2～4E12cm-2。由于，本发明实施例中，所述JFET离子注入采用所述保护环氧化膜为自对准定义的掩模，而所述保护环氧化膜的厚度较厚，故所述JFET离子注入能采用较高的注入能量，方便对所述JFET离子注入的工艺调节。
所述P型阱6的离子注入的工艺条件为：注入杂质为硼，注入剂量为3E13cm-2～1E14cm-2，注入能量为30Kev～100Kev。所述P型环6a采用和所述P型阱6相同的工艺同时形成。在其他实施例中也能为：所述P型环6a单独采用一次光刻定义加P型离子注入形成。
所述源区110a的离子注入的工艺条件为：注入杂质为磷或砷，注入剂量为3E15cm-2～8E15cm-2，注入能量为30Kev～100Kev；所述源区110a的离子注入完成之后进行快速热退火激活，所述源区110a对应的快速热退火的工艺条件为：退火温度为1000℃～1100℃，退火时间为15s～30s。所述截止区110b和所述源区110a的形成工艺相同且同时形成。
如图2所示，电流流动区中，所述超结器件还包括如下正面结构：
层间膜11，接触孔121a，由正面金属层组成的源极14a和栅极(未示出)。
接触孔121a穿过层间膜11。源区110a通过顶部对应的接触孔121a连接到源极14a，所述多晶硅栅17通过顶部对应的接触孔121a连接到栅极。
所述层间膜11的厚度为8000埃～10000埃，
所述源区110a顶部对应的接触孔121a还穿过源区110a和底部的所述P型阱14相接触，而且在所述源区110a对应的接触孔121a的底部形成有P+掺杂的阱接触区13。
所述超结器件还包括如下背面结构：
所述N型外延层2形成于半导体衬底1的表面，硅衬底1采用N型重掺杂的结构并直接形成超结器件的漏区，在漏区1的背面形成有由背面金属层15组成的漏极。
在所述过渡区中，所述P型环6a通过接触孔121b连接到所述源极14a。
在所述终端区中，在所述保护环氧化膜7的表面上还形成有多晶硅场板9a，所述多晶硅场板9a通过接触孔连接到由正面金属层组成的电极14b，电极14b能为栅极。
在所述截止区110b顶部形成有接触孔121c并通过接触孔121c连接到由正面金属层组成的电极14c，在接触孔121c的底部形成有阱接触区13。
所述N型外延层2能为单层的，N型杂质浓度一致。所述N型外延层2也能是双层或多层，由不同杂质浓度构成的，或者杂质浓度连续变化，或阶梯变化的，以满足器件设计中对性能的要求。
本发明实施例超结器件中，以一个600V的N型超结MOSFET为例进行参数的详细说明：
所述半导体衬底1的电阻率0.001ohm·cm～0.003ohm·cm；所述N型外延层2的电阻1ohm·cm～2ohm.cm,厚度为45微米～60微米。本发明实施例中，半导体衬底1为硅衬底，所述N型外延层2为硅外延层。
所述P型柱对应的沟槽的深度通常为40微米～45微米，所述沟槽的宽度为4微米，间距为5微米。在所述沟槽的底部和所述半导体衬底1之间形成有缓冲层，通常，所述缓冲层直接由所述N型外延层2组成，所述缓冲层的厚度即图3A中T1能为5微米，通过设置所述缓冲层使超结器件具有较好的抗电流冲击能力。
本发明实施例能取得如下有益技术效果：
一、在电流流动区中，本发明实施例超结器件结合了分栅平面栅结构和JFET区10a的工艺结构，分栅平面栅结构能实现对JFET区10a的较小的覆盖，从而能降低器件的栅漏电容并降低器件的开关损耗。
本发明实施例中的JFET区10a的工艺结构具有采用了栅氧化膜8的热过程进行退火扩散的结构，在工艺上仅需将JFET离子注入的工艺放置在栅氧化膜8的形成工艺之前即可实现，由于栅氧化膜8的热过程的温度较高且时间较长且还包括了较长时间的升降温过程，故栅氧化膜8的热过程能够对JFET区10a进行很好的扩散，提高JFET区10a的扩散效果，JFET区10a的扩散效果的提高能得到如下有益技术效果：
1、由于JFET区10a得到更多的扩散，使得JFET区10a的范围扩大，或者说表面高浓度区域的范围扩大，这样能降低器件的导通电阻，JFET区10a在整体上属于超结器件的漂移区中，JFET区10a降低的导通电阻对应于漂移区电阻。
2、由于JFET区10a更多的扩撒，缩短了超结器件的沟道长度，这样也同样能降低器件的导通电阻；沟道长度的缩短所产生的导通电阻的降低主要对应于沟道电阻的降低。
3、由于JFET区10a得到更多的扩散，靠近栅氧化膜8和硅界面处的P型阱6和JFET区10a形成的PN结变得更缓变，会降低此处在器件反偏条件下的电场强度，减小器件的漏电，并改善器件的可靠性。
另外，本发明实施例的JFET离子注入的注入区域直接采用保护环氧化膜7自对准定义，自对准定义具有较低的工艺成本低；同时，保护环氧化膜7通常也称为G-field氧化膜，保护环氧化膜7的厚度比较厚，通常为8000埃～15000埃，利用保护环氧化膜7作为JFET离子注入的掩模，可以承受更高的离子注入能量，从而使得器件的设计更加便利。现有技术中，是在栅极结构包括栅氧化膜8和多晶硅栅9的叠加层结构形成之后再进行JFET离子注入，而栅氧化膜8和多晶硅栅9的叠加层的厚度一般在5000埃～6000埃，比保护环氧化膜7的厚度要明显的低，所以，本发明实施例对JFET离子注入的注入能量的调节更加容易，对器件的设计更加便利。
另外，本发明实施例的JFET区10a的离子注入的工艺条件的便利性提高以及JFET区10a的扩散效果的提高仅是通过对JFET区10a的形成工艺做精心的设计实现，不需要增加其它额外的工艺成本，所以本发明还具有工艺成本低的特点。
二、在终端区中，本发明实施例在终端区的最外侧还形成有和JFET区10a采用相同工艺且同时形成的电场阻挡层10b，电场阻挡层10b的掺杂浓度比截止区110b低2个以上数量级，从而能使器件在反偏时避免耗尽层接触到截止区110b，从而能改善器件的软击穿特性并从而能减小在反向偏置下的漏电电流，并能改善器件的可靠性；
同时，电场阻挡层10b在栅氧化膜8的热过程作用下充分扩散并在纵向和横向上将截止区110b充分包围，能使电场中止在电场阻挡层10b中，对于提高器件的击穿电压，抗电流冲击能力等都有帮助。
三、在电流流动区中，本发明实施例超结器件的形成沟道对应的阈值电压由P型阱6的表面净掺杂浓度决定，而P型阱6表面中叠加由N型的JFET区10a，故为了使阈值电压保持为和没有JFET区10a的器件的阈值电压相同，P型阱6的深度和杂质浓度会整体增加，从而能提高器件的抗电流冲击能力。
现结合附图来说明本发明实施例器件和现有超结器件的区别：
如图4A所示，是现有超结器件的电流流动区的器件单元的结构仿真图，现有超结器件的所述JFET区10a的形成工艺通过多晶硅栅9的自对准定义形成，故现有超结器件的JFET区10a的形成工艺放置在所述栅氧化膜8的形成工艺之后，JFET10a采用和源区110a相同的退火条件进行激活扩散。
如图4B所示，是本发明实施例超结器件的电流流动区的器件单元的结构仿真图；图4A中，横坐标为X坐标，单位为微米；纵坐标为Y坐标，单位为微米。图4A中的各区域的标记也采用图2中相同的标记。图4A中还采用不同的不同的深度的颜色表示不同的掺杂浓度，图4A打印成黑白色后不同的深度的颜色对应于不同灰度的颜色。DopingConcentration表示掺杂浓度，NetActive表示净掺杂，单位为cm-3。
可以看出，本发明实施例超结器件的所述JFET区10a的扩散区域变大，表现在：
本发明实施例器件的JFET区10a的深度Da大于现有器件的JFET区10a的深度Db，本发明实施例器件的JFET区10a的扩散到所述多晶硅栅17底部的宽度La大于现有器件的JFET区10a对应的宽度Lb。所以，本发明实施例在没有增加工艺的情况下，使得器件的JFET区10a得到了更充分的扩散。
如图5所示，是本发明实施例超结器件和现有超结器件的JFET区和P型阱的杂质浓度分布曲线，曲线101对应于本发明实施例器件的曲线，曲线102位现有器件的曲线。可以看出：
宽度d2对应的区域为本发明实施例器件的JFET区10a；宽度d1对应的区域为本发明实施例器件的P型阱6。
宽度d102对应的区域为现有器件的JFET区10a；宽度d101对应的区域为现有器件的P型阱6。
宽度d1约1.2微米，宽度d101约1.7微米，因此由于被所述多晶硅栅17覆盖的所述P型阱6的表面用于形成沟道，故本发明实施例器件的沟道长度得到减小，降低了沟道部分的导通电阻。
同时，本发明实施例器件的JFET区10a得到更多的扩散；半个原包对应的JFET区10a的宽度d2约1.1微米，大于现有器件对应的宽度d102，宽度d102约0.35微米，这样进一步降低了JFET区域的导通电阻。
从图4A、图4B以及图5的比较还能看到，本发明实施例器件，P型阱和JFET区形成的PN结变得更缓变，降低了器件的反向偏置情况下该结附近的电场强度，降低了器件的漏电特性并改善了器件的可靠性。
图2中，在截止区110b域的NJFET区即电场阻挡层10b扩散宽度和深度都大于N+区即截止区110b，NJFET区将N+区域包围，可以看到在NJFET区采用60Kev，2E12cm-2的情况下，NJFET区经过扩散后的浓度为1cm-3～3e16cm-3，明显高于N外延层2的杂质浓度5E15cm-3，但是远低于N+区域的杂质浓度1cm-3～2E20cm-3。这个NJFET区10b因此在较低浓度的N型外延层2和特高浓度的N+区110b之间，形成了电场阻挡层10b，或者缓冲层，在器件漏极和源极之间反向偏置，终端区域的P-N柱相互耗尽时，可以在很多情况下避免耗尽层接触到N+区域110b，从而改善器件的软击穿特性，降低器件的漏电。
本发明实施例的JFET离子注入置于保护环场氧化膜7的光刻和刻蚀之后，对电流流动区进行了全面注入，这样，在栅氧化膜8的Si界面处，P型阱6的注入扩散后的杂质量需要去除JFET离子注入的量才是表面P型杂质的净杂质量，为了得到产品的相同的阈值电压，P型阱的注入剂量需要提高，从而使得P型阱的深度和杂质浓度整体增加，提高了器件的抗电流冲击能力。例如在一个工艺流程中，如果没有JFET离子注入到沟道区域，为了得到阈值电压3.5V的产品，P型阱6的注入条件能是注入能量为60Kev，注入剂量为5E13cm-3；在采用在Gfield后全面进行JFET离子注入，注入条件是注入杂质为磷，注入能量为60KEV，注入剂量为2E12cm-2时，为了得到产品的阈值电压3.5V，需要的P型阱的注入条件是注入能量为60Kev，注入剂量为8E13cm-3；P型阱的注入剂量增加明显，改善了器件的抗电流能力。一个600V4安培电流的超结器件，在本发明实施例结构的超结器件的抗电流冲击能力可以达到3A，明显高于现有超结器件的2A。
如图3A至图3H所示，是本发明实施例超结器件的制造方法各步骤中器件的剖面示意图，本发明实施例超结器件的制造方法中的超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：
步骤一、如图3A所示，在N型半导体衬底1上形成N型外延层2，采用光刻定义加干法刻蚀工艺在所述N型外延层2中形成多个沟槽41。
如图3B所示，在所述沟槽41中填充P型外延层组成P型柱51，由各所述P型柱51之间的所述N型外延层2组成N型柱2，由多个交替排列的所述N型柱2和所述P型柱51组成的超结结构；在所述电流流动区、所述过渡区和所述终端区中都形成有所述超结结构。所述过渡区中的沟槽用标记42表示，所述P型柱用标记52表示；所述终端区中的沟槽用标记43表示，所述P型柱用标记53表示。
所述N型外延层2能为单层的，N型杂质浓度一致。所述N型外延层2也能是双层或多层，由不同杂质浓度构成的，或者杂质浓度连续变化，或阶梯变化的，以满足器件设计中对性能的要求。
本发明实施例方法中，以制作的超结器件为600V的N型超结MOSFET为例进行详细说明：所述N型外延层2形成于半导体衬底1的表面上，所述半导体衬底1采用N型重掺杂的结构；较佳为，所述N型外延层2为硅外延层，所述半导体衬底1为硅衬底也即通常所说的硅片或硅晶圆片。超结MOSFET的漏区通常形成于所述半导体衬底1的背面，故直接采用重掺杂的半导体衬底1，本发明实施例方法中，所述半导体衬底1的电阻率0.001ohm·cm～0.003ohm·cm；所述N型外延层2的电阻1ohm·cm～2ohm.cm,厚度为45微米～60微米。本发明实施例中，半导体衬底1为硅衬底，所述N型外延层2为硅外延层。
本发明实施例方法中，形成所述超结结构的分步骤包括：
在N型外延层2上淀积介质膜201，通过沟槽光刻定义需要沟槽的区域，之后通过干化刻蚀形成所述沟槽。形成所述沟槽之后，在所述沟槽中淀积P型外延层如P型硅外延层，之后通过化学机械研磨(CMP)将所述半导体衬底1表面的P型外延层去除，这样沟槽中就形成了所述P型柱。之后将表面的所述介质膜201去除，或者保留下来。
所述P型柱对应的沟槽的深度通常为40微米～45微米，所述沟槽的宽度为4微米，间距为5微米。在所述沟槽的底部和所述半导体衬底1之间形成有缓冲层，通常，所述缓冲层直接由所述N型外延层2组成，所述缓冲层的厚度例如能为5微米，通过设置所述缓冲层使超结器件具有较好的抗电流冲击能力。
所述介质膜201能为单一的氧化膜例如超过1微米厚度的氧化膜，该氧化膜可以在沟槽刻蚀时作为硬掩模，沟槽形成后还有一定厚度的氧化膜留下，例如厚度在0.1微米～0.2微米厚度的氧化膜，在P型外延填充完成，进行CMP的过程中，该氧化膜作为CMP时N型外延层2的保护层，以使该处的N型外延层2不要被CMP工艺影响而带来缺陷，造成漏电或质量问题。
所述介质膜201也能为由一层0.1微米～0.15微米厚的氧化膜、一层厚0.1微米～0.2微米的SiN膜和一层厚大于1微米的氧化膜叠加而成；这样能在制作程中更好地控制均匀性：例如在沟槽刻蚀完成后，至少保持有部分SiN膜留在其下的氧化膜上，在P型外延生长前，再把该SiN膜去除，这样P型外延生长前氧化膜的均匀性好，后续的外延CMP的均匀性也能提高。
对上述多层膜叠加形成的所述介质膜201的进一步的改善是，第一层氧化膜是通过热氧化形成的，这样进一步改进均匀性。
步骤二、如图3B所示，在所述电流流动区中的各所述P型柱51的顶部都形成一个P型阱6，各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱2的表面。在所述过渡区中形成P型环6a。
本发明实施例方法中，形成所述P型阱6的分步骤包括：
通过P型阱光刻在器件的电流流动区形成所述P型阱6的区域，之后通过离子注入形成P型阱6。P型阱6形成之后会有高温热过程完成推阱，推阱的温度一般高于1000℃，时间一般长于30min，例如采用1100℃，120分钟～180分钟的退火工艺进行推阱。
P型阱6的工艺条件需要满足器件阈值电压的要求，对于阈值电压要求在2伏～4伏的器件，P型阱6的离子注入的工艺条件为：注入杂质为B，注入能量为30Kev～100Kev，注入剂量为3E13cm-2～1E14cm-2。同时要保证器件在击穿电压发生时，沟道处不要发生穿通(Punch through)，否则会造成器件漏电大，击穿电压变低。
所述P型环6a采用和所述P型阱6相同的工艺同时形成；或者，所述P型环6a单独采用一次光刻定义加P型离子注入形成。
步骤三、如图3C所示，在所述半导体衬底1表面形成第一氧化膜7，之后采用光刻定义加氧化膜刻蚀的工艺对所述第一氧化膜7进行刻蚀形成保护环氧化膜7；所述保护环氧化膜7将所述电流流动区打开以及将所述过渡区覆盖以及将后续形成的截止区110b以内的所述终端区覆盖。
本发明实施例方法中，保护环氧化膜7采用温度高于800C的热氧工艺形成，这样能在Si-SiO2界面处减少悬挂键和不稳定的界面态，进一步提高终端区域承受电压的能力，改善器件的击穿电压的一致性。保护环氧化膜7的厚度需要按照器件的击穿电压(BVds)的大小进行设定，一般BVds越大，保护环氧化膜7的厚度需要越厚，一般600V以上器件需要的氧化膜度超过8000埃，如设定在
步骤四、如图3C所示，以所述保护环氧化膜7为自对准掩模，进行JFET离子注入在所述电流流动区中自对准形成JFET区10a1以及所述终端区的最外侧形成电场阻挡层10b1；所述JFET区10a1的掺杂浓度小于所述P型阱6的掺杂浓度，在叠加有所述JFET离子注入的杂质的所述P型阱6的表面依然保持为P型掺杂，使所述JFET区101a自对准位于所述P型阱6之间。标记10a1表示的JFET区和标记10b1表示的电场阻挡层离子注入之后退火扩散之前的掺杂区域。
由于有保护环氧化膜7将过渡区和终端区进行了保护，因此JFET离子注入可以在没有光刻的情况下进行，节约了光刻工艺的成本，因为如果终端区也进行了JFET离子注入，会明显的造成器件BVds下降，如果JFET离子注入到过渡区的区域，会降低器件的抗电流冲击能力。
所述JFET离子注入的工艺条件为：注入杂质为磷，注入剂量为1E12cm-2～4E12cm-2，注入能量为30Kev～100Kev。或者，所述JFET离子注入分成注入能量不同的两次，两次注入对应的注入能量分布为：30Kev～60Kev和500Kev～1.5MeKev，注入杂质都为磷，注入剂量都为1E12cm-2～4E12cm-2。高能量的注入进一步能减低器件的比导通电阻，并通过在所述P型阱6周围改善了电荷平衡，提高器件的Bvds(实验结果是对于600V器件，可以提高10V～20V)。
步骤五、如图3D所示，采用热氧化工艺形成栅氧化膜8，之后形成多晶硅栅9；利用所述JFET离子注入放置在所述栅氧化膜8的热氧化工艺之前的特点，实现采用所述栅氧化膜8的热氧化工艺对所述JFET区10a和所述电场阻挡层10b的杂质进行退火推进，从而使所述JFET区10a和所述电场阻挡层10b的扩散区域增加；所述JFET区10a的扩散区域增加能减少漂移区电阻；所述JFET区10a的扩散区域增加同时使所述P型阱6形成的沟道的区域减少，能减少沟道电阻；所述JFET区10a的扩散区域增加还使所述JFET区10a和所述P型阱6形成的PN结缓变效果增加，改善器件的可靠性。
本发明实施例方法中，对于500V～700V的超结MOSFET，所述栅氧化膜8的厚度为
所述多晶硅栅9的厚度为
本发明实施例方法中，为了获得高质量的栅氧化膜8，高温氧化的温度设置在1050℃周围，时间按照栅氧化膜8的厚度进行调整，对于一般高压超结MOSFET，栅氧化膜8的厚度一般在1000埃左右，需要的高温淀积时间在60分钟左右，并很好的控制高温阶段的升温和降温的时间，例如从800℃升温到1050℃升温速度在5℃/分钟，从1050℃降温到800℃，降温速度设定未2℃/分钟，进一步保证栅氧化膜8的质量和一致性。
步骤六、如图3D所示，采用光刻定义加刻蚀工艺依次对所述多晶硅栅9和所述栅氧化膜8进行刻蚀形成由刻蚀后的所述栅氧化膜8和所述多晶硅栅9叠加而成的所述分栅平面栅结构。在形成所述多晶硅栅9的同时，在所述保护环氧化膜7的表面形成多晶硅场板9a。
所述分栅平面栅结构位于所述电流流动区中，由一个所述N型柱2和邻近的一个所述P型柱51组成一个超结单元；所述电流流动区中，在同一所述超结单元的所述N型柱2上方的包括两个分开的所述分栅平面栅结构；各所述分栅平面栅结构对应的所述多晶硅栅9覆盖对应的所述P型阱6并延伸到所述P型阱6邻近的所述JFET区10a域的表面，被所述多晶硅栅9所覆盖的所述P型阱6的表面用于形成沟道；所述分栅平面栅结构使所述JFET区10a域和所述多晶硅栅9之间的横向交叠区域减少，从而减少器件的栅漏电容。
步骤七、如图3E所示，采用光刻加N+离子注入在所述电流流动区中的所述P型阱6的表面型由N+区组成的源区110a以及在所述终端区的最外侧形成所述截止区110b，所述源区110a和所述多晶硅栅9的位于所述P型阱6上的侧面自对准。
所述电场阻挡层10b的掺杂浓度比所述截止区110b低2个以上数量级，所述电场阻挡层10b在纵向和横向上将所述截止区110b充分包围，使器件反偏时避免耗尽层接触到所述截止区110b并将电场中止在所述电场阻挡层10b中，从而改善器件的软击穿特性。
所述源区110a的离子注入的工艺条件为：注入杂质为磷或砷，注入剂量为3E15cm-2～8E15cm-2，注入能量为30Kev～100Kev；所述源区110a的离子注入完成之后进行快速热退火激活，所述源区110a对应的快速热退火的工艺条件为：退火温度为1000℃～1100℃，退火时间为15s～30s。
在其他实施例方法中，所述源区还能采用热退火激活，例如采用温度为950℃，时间为30分钟的退火激活；激活温度也能设定在800℃～950℃之间，时间设定在30分钟～-60分钟之间。
之后还包括步骤：
步骤八、如图3F所示，淀积层间膜11，采用光刻加刻蚀工艺形成穿过所述层间膜11的接触孔，图3F中接触孔分布用标记121a、121b和121c标示。
所述层间膜11是不掺杂的氧化膜和BPSG膜的组合。层间膜11的厚度为
在电流流动区的接触孔121a的刻蚀中，需要将其底部的N+即源区18刻蚀掉即需要进行硅过刻蚀，硅过刻蚀量能够在2000埃至4000埃，具体需要按照所述源区18对应的离子注入的注入条件即注入剂量和注入能量来定。由于接触孔121a穿透了N+即源区18的范围，不会因为源区18在多晶硅栅9之外区域的全面注入而造成P型阱6与金属之间的接触问题，保证了电学特性的正常。
如图3G所示，所述接触孔的开口形成后以及金属填充前还包括在所述接触孔121a、121b和121c的底部进行P+离子注入形成阱接触区13的步骤。较佳为，这里的所述阱接触区13的P型注入的杂质是B，BF2，或者B和BF2的组合，一般注入能量在30Kev～80Kev，注入剂量在1E15cm-2～3E15cm-2，能通过优化该注入条件改善器件的抗电流冲击能力。为了更好的提高体二极管的反向恢复过程的软度，也可以降低该阱接触区13的P型注入的能量和剂量，例如能量可以取BF2，5Kev～40KEV，5E14cm-2～2E15cm-2,剂量的选择可以使为了保证形成欧姆接触的最低剂量，能量的选择主要是要考虑离子注入设备的能力。
如图3G所示，所述接触孔刻蚀和底部的P+离子注入完成后，淀积Ti和TiN叠加而成的阻断层，之后淀积金属钨(W)将所述接触孔的开口填充满，对于与宽度为0.6微米的开口，W厚度能设定为4000埃，之后进行等离子体干法回刻将表面的金属完全除去。
步骤九、如图3G所示，进行正面金属淀积形成正面金属层，采用光刻加金属刻蚀工艺形成由所述正面金属层组成的所述栅极和所述源极14a以及电极14b和14c，各所述源区18和对应的所述P型阱6通过顶部相同的所述接触孔22连接到所述源极14a；所述多晶硅栅9通过顶部对应的所述接触孔22连接到栅极。所述多晶硅场板9a通过接触孔连接到电极14b，电极14b能为栅极。所述截止区110b通过接触孔121c连接到电极14c。
所述正面金属层的材料能为ALSi，AlSiCu，能有阻挡层，阻挡层能是Ti/TiN即Ti和TiN的叠加层,或者TiN。所述正面金属层的总厚度一般在4μm～6μm。
之后将所述半导体衬底1进行背面减薄并由减薄后形成于所述半导体衬底1中的N+区组成漏区，漏区可直接由重掺杂的所述半导体衬底1组成，或者由所述半导体衬底1加N型重掺杂离子注入组成。之后在所述半导体衬底1即漏区11的背面淀积背面金属层15形成漏极。
本发明实施例的制造方法中，通过使用七次光刻，包括沟槽光刻、P型阱光刻、保护环氧化膜光刻、多晶硅光刻、N+源区光刻，接触孔光刻和正面金属光刻，工艺流程与现有技术的成本一样。
在生产中为了保证生产的稳定性，也可以在沟槽光刻之前增加一个0层光刻和或者标记层光刻，目的是通过光刻和刻蚀形成对准标记和套刻精度测试标记；0层的工艺过程可以是淀积
的氧化膜，之后光刻，将氧化膜刻蚀掉之后再在刻蚀硅
形成台阶。
为了更好的对器件的正面进行保护，提高器件的可靠性，可以在正面金属层图形形成之后再淀积钝化层，之后通过钝化层光刻和刻蚀将需要打开的金属区域的钝化层刻蚀掉。而在别的区域即留下了钝化层保护器件。钝化层能是SIN，SION，SIO2，一般厚度在0.8微米～2微米。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种超结器件，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于：由第一氧化膜进行光刻刻蚀形成的保护环氧化膜将所述电流流动区打开以及将所述过渡区覆盖以及将由N+区组成的截止区以内的所述终端区覆盖；
在所述电流流动区中包括如下结构：
N型外延层，所述N型外延层进行干法刻蚀形成多个沟槽；在所述沟槽中填充由P型外延层并组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；
在各所述P型柱的顶部都形成有一个P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；
JFET区，所述JFET区通过JFET离子注入形成且所述JFET离子注入的区域由所述保护环氧化膜自对准定义；所述JFET区的掺杂浓度小于所述P型阱的掺杂浓度，在叠加有所述JFET离子注入的杂质的所述P型阱的表面依然保持为P型掺杂，使所述JFET区自对准位于所述P型阱之间；
分栅平面栅结构，由栅氧化膜和多晶硅栅叠加而成；由一个所述N型柱和邻近的一个所述P型柱组成一个超结单元，在同一所述超结单元的所述N型柱上方的包括两个分开的所述分栅平面栅结构；
各所述多晶硅栅覆盖对应的所述P型阱并延伸到所述P型阱邻近的所述JFET区域的表面，被所述多晶硅栅所覆盖的所述P型阱的表面用于形成沟道；所述分栅平面栅结构使所述JFET区域和所述多晶硅栅之间的横向交叠区域减少，从而减少器件的栅漏电容；
由N+区组成的源区形成在所述P型阱的表面且所述源区和所述多晶硅栅的位于所述P型阱上的侧面自对准；
所述JFET离子注入在所述栅氧化膜的形成工艺之前进行，所述栅氧化膜为热氧化膜，使所述JFET区具有经过所述栅氧化膜的热氧化工艺进行退火推进的结构，所述栅氧化膜的热氧化工艺使所述JFET区的扩散区域增加，能减少漂移区电阻；所述JFET区的扩散区域增加同时使所述P型阱形成所述沟道的区域减少，能减少沟道电阻；所述JFET区的扩散区域增加还使所述JFET区和所述P型阱形成的PN结缓变效果增加，改善器件的可靠性；形成所述沟道所需的阈值电压由所述JFET区和所述P型阱的叠加后的P型净掺杂浓度决定，从而能提高所述P型阱的掺杂浓度并从而提高器件的抗电流击穿能力；
所述过渡区和所述终端区中也形成有所述超结结构；
在所述过渡区中形成有P型环；
在所述终端区中形成有和所述JFET区的工艺相同且同时形成的电场阻挡层，所述电场阻挡层的掺杂浓度比所述截止区低2个以上数量级，所述电场阻挡层在所述栅氧化膜的热过程作用下充分扩散并在纵向和横向上将所述截止区充分包围，使器件反偏时避免耗尽层接触到所述截止区并将电场中止在所述电场阻挡层中，从而改善器件的软击穿特性。
2.如权利要求1所述的超结器件，其特征在于：所述第一氧化膜的厚度为
3.如权利要求2所述的超结器件，其特征在于：所述第一氧化膜的工艺温度为800℃以上。
4.如权利要求1所述的超结器件，其特征在于：所述栅氧化膜的厚度为
所述多晶硅栅的厚度为
5.如权利要求4所述的超结器件，其特征在于：所述栅氧化膜的热氧化工艺的条件为：工艺温度为1050℃，氧化膜淀积工艺时间为60分钟，从800℃至1050℃的升温速率为5℃/分钟，从1050℃至800℃的降温速率为2℃/分钟。
6.如权利要求1所述的超结器件，其特征在于：所述JFET离子注入的工艺条件为：注入杂质为磷，注入剂量为1E12cm-2～4E12cm-2，注入能量为30Kev～100Kev；
或者，所述JFET离子注入分成注入能量不同的两次，两次注入对应的注入能量分布为：30Kev～60Kev和500Kev～1.5MeKev，注入杂质都为磷，注入剂量都为1E12cm-2～4E12cm-2。
7.如权利要求1所述的超结器件，其特征在于：所述P型阱的离子注入的工艺条件为：注入杂质为硼，注入剂量为3E13cm-2～1E14cm-2，注入能量为30Kev～100Kev；
所述P型环的形成工艺和所述P型阱的形成工艺相同且同时形成；或者，所述P型环单独采用一次光刻定义加P型离子注入形成。
8.如权利要求1所述的超结器件，其特征在于：所述源区的离子注入的工艺条件为：注入杂质为磷或砷，注入剂量为3E15cm-2～8E15cm-2，注入能量为30Kev～100Kev；所述源区的离子注入完成之后进行快速热退火激活，所述源区对应的快速热退火的工艺条件为：退火温度为1000℃～1100℃，退火时间为15s～30s；
所述截止区和所述源区的形成工艺相同且同时形成。
9.一种超结器件的制造方法，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括如下步骤：
步骤一、在N型半导体衬底上形成N型外延层，采用光刻定义加干法刻蚀工艺在所述N型外延层中形成多个沟槽，在所述沟槽中填充P型外延层组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；在所述电流流动区、所述过渡区和所述终端区中都形成有所述超结结构；
步骤二、在所述电流流动区中的各所述P型柱的顶部都形成一个P型阱，各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；在所述过渡区中形成P型环；
步骤三、在所述半导体衬底表面形成第一氧化膜，之后采用光刻定义加氧化膜刻蚀的工艺对所述第一氧化膜进行刻蚀形成保护环氧化膜；所述保护环氧化膜将所述电流流动区打开以及将所述过渡区覆盖以及将后续形成的截止区以内的所述终端区覆盖；
步骤四、以所述保护环氧化膜为自对准掩模，进行JFET离子注入在所述电流流动区中自对准形成JFET区以及所述终端区的最外侧形成电场阻挡层；所述JFET区的掺杂浓度小于所述P型阱的掺杂浓度，在叠加有所述JFET离子注入的杂质的所述P型阱的表面依然保持为P型掺杂，使所述JFET区自对准位于所述P型阱之间；
步骤五、采用热氧化工艺形成栅氧化膜，之后形成多晶硅栅；利用所述JFET离子注入放置在所述栅氧化膜的热氧化工艺之前的特点，实现采用所述栅氧化膜的热氧化工艺对所述JFET区和所述电场阻挡层的杂质进行退火推进，从而使所述JFET区和所述电场阻挡层的扩散区域增加；所述JFET区的扩散区域增加能减少漂移区电阻；所述JFET区的扩散区域增加同时使所述P型阱形成的沟道的区域减少，能减少沟道电阻；所述JFET区的扩散区域增加还使所述JFET区和所述P型阱形成的PN结缓变效果增加，改善器件的可靠性；
步骤六、采用光刻定义加刻蚀工艺依次对所述多晶硅栅和所述栅氧化膜进行刻蚀形成由刻蚀后的所述栅氧化膜和所述多晶硅栅叠加而成的所述分栅平面栅结构；
所述分栅平面栅结构位于所述电流流动区中，由一个所述N型柱和邻近的一个所述P型柱组成一个超结单元；所述电流流动区中，在同一所述超结单元的所述N型柱上方的包括两个分开的所述分栅平面栅结构；各所述分栅平面栅结构对应的所述多晶硅栅覆盖对应的所述P型阱并延伸到所述P型阱邻近的所述JFET区域的表面，被所述多晶硅栅所覆盖的所述P型阱的表面用于形成沟道；所述分栅平面栅结构使所述JFET区域和所述多晶硅栅之间的横向交叠区域减少，从而减少器件的栅漏电容；
步骤七、采用光刻加N+离子注入在所述电流流动区中的所述P型阱的表面型由N+区组成的源区以及在所述终端区的最外侧形成所述截止区，所述源区和所述多晶硅栅的位于所述P型阱上的侧面自对准；
所述电场阻挡层的掺杂浓度比所述截止区低2个以上数量级，所述电场阻挡层在纵向和横向上将所述截止区充分包围，使器件反偏时避免耗尽层接触到所述截止区并将电场中止在所述电场阻挡层中，从而改善器件的软击穿特性。
10.如权利要求9所述的超结器件的制造方法，其特征在于：步骤三中，所述第一氧化膜的厚度为
所述第一氧化膜的工艺温度为800℃以上。
11.如权利要求9所述的超结器件的制造方法，其特征在于：步骤五中形成的所述栅氧化膜的厚度为
所述多晶硅栅的厚度为
12.如权利要求11所述的超结器件的制造方法，其特征在于：所述栅氧化膜的热氧化工艺的条件为：工艺温度为1050℃，氧化膜淀积工艺时间为60分钟，从800℃至1050℃的升温速率为5℃/分钟，从1050℃至800℃的降温速率为2℃/分钟。
13.如权利要求9所述的超结器件的制造方法，其特征在于：步骤四中，所述JFET离子注入的工艺条件为：注入杂质为磷，注入剂量为1E12cm-2～4E12cm-2，注入能量为30Kev～100Kev；
或者，所述JFET离子注入分成注入能量不同的两次，两次注入对应的注入能量分布为：30Kev～60Kev和500Kev～1.5MeKev，注入杂质都为磷，注入剂量都为1E12cm-2～4E12cm-2。
14.如权利要求9所述的超结器件的制造方法，其特征在于：步骤二中，所述P型阱的离子注入的工艺条件为：注入杂质为硼，注入剂量为3E13cm-2～1E14cm-2，注入能量为30Kev～100Kev；
所述P型环采用和所述P型阱相同的工艺同时形成；或者，所述P型环单独采用一次光刻定义加P型离子注入形成。
15.如权利要求9所述的超结器件的制造方法，其特征在于：步骤七中，所述源区的离子注入的工艺条件为：注入杂质为磷或砷，注入剂量为3E15cm-2～8E15cm-2，注入能量为30Kev～100Kev；所述源区的离子注入完成之后进行快速热退火激活，所述源区对应的快速热退火的工艺条件为：退火温度为1000℃～1100℃，退火时间为15s～30s。
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