CN111179794A - 检测电路、阵列基板、显示面板 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种检测电路、阵列基板及显示面板。阵列基板包括多种信号线，多种信号线包括至少一种栅线和多种数据线，每种信号线包括多条信号线，其特征在于，检测电路包括与每种信号线一一对应设置的：多个第一开关单元，与每条信号线一一对应设置，第一开关单元的第一端连接该信号线的第一端，第二端相互短接，控制端连接第一控制信号端；多个第二开关单元，与每条信号一一对应设置，第二开关单元的第一端连接该信号线的第二端，第二端相互短接，控制端连接第二控制信号端。该检测电路即能够实现阵列基板的SD OS检测(SD Open/Shorting，源/漏层开路或短路)，还能够实现阵列基板的SD AT检测(SD Array Test，源/漏层阵列检测)。

Description

检测电路、阵列基板、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种检测电路、阵列基板、显示面板。

背景技术

阵列基板一般集成有多种信号线，多种信号线包括有至少一种栅极和多种数据线。例如，栅极可以包括用于向像素驱动电路提供栅极驱动信号的信号线，用于向像素驱动电路中感测晶体管栅极提供控制信号的信号线。数据线可以包括用于向像素驱动电路提供数据信号的信号线，用于向像素驱动电路提供电源信号的信号线，以及与像素驱动电路中感测晶体管源/漏极连接的感测信号线。由于阵列基板上集成的信号线较为密集，从而容易造成阵列基板上信号线之间发生短路，且信号线自身也容易发生开路，最终造成显示不良。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种检测电路、阵列基板、显示面板。该检测电路能够解决相关技术中阵列基板仅能采用SD OS(SD Open/Shorting，源/漏层开路或短路检测)、SD AT(SD Array Test，源/漏层阵列检测)中的一种检测方式的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种检测电路，应用于阵列基板，所述阵列基板包括多种信号线，多种所述信号线包括至少一种栅线和多种数据线，每种信号线包括多条信号线，所述检测电路包括与每种所述信号线一一对应设置的多个第一开关单元和多个第二开关单元。多个第一开关单元与每条所述信号线一一对应设置，所述第一开关单元的第一端连接该信号线的第一端，第二端相互短接，控制端连接第一控制信号端；多个第二开关单元与每条所述信号一一对应设置，所述第二开关单元的第一端连接该信号线的第二端，第二端相互短接，控制端连接第二控制信号端。

本发明的一种示例性实施例中，所述检测电路还包括设置于所述第一开关单元和与其对应的信号线之间的第一连接线，所述第一连接线连接于所述第一开关单元第一端和与其对应的信号线之间；所述检测电路还包括设置于所述第二开关单元和与其对应的信号线之间的第二连接线，所述第二连接线连接于所述第二开关单元第一端和与其对应的信号线之间。

本发明的一种示例性实施例中，所述阵列基板包括位于显示区周围的走线区，所述第一开关单元、所述第二开关单元、第一连接线以及第二连接线设置于所述走线区。其中，显示区周围可以指显示区的一侧、多侧、或围绕显示区的一圈。

本发明的一种示例性实施例中，所述第一开关单元包括第一晶体管，第一晶体管的第一端连接所述信号线的第一端，第二端相互短接，控制端连接第一控制信号端；所述第二开关单元包括第二晶体管，第二晶体管的第一端连接所述信号线的第二端，第二端相互短接，控制端连接第二控制信号端。

本发明的一种示例性实施例中，所述第一晶体管和所述第二晶体管与所述显示区内的晶体管同层设置。

本发明的一种示例性实施例中，所述第一连接线、第二连接线位于所述阵列基板的源/漏层，与所述栅线连接的所述第一连接线、第二连接线通过过孔与所述栅线连接。

本发明的一种示例性实施例中，所述检测电路包括与每种所述信号线一一对应设置的第一短接线和第二短接线，第一短接线位于所述阵列基板的第一导电层，通过过孔和与其对应的多个所述第一开关单元的第二端连接；第二短接线位于所述阵列基板的第一导电层，通过过孔和与其对应的多个所述第二开关单元的第二端连接；其中，所述第一导电层与所述阵列基板的源/漏层位于不同层。

本发明的一种示例性实施例中，所述第一导电层为阵列基板的栅极层。

本发明的一种示例性实施例中，所述检测电路包括与每种所述信号线一一对应设置的第一控制线和第二控制线，第一控制线位于所述阵列基板的栅极层，且和与其对应的多个所述第一开关单元的控制端连接；第二控制线位于所述阵列基板的栅极层，且和与其对应的多个所述第二开关单元的控制端连接。

本发明的一种示例性实施例中，所述检测电路包括与每种所述信号线一一对应设置的多个第一探针垫和多个第二探针垫。所述探针垫设置于所述阵列基板的表面，且和与其对应的第一控制线连接；所述探针垫设置于所述阵列基板的表面，且和与其对应的第二控制线连接。

根据本发明的一个方面，提供一种阵列基板，包括上述的检查电路。

本发明的一种示例性实施例中，所述阵列基板中的像素驱动电路包括存储电容和驱动晶体管，所述存储电容与驱动晶体管源/漏极连接的电极位于所述阵列基板的源/漏层。

根据本发明的一个方面，提供一种显示面板，包括上述的阵列基板。

本公开提供一种检测电路、阵列基板及显示面板，所述阵列基板包括多种信号线，多种所述信号线包括至少一种栅线和多种数据线，每种信号线包括多条信号线，所述检测电路包括与每种所述信号线一一对应设置的多个第一开关单元和多个第二开关单元。多个第一开关单元与每条所述信号线一一对应设置，所述第一开关单元的第一端连接该信号线的第一端，第二端相互短接，控制端连接第一控制信号端；多个第二开关单元与每条所述信号一一对应设置，所述第二开关单元的第一端连接该信号线的第二端，第二端相互短接，控制端连接第二控制信号端。通过控制每种信号线对应第一开关单元、第二开关单元的导通或关断，可以控制每种信号线的短接或悬浮状态。从而该检测电路即能够实现阵列基板的SD OS检测，还能够实现阵列基板的SD AT检测。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种SD OS检测方法的结构示意图；

图2为相关技术中一种像素驱动电路的结构示意图；

图3为本公开检测电路一种示例性实施例的结构示意图；

图4为本公开检测电路另一种示例性实施例的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

相关技术中，通常可以通过SD OS检测或SD AT检测检测阵列基板中信号线的不良。具体的，SD OS检测可以用于栅线和数据线短路检测(GDS检测)、栅极或数据线断路检测(Open检测)、数据线之间的短路检测(DDS检测)。其中，在GDS检测中，需要将栅极和数据线分别悬浮设置(同种栅极之间独立设置，同种数据线之间独立设置)，以通过检测工具检测数据线和栅极之间是否出现短路。在Open检测中，需要将同种栅线的两端分别进行短路连接，同种数据线的两端分别进行短路连接，以通过检测工具检测栅极或数据线是否出现短路现象。在DDS检测中，需要将一种数据线的两端分别设置为短路状态，将相邻一种数据线设置为悬浮状态，以通过检测工具检测数据线和栅极之间是否出现短路。如图1所示，为相关技术中一种SD OS检测方法的结构示意图。阵列基板包括沿第一方向X延伸的数据线Data，沿第二方向Y延伸的栅线Gate。检测工具包括信号发送装置11和信号接收装置12。以数据线的Open检测为例进行说明，信号发送装置11靠近数据信号Data的第一端，并发出脉冲信号，数据线Data感应生成相应的脉冲信号，信号接收装置12靠近数据线Data的第二端设置，通过数据线Data上的脉冲信号感应生成相应的脉冲信号。从而通过信号接收装置12感应生成的脉冲信号能够判断数据线Data是否发生断路，例如，当数据线在图1中圆圈位置发生断路时，信号接收装置12感应到的脉冲信号会减弱。同理，该检测工具还可以进行DDS检测以及GDS检测。

SD AT检测能够检测阵列基板的点、线Mura不良。其中，如图2所示，为相关技术中一种像素驱动电路的结构示意图。该像素驱动电路包括第一晶体管T1、驱动晶体管DT、存储电容C、第三晶体管T3。其中，存储电容C包括电极SD、电极SHL、电极ACT，电极SD与电极SHL电连接以形成两个并联的电容结构。第一晶体管T1的第一端连接数据信号端Data，驱动晶体管DT的栅极连接所述第一晶体管第二端，第一端连接电源信号端VDD，第二端连接发光单元OLED；存储电容C连接于所述驱动晶体管DT的栅极与第二端之间；第三晶体管T3的栅极连接所述感测驱动信号端G2，第一端连接所述感测信号端Sense，第二端连接所述驱动晶体管DT的第二端。SD AT检测是在不同的驱动状态下通过检测工具感应S点(即驱动晶体管的第二端)的电压检测阵列基板的点、线Mura不良。例如，当进行SD AT检测时，将每一种信号线的两端分别进行短接，向栅线G1输入低电平电压，向数据线Data输入高电平电压，当栅极G1和数据线Data没有短路时，第一晶体管T1关断，S点电压为低电平；当数据线Data和栅极G1短路时，栅线G1为高电平，第一晶体管T1导通，S点电压为高电平。从而可以通过S点的电平判断该位置数据线Data和栅极G1是否发生短路。此外，通过S点电压配合其他驱动方法还可以检测其他不良。

然而，在上述SD OS检测和SD AT检测需要对阵列基板中的信号线进行不同方式的短接或悬浮设置，因此，相关技术中，阵列基板仅能采用SD OS、SD AT中的一种检测方式。

基于此，本示例性实施例提供一种检测电路，应用于阵列基板，所述阵列基板包括多种信号线，多种所述信号线包括至少一种栅线和多种数据线，每种信号线包括多条信号线，所述检测电路包括与每种所述信号线一一对应设置的多个第一开关单元和多个第二开关单元。多个第一开关单元与每条所述信号线一一对应设置，所述第一开关单元的第一端连接该信号线的第一端，第二端相互短接，控制端连接第一控制信号端；多个第二开关单元与每条所述信号一一对应设置，所述第二开关单元的第一端连接该信号线的第二端，第二端相互短接，控制端连接第二控制信号端。

本示例性实施例可以通过控制每种信号线对应第一开关单元、第二开关单元的导通或关断，控制每种信号线的短接或悬浮状态。从而该检测电路即能够实现阵列基板的SDOS各种检测，还能够实现阵列基板的SD AT检测。

本示例性实施例中，栅线可以包括用于向像素驱动电路栅极驱动信号端(例如图2中的G1)提供栅极驱动信号的信号线，用于向像素驱动电路中感测晶体管(例如图2中的T3)栅极提供控制信号的信号线。数据线可以包括用于向像素驱动电路数据信号端(例如图2中的数据信号端Data)提供数据信号的信号线，用于向像素驱动电路电源信号端(例如图2中的电源信号端VDD、VSS)提供电源信号的信号线，以及与像素驱动电路中感测晶体管源/漏极(例如图2中的感测信号端Sense)连接的信号线。应该理解的是，栅极和数据线还可以包括其他种类的信号线，例如，沿阵列基板横向延伸的信号线均可以称为栅线，沿阵列基板列向延伸的信号线均可以称为数据线。

以下本示例性实施例以栅线包括第一栅线G1、第二栅线G2，数据线包括第一数据线D1、第二数据线D2、第三数据线D3为例进行说明：

如图3所示，为本公开检测电路一种示例性实施例的结构示意图。该阵列基板中，栅线包括多条第一栅线G1、多条第二栅线G2，数据线包括多条第一数据线D1、多条第二数据线D2、多条第三数据线D3。第一栅线G1和第二栅线G2依次间隔分布，第一数据线D1、第二数据线D2、第三数据线D3依次间隔分布。检测电路可以包括多个开关单元T1、多个开关单元T1’、多个开关单元T2、多个开关单元T2’、多个开关单元T3、多个开关单元T3’、多个开关单元T4、多个开关单元T4’、多个开关单元T5、多个开关单元T5’。开关单元T1、开关单元T1’与每条第一栅线G1一一对应设置，开关单元T2、开关单元T2’与每条第二栅线G2一一对应设置，开关单元T3、开关单元T3’与每条第一数据线D1一一对应设置，开关单元T4、开关单元T4’与每条第二数据线D2一一对应设置，开关单元T5、开关单元T5’与每条第三数据线D3一一对应设置。开关单元T1的第一端连接第一栅线G1的第一端，开关单元T1的第二端相互短接，开关单元T1的控制端连接控制端CN1；开关单元T1’的第一端连接第一栅线G1的第二端，开关单元T1’的第二端相互短接，开关单元T1’的控制端连接控制端CN1’；开关单元T2的第一端连接第二栅线G2的第一端，开关单元T2的第二端相互短接，开关单元T2的控制端连接控制端CN2；开关单元T2’的第一端连接第二栅线G2的第二端，开关单元T2’的第二端相互短接，开关单元T2’的控制端连接控制端CN2’；开关单元T3的第一端连接第一数据线D1的第一端，开关单元T3的第二端相互短接，开关单元T3的控制端连接控制端CN3；开关单元T3’的第一端连接第一数据线D1的第二端，开关单元T3’的第二端相互短接，开关单元T3’的控制端连接控制端CN3’；开关单元T4的第一端连接第二数据线D2的第一端，开关单元T4的第二端相互短接，开关单元T4的控制端连接控制端CN4；开关单元T4’的第一端连接第二数据线D2的第二端，开关单元T4’的第二端相互短接，开关单元T4’的控制端连接控制端CN4’；开关单元T5的第一端连接第三数据线D3的第一端，开关单元T5的第二端相互短接，开关单元T5的控制端连接控制端CN5；开关单元T5’的第一端连接第三数据线D3的第二端，开关单元T5’的第二端相互短接，开关单元T5’的控制端连接控制端CN5’。

本示例性实施例中，开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’可以为P型晶体管也可以为N型晶体管，本示例性实施例以N型晶体管为例进行说明。

该检测电路在GDS检测中，控制端CN1、CN1’、CN2、CN2’、CN3、CN3’、CN4、CN4’、CN5、CN5’可以输入低电平信号，开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’关断，第一栅线G1、第二栅线G2，第一数据线D1、第二数据线D2、第三数据线D3处于悬浮状态。该检测电路在Open检测中，控制端CN1、CN1’、CN2、CN2’、CN3、CN3’、CN4、CN4’、CN5、CN5’可以输入高电平信号，开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’导通，第一栅线G1的两端相互短接，第二栅线G2的两端相互短接，第一数据线D1的两端相互短接，第二数据线D2的两端相互短接，第三数据线D3的两端相互短接。该检测电路在DDS检测中，控制端CN1、CN1’、CN2、CN2’输入低电平信号，开关单元T1、开关单元T1’、开关单元T2、开关单元T2’关断，第一栅线G1和第二栅线G2处于悬浮状态；控制端CN3、CN3’输入高电平信号，开关单元T3、开关单元T3’导通，第一数据线D1两端处于短接状态；控制端CN4、CN4’输入低电平信号，开关单元T4、开关单元T4’关断，第二数据线D2处于悬浮状态；控制端CN5、CN5’输入高电平信号，开关单元T5、开关单元T5’导通，第三数据线D3两端处于短接状态。该检测电路在SD AT检测中，控制端CN1、CN1’、CN2、CN2’、CN3、CN3’、CN4、CN4’、CN5、CN5’可以输入高电平信号，开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’导通，第一栅线G1、第二栅线G2，第一数据线D1、第二数据线D2、第三数据线D3两端均分别处于短接状态。

本示例性实施例可以通过控制，第一栅线G1对应的开关单元T1、开关单元T1’，第二栅线G2对应的开关单元T2、开关单元T2’，第一数据线D1对应的开关单元T3、开关单元T3’，第二数据线D2对应的开关单元T4、开关单元T4’，第三数据线D3对应的开关单元T5、开关单元T5’的导通或关断，控制上述每种信号线的短接或悬浮状态。从而该检测电路即能够实现阵列基板的SD OS各种检测，还能够实现阵列基板的SD AT检测。

如图4所示，为本公开检测电路另一种示例性实施例的结构示意图。阵列基板可以包括显示区1以及位于显示区1周围的走线区。开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’可以设置于走线区，从而能够避免检测电路影响显示区内电路的制作和工作。开关单元T1与第一栅线G1的第一端之间可以设置连接线L1，开关单元T1的第一端通过连接线L1与第一栅线G1的第一端连接；开关单元T1’与第一栅线G1的第二端之间可以设置连接线L1’，开关单元T1’的第一端通过连接线L1’与第一栅线G1的第二端连接。开关单元T2与第二栅线G12的第一端之间可以设置连接线L2，开关单元T2的第一端通过连接线L2与第二栅线G2的第一端连接；开关单元T2’与第二栅线G2的第二端之间可以设置连接线L2’，开关单元T2’的第一端通过连接线L2’与第二栅线G2的第二端连接。开关单元T3与第一数据线D1的第一端之间可以设置连接线L3，开关单元T3的第一端通过连接线L3与第一数据线D1的第一端连接；开关单元T3’与第一数据线D1的第二端之间可以设置连接线L3’，开关单元T3’的第一端通过连接线L3’与第一数据线D1的第二端连接。开关单元T4与第二数据线D2的第一端之间可以设置连接线L4，开关单元T4的第一端通过连接线L4与第二数据线D2的第一端连接；开关单元T4’与第二数据线D2的第二端之间可以设置连接线L4’，开关单元T4’的第一端通过连接线L4’与第二数据线D2的第二端连接。开关单元T5与第三数据线D3的第一端之间可以设置连接线L5，开关单元T5的第一端通过连接线L5与第三数据线D3的第一端连接；开关单元T5’与第三数据线D3的第二端之间可以设置连接线L5’，开关单元T5’的第一端通过连接线L5’与第三数据线D3的第二端连接。

本示例性实施例中，开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’可以与显示区内的其他晶体管同层设置，从而能够简化检测电路中开关单元的制作工艺。开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’的源/漏极与阵列基板的源/漏层位于同一层。连接线L1、L1’、L2、L2’、L3、L3’、L4、L4’、L5、L5’可以位于阵列基板的源/漏层，从而与开关单元T1、开关单元T1’、开关单元T2、开关单元T2’、开关单元T3、开关单元T3’、开关单元T4、开关单元T4’、开关单元T5、开关单元T5’的源/漏极同层形成，即通过一次构图工艺形成。相应的，由于第一栅线G1、第二栅线G2位于阵列基板的栅极层，连接线L1、L1’需要通过过孔与第一栅线G1连接；连接线L2、L2’需要通过过孔与第二栅线G2连接。由于第一数据线D1、第二数据线D2、第三数据线D3与阵列基板的源/漏层同层设置，连接线L3、L3’、L4、L4’、L5、L5’可以与第一数据线D1、第二数据线D2、第三数据线D3同层形成。

如图4所示，检测电路还包括短接线S1、S1’、S2、S2’、S3、S3’、S4、S4’、S5、S5’。短接线S1、S1’与第一栅线G1对应设置，短接线S2、S2’与第二栅线G2对应设置，短接线S3、S3’与第一数据线D1对应设置，短接线S4、S4’与第二数据线D2对应设置，短接线S5、S5’与第三数据线D3对应设置。短接线S1连接于多个开关单元T1的第二端，短接线S1’连接于多个开关单元T1’的第二端，短接线S2连接于多个开关单元T2的第二端，短接线S2’连接于多个开关单元T2’的第二端，短接线S3连接于多个开关单元T3的第二端，短接线S3’连接于多个开关单元T3’的第二端，短接线S4连接于多个开关单元T4的第二端，短接线S4’连接于多个开关单元T4’的第二端，短接线S5连接于多个开关单元T5的第二端，短接线S5’连接于多个开关单元T5’的第二端。

如图4所示，如果短接线S1、S1’、S2、S2’与连接线L1、L1’、L2、L2’同层设置，短接线S1、S1’、S2、S2’与连接线L1、L1’、L2、L2’中必然存在交叉结构，从而导致非对应的设置的短接线和连接线短路，例如图4中，短接线S1和和连接线L2短接。同理，如果短接线S3、S3’、S4、S4’、S5、S5’与连接线L3、L3’、L4、L4’、L5、L5’同层设置，短接线S3、S3’、S4、S4’、S5、S5’必然与连接线L3、L3’、L4、L4’、L5、L5’存在交叉结构，从而导致非对应的短接线和连接线短路，例如，短接线S3和连接线L4短接。因此，短接线S1、S1’、S2、S2’可以位于阵列基板源/漏层以外的其他导电层，且通过过孔与连接线L1、L1’、L2、L2’对应连接。短接线S3、S3’、S4、S4’、S5、S5’可以位于阵列基板源/漏层以外的其他导电层，且通过过孔与连接线L3、L3’、L4、L4’、L5、L5’连接。其中，短接线S1、S1’、S2、S2’、S3、S3’、S4、S4’、S5、S5’可以为阵列基板的栅极层。应该理解的是，短接线S1、S1’、S2、S2’、S3、S3’、S4、S4’、S5、S5’还可以位于阵列基板其他导电层，例如Active层。

如图4所示，该检测电路还可以包括控制线C1、C1’、C2、C2’、C3、C3’、C4、C4’、C5、C5’。控制线C1、C1’与第一栅线G1对应设置，控制线C2、C2’与第二栅线G2对应设置，控制线C3、C3’与第一数据线D1对应设置，控制线C4、C4’与第二数据线D2对应设置，控制线C5、C5’与第三数据线D3对应设置。控制线C1连接于多个开关单元T1的控制端，控制线C2连接于多个开关单元T2的控制端，控制线C3连接于多个开关单元T3的控制端，控制线C4连接于多个开关单元T4的控制端，控制线C5连接于多个开关单元T5的控制端，控制线C1’连接于多个开关单元T1’的控制端，控制线C2’连接于多个开关单元T2’的控制端，控制线C3’连接于多个开关单元T3’的控制端，控制线C4’连接于多个开关单元T4’的控制端，控制线C5’连接于多个开关单元T5’的控制端。控制线C1、C1’、C2、C2’、C3、C3’、C4、C4’、C5、C5’分别向开关单元T1、T1’、T2、T2’、T3、T3’、T4、T4’、T5、T5’的控制端提供控制信号。控制线C1、C1’、C2、C2’、C3、C3’、C4、C4’、C5、C5’可以位于阵列基板的栅极层。

如图4所示，阵列基板的表面可以设置有多个探针垫，探针垫可以与控制线C1、C1’、C2、C2’、C3、C3’、C4、C4’、C5、C5’一一对应设置，多个探针垫可以分别通过过孔与控制线C1、C1’、C2、C2’、C3、C3’、C4、C4’、C5、C5’连接，外部电路可以通过探针垫向控制线输入控制信号。

本示例性实施例还提供一种阵列基板，包括上述的检查电路。

本示例性实施例中，所述阵列基板中的像素驱动电路可以包括存储电容(如图2中C)和驱动晶体管(如图2中DT)，所述存储电容与驱动晶体管源/漏极连接的电极(即与S点连接的电极)位于所述阵列基板的源/漏层。如图2所示，SD AT检测是通过检测S点电压检测阵列基板的状态，将所述存储电容与驱动晶体管源/漏极连接的电极位于所述阵列基板的源/漏层，由于源/漏层位于阵列基板导电层中的上层，从而可以通过检测该源/漏层电容电极的电压检测S点的电压，由于电容电极具有较大的面积，从而可以增强检测工具检测到的信号脉冲。

本示例性实施例还提供一种显示面板，包括上述的阵列基板。

本公开提供的显示面板与上述的阵列基板具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (13)

1.一种检测电路，应用于阵列基板，所述阵列基板包括多种信号线，多种所述信号线包括至少一种栅线和多种数据线，每种信号线包括多条信号线，其特征在于，所述检测电路包括与每种所述信号线一一对应设置的：

多个第一开关单元，与每条所述信号线一一对应设置，所述第一开关单元的第一端连接该信号线的第一端，第二端相互短接，控制端连接第一控制信号端；

多个第二开关单元，与每条所述信号一一对应设置，所述第二开关单元的第一端连接该信号线的第二端，第二端相互短接，控制端连接第二控制信号端。

2.根据权利要求1所述的检测电路，其特征在于，

所述检测电路还包括设置于所述第一开关单元和与其对应的信号线之间的第一连接线，所述第一连接线连接于所述第一开关单元第一端和与其对应的信号线之间；

所述检测电路还包括设置于所述第二开关单元和与其对应的信号线之间的第二连接线，所述第二连接线连接于所述第二开关单元第一端和与其对应的信号线之间。

3.根据权利要求1或2所述的检测电路，其特征在于，所述阵列基板包括位于显示区周围的走线区，所述第一开关单元、所述第二开关单元、第一连接线以及第二连接线设置于所述走线区。

4.根据权利要求1所述的检测电路，其特征在于，所述第一开关单元包括：

第一晶体管，第一端连接所述信号线的第一端，第二端相互短接，控制端连接第一控制信号端；

所述第二开关单元包括：

第二晶体管，第一端连接所述信号线的第二端，第二端相互短接，控制端连接第二控制信号端。

5.根据权利要求4所述的检测电路，其特征在于，所述第一晶体管和所述第二晶体管与所述显示区内的晶体管同层设置。

6.根据权利要求2所述的检测电路，其特征在于，所述第一连接线、第二连接线位于所述阵列基板的源/漏层，且所述第一连接线、第二连接线通过过孔与所述栅线连接。

7.根据权利要求1所述的检测电路，其特征在于，所述检测电路包括与每种所述信号线一一对应设置的：

第一短接线，位于所述阵列基板的第一导电层，通过过孔和与其对应的多个所述第一开关单元的第二端连接；

第二短接线，位于所述阵列基板的第一导电层，通过过孔和与其对应的多个所述第二开关单元的第二端连接；

其中，所述第一导电层与所述阵列基板的源/漏层位于不同层。

8.根据权利要求7所述的检测电路，其特征在于，所述第一导电层为阵列基板的栅极层。

9.根据权利要求1所述的检测电路，其特征在于，所述检测电路包括与每种所述信号线一一对应设置的：

第一控制线，位于所述阵列基板的栅极层，且和与其对应的多个所述第一开关单元的控制端连接；

第二控制线，位于所述阵列基板的栅极层，且和与其对应的多个所述第二开关单元的控制端连接。

10.根据权利要求9所述的检测电路，其特征在于，所述检测电路包括与每种所述信号线一一对应设置的：

多个第一探针垫，所述探针垫设置于所述阵列基板的表面，且和与其对应的第一控制线连接；

多个第二探针垫，所述探针垫设置于所述阵列基板的表面，且和与其对应的第二控制线连接。

11.一种阵列基板，其特征在于，包括权利要求1-10任一项所述的检查电路。

12.根据权利要求11所示的阵列基板，其特征在于，所述阵列基板中的像素驱动电路包括存储电容和驱动晶体管，所述存储电容与驱动晶体管源/漏极连接的电极位于所述阵列基板的源/漏层。

13.一种显示面板，其特征在于，包括权利要求11或12所述的阵列基板。

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