CN111161769B - Flash芯片及其读方法 - Google Patents

Abstract

本发明涉及一种Flash芯片及其读方法；Flash芯片，包括用于获取内部时间信号(32)的计时器(30)，与计时器(30)电性连接、用于获取计时器(30)所获取的内部时间信号(32)并根据内部时间信号(32)启动或关断的读电路(40)；内部时间信号(32)的频率恒定。本发明的Flash芯片及其读方法设计新颖，实用性强。

Description

Flash芯片及其读方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种Flash芯片及其读方法。

背景技术

在Flash芯片中，读电路是重要组成部分之一。用户在应用Flash芯片时，大多希望Flash芯片可以在高频率下工作，这要求Flash芯片在高频率下可以准确地读出存储单元的数据。通常情况下，Flash芯片读取频率越低，读电路的工作时间越长，读电路的功耗越大。若读电路具有在高频率下准确读出存储单元的数据的能力，则读电路以及Flash芯片从高频率下转为在低频率下读取数据的功耗将会变得很大，这对外围电路的电源提出了更高的要求，很可能导致整个系统工作异常。

发明内容

本发明针对上述技术问题，提出一种Flash芯片及其读方法。

本发明所提出的技术方案如下：

本发明提出了一种Flash芯片，包括用于获取内部时间信号的计时器，与计时器电性连接、用于获取计时器所获取的内部时间信号并根据内部时间信号启动或关断的读电路；内部时间信号的频率恒定。

本发明上述的Flash芯片中，读电路包括比较器、存储单元以及电压源；存储单元包括晶体管；比较器的反相输入端经电压源后接地；比较器的同相输入端接存储单元的晶体管的漏极，存储单元的晶体管的源极接地；存储单元的晶体管的栅极用于通过频率恒定的内部时间信号，控制存储单元的工作时间。

本发明上述的Flash芯片中，比较器的反相输入端和电压源之间以及比较器的同相输入端和存储单元的晶体管的漏极之间分别连接有偏置电压产生电路。

本发明还提出了一种如上所述的Flash芯片的读方法，包括以下步骤：

步骤S1、采用计时器获取内部时间信号；内部时间信号的频率恒定；

步骤S2、根据内部时间信号启动或关断读电路。

本发明的Flash芯片及其读方法通过采用频率恒定的内部时间信号，控制存储单元的工作时间，使得读电路的工作时间不受Flash芯片工作频率影响。本发明的Flash芯片及其读方法设计新颖，实用性强。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1示出了一种读电路的电路图；

图2示出了一种Flash芯片的功能模块示意图；

图3示出了本发明优选实施例的Flash芯片的功能模块示意图。

具体实施方式

为了使本发明的技术目的、技术方案以及技术效果更为清楚，以便于本领域技术人员理解和实施本发明，下面将结合附图及具体实施例对本发明做进一步详细的说明。

如图1所示，图1示出了一种读电路的电路图。该读电路的工作原理为：比较器A的反相输入端接参考电流支路20，比较器A的同相输入端接存储单元支路10；若存储单元为编程存储单元(pgm cell)，开启电压(VTH)较高，此时存储单元中无电流，比较器A的同相输入端的电压高于比较器A的反相输入端的电压；若存储单元为擦除存储单元(erase cell)，开启电压(VTH)较低，此时存储单元中会流过较大电流，比较器A的同相输入端的电压低于比较器A的反相输入端的电压。比较器A根据同相输入端和反相输入端的电压高低，输出结果，即输出Data_out。

在读电路工作期间，参考电流支路20、比较器A均会产生功耗，假设这部分功耗为50nA。又由于Flash芯片需要在高频率下工作，通常会扩大数据总线宽度和提高参考电流支路20的电流。

在扩大数据总线宽度方面，随着Flash芯片容量的增加，数据总线宽度也会随着增加；目前常见的128Mbit容量的Flash芯片的数据总线宽度为128位，若该128Mbit容量的Flash芯片采用如图1所示的读电路，则读电路工作期间的功耗为50nA×128＝6.4uA；

在提高参考电流支路20的电流方面，提高参考电流支路20的电流会加快读电路的相应时间，使Flash芯片可以在更高的频率下工作。在Flash芯片采用如图1所示的读电路的情况下，若将参考电流支路20的电流提高一倍，则单个读电路的功耗为50nA×2＝100nA。

在128Mbit容量的Flash芯片采用如图1所示的读电路的情况下，若既扩大数据总线宽度，又提高参考电流支路20的电流，则读电路的功耗为100nA×128＝12.8uA。

如果读电路的功耗12.8uA的计算结果是基于读电路工作时间为50ns的基础上计算得到，那么若读电路的工作时间为5000ns时，读电路的功耗应为12.8uA×100＝12.8mA。

综上所述，Flash芯片的读电路的功耗∝Flash芯片的数据总线宽度×参考电流支路20的电流×读电路的工作时间。

如图2所示，图2示出了一种Flash芯片的功能模块示意图。该Flash芯片包括用于获取与Flash芯片读取频率对应的外部时间信号31的计时器30，与计时器30电性连接、用于获取计时器30所获取的外部时钟信号31并根据外部时钟信号31启动或关断的读电路40。外部时间信号31采用外部clk信号。因此，读电路40的工作时间和Flash芯片读取频率相关，一般而言，Flash芯片的读取频率需要满足100Mhz，假设读电路30在Flash芯片的读取频率为100Mhz下的工作时间为5T即50ns，功耗为12.8uA，则当Flash芯片的读取频率为1Mhz，此时读取功耗为12.8uA×100＝12.8mA。

该结果表明：当用户将同一Flash芯片分别在高频和低频下应用，两者功耗差距巨大。读电路在较低读取速度下功耗大，将直接导致Flash芯片的功耗大，对外围电路的电源提出了更高的要求，很可能导致整个系统工作异常。

如图3所示，图3示出了本发明优选实施例的Flash芯片的功能模块示意图。Flash芯片包括用于获取内部时间信号32的计时器30，与计时器30电性连接、用于获取计时器30所获取的内部时间信号32并根据内部时间信号32启动或关断的读电路40；内部时间信号32的频率恒定。

在本实施例中，读电路40的工作时间，由Flash芯片的内部时间信号32决定，在内部时间信号32的频率恒定情况下，不受Flash芯片工作频率影响。假设已知Flash芯片的读电路40正常工作所需的最小工作时间为50ns，则将读电路40工作时间固定为50ns，无论Flash芯片外部频率是100Mhz还是1Mhz，读电路40工作时间均恒定在50ns，读电路40在读操作期间的功耗不变。该内部时间信号32为内部clk信号。

具体地，如图1所示，读电路40包括比较器A、存储单元11以及电压源21；存储单元11包括晶体管；比较器A的反相输入端经电压源21后接地；比较器A的同相输入端接存储单元11的晶体管的漏极，存储单元11的晶体管的源极接地；存储单元11的晶体管的栅极用于通过频率恒定的内部时间信号32，控制存储单元11的工作时间，使得读电路40的工作时间不受Flash芯片工作频率影响。

进一步地，在本实施例中，比较器A的反相输入端和电压源21之间以及比较器A的同相输入端和存储单元11的晶体管的漏极之间分别连接有偏置电压产生电路50。

进一步地，本发明还提出了一种如上所述的Flash芯片的读方法，包括以下步骤：

步骤S1、采用计时器30获取内部时间信号32；内部时间信号32的频率恒定；

步骤S2、根据内部时间信号32启动或关断读电路40。

具体地，内部时间信号32为内部clk信号。

本发明的Flash芯片及其读方法通过采用频率恒定的内部时间信号，控制存储单元的工作时间，使得读电路的工作时间不受Flash芯片工作频率影响。本发明的Flash芯片及其读方法设计新颖，实用性强。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (3)

1.一种Flash芯片，其特征在于，包括用于获取内部时间信号(32)的计时器(30)，与计时器(30)电性连接、用于获取计时器(30)所获取的内部时间信号(32)并根据内部时间信号(32)启动或关断的读电路(40)；内部时间信号(32)的频率恒定；

读电路(40)包括比较器(A)、存储单元(11)以及电压源(21)；存储单元(11)包括晶体管；比较器(A)的反相输入端经电压源(21)后接地；比较器(A)的同相输入端接存储单元(11)的晶体管的漏极，存储单元(11)的晶体管的源极接地；存储单元(11)的晶体管的栅极用于通过频率恒定的内部时间信号(32)，控制存储单元(11)的工作时间。

2.根据权利要求1所述的Flash芯片，其特征在于，比较器(A)的反相输入端和电压源(21)之间以及比较器(A)的同相输入端和存储单元(11)的晶体管的漏极之间分别连接有偏置电压产生电路(50)。

3.一种如权利要求1或2所述的Flash芯片的读方法，其特征在于，包括以下步骤：

步骤S1、采用计时器(30)获取内部时间信号(32)；内部时间信号(32)的频率恒定；

步骤S2、根据内部时间信号(32)启动或关断读电路(40)。

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