JP2005267734A - 昇圧回路及びそれを用いた不揮発性メモリ - Google Patents

Abstract

【課題】
不揮発性メモリ等で、消去、Write、Read、スタンバイ等のモードに応じて、異なる昇圧電圧及び出力電流が必要となる半導体集積回路装置において、昇圧回路のチップ面積を増大させることなく、１つの昇圧回路で異なる昇圧電圧及び出力電流を発生することができる技術を提供し、スタンバイ等の低消費電力モードでは、昇圧回路の消費電力を超低消費電力にすることができる技術を提供する。
【解決手段】
不揮発性メモリ等の消去、Writeを行なう為に、基本ポンプセルをＮ段接続し昇圧する１つの昇圧回路で、N段以下のポンプセルを直列または並列に使用することで、出力電流供給能力が異なる消去、Write時以下の昇圧電圧を発生し、また昇圧用クロックを昇圧電圧検出信号に切替えることを特徴とする半導体集積回路装置である。
【選択図】 図１０

Description

本発明は、フラッシュメモリ等の不揮発性メモリの消去、書込み、および読み出し時に要する高電圧を発生させる昇圧回路並びにそれを用いた半導体集積回路に関する。

フラッシュ、EEPROM(Electrically Erasable Programmable Read Only Memory)等の不揮発性メモリは、消去時及びWrite時にトンネル効果又はホットエレクトロン、ホットホールを使用する為、高電圧を発生させる必要がある。
例えば、電気的書き換え可能なEEPROMの中で、MONOS(Metal Oxide Nitride Oxide Semiconductor)構造を持ったメモリセルと、エンハンスメント型のN型スイッチMOS(Metal Oxide Semiconductor)とで１ビットを構成したMONOS型EEPROMの消去、Write及びReadの各モードにおける動作バイアスを図１に示した。

図１の動作バイアスは、電源電圧Vdd=1.5Vとした時の動作バイアスであり、消去時のメモリセルは0V未満のスレッシュホールド電圧値(Vt)となり、Write時のメモリセルは0V以上のVtとなる。
よって、Read時はメモリゲート(Mg)に0Vを印加し、選択されたスイッチMOSのゲート(Cg)に1.5Vを印加すればスイッチMOSがONとなり、メモリセルが消去状態の時には、約1V程度にプリチャージされたビット線からメモリセルを通じてソース線に電流が流れ、ビット線の電位が下がるのを検出し、メモリセルがWrite状態の時には、約1V程度にプリチャージされたビット線の電位が保持されているのを検出することで、データ ”1” ”0”を判断していた。ここで、図１中に示すＨ−Ｚはハイ・インピーダンスであること示す。
また、消去、Write時に必要な高電圧を発生する昇圧回路としては、非特許文献１で紹介、解析されているようなDickson型チャージポンプが一般的に知られており、回路構成も簡単な為、よく使用されている。

従来からEEPROMは、頻繁にデータを書き換える用途として用いられてきているが、近年アプリケーションソフトの多様性及び複数のアプリケーションが１つのＬＳＩ又は１つのシステムで動作することにより、EEPROMの大容量化が望まれている。
その大容量化を阻害する原因として１ビット当たりのメモリサイズが大きいということもあり、エンハンスメント型のN型スイッチMOSを削除したMONOSメモリ(Single MONOS)が特許文献１及び２で提案されている。

図２にこのSingle MONOSの各モードにおける動作バイアスを示した。図２からわかるように消去、Wtite時の動作バイアスは、図１で示した従来MONOS型メモリと同等であるが、Read時にはメモリWell及び非選択Mgに消去Vt以下のマイナス電圧を印加する必要がある。
また、スタンバイ時にはメモリに印加する電圧を全て0Vにしても良いが、スタンバイから立上がる場合、Read動作可能な昇圧マイナス電圧を得るため数μ秒から数十μ秒の時間がかかるので、立ち上がりスピードを上げるために、スタンバイ時にも予めマイナス電圧を印加することとしている。ここで、図２中に示すＨ−Ｚはハイ・インピーダンスであること示す。

特許第１８７６１０８号公報

特許第１９５０９５６号公報 特願２００２−３３３０３３号 T.Tanzawa and T.Tanaka, "A dynamic analysis of the Dickson charge pump circuit," IEEE J.Solid-State Circuits, vol.32, no8, pp.1231-1240, Aug. 1997.

このようなSingle MONOSをモジュールとして周辺回路も含めたサイズを考えた場合、メモリ自体はスイッチMOSを削除することで小さくなるが、Read時にも昇圧したマイナス電圧を印加しないといけない為、Read用の昇圧回路が必要となり、さらにこのRead用の昇圧回路は数十MHz程度の高速Read動作に耐えうるように電流供給能力を大きくする必要がある。

そうなると昇圧回路として消去、Writeの他に、出力電流供給能力が高いRead
用の昇圧回路が必要となり昇圧回路のサイズ増大が考えられる。
また、スタンバイ時にもReadと同じく昇圧マイナス電圧を印加する必要があることでスタンバイ時においても昇圧回路を動作させておく必要がある為、スタンバイ時の消費電流増大が懸念される。

そこで、本発明の目的は、昇圧回路において、電流供給能力が異なる複数の昇圧電圧を発生する昇圧回路の面積削減及び消費電流の削減することができる技術を提供するものである。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

不揮発性メモリの消去、Writeを行なう為に、基本ポンプセルをＮ段接続し昇圧する１つの昇圧回路で、N段以下のポンプセルを直列または並列に使用することで、消去、Write時以下の出力電流供給能力が異なる昇圧電圧を発生し、また昇圧用クロックを昇圧電圧検出信号に切替えることを特徴とする半導体集積回路装置である。

よって、昇圧回路の面積の増大なく１つの昇圧回路で消去、Write時以下の出力電流供給能力が異なる昇圧電圧を発生でき、昇圧用クロック回路を止めることができるので低消費電流の昇圧回路ができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）１つの昇圧回路で、昇圧電圧と出力電流が異なる電源を作ることができ、チップ面積の削減ができる。

（２）昇圧検出信号をチャージポンプのクロックとすることで、超低消費電力の昇圧回路が可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図３はメモリセルに昇圧バイアスを印加する昇圧回路の構成の一例を示したものである。
この本発明の昇圧回路は、チャージポンプ、クロック発生回路及び昇圧電圧（Vpp）を検出するVpp検出回路から構成されている。
クロック発生回路は、一般的なリングオシレータで構成したが、これに限るものではなく、機能的にチャージポンプにクロックを供給することができれば良い。チャージポンプはこのクロックに同期して昇圧電圧を発生させることとなる。
チャージポンプがクロックを受けて、動作すると昇圧電圧が発生し、ある規定電圧に到達するとVpp検出回路が判定してVpp検出信号(Vpp DET)を発生する。

Vpp検出回路は、コンパレータと基準電圧及び抵抗から構成されており、抵抗分圧されたVppと基準電圧とを比較することで、Vpp DETを発生する。ここで、Vpp DETを発生するとは、例えばコンパレータ出力が0VからVddになることである。
このVpp DETをうけてクロック発生回路はクロックを止める。クロックが止まることにより、チャージポンプは昇圧動作が止まることになる。

昇圧動作が止まると、昇圧電圧は規定電圧未満となり、Vpp DETの発生が止まる。
Vpp DETが止まると、ふたたびクロック発生回路が動作して、チャージポンプへクロックが供給されてチャージポンプが動作し、昇圧動作が行われる。
この動作を繰り返して、規定の昇圧電圧をキープすることとなる。

図４は、チャージポンプの構成を示した図であり、チャージ容量14pFで１３段のポンプセルを直列接続し、基板効果をなくしたDickson型チャージポンプ回路である。
また、図１０を用いて、図４に示す回路の動作を少し説明すると、Erase、 Write時は、全てのスイッチが上記a側に接続されＮ段が直列に接続される。
ここで、図中に示す［Ｎ／２］等の［ ］は、ガウス記号を意味し、Ｎが奇数の時は、（Ｎ−１）／２を、Ｎが偶数の時は、Ｎ／２を示すものとする。
Read時は、例えば５段が並列に動作するとなると、チャージポンプ５段の出力スイッチがb側に接続され、（Ｎ−４）段の入力スイッチがb側に接続される。その他のスイッチは、a側に接続される。スタンバイ時は、例えば３段のみが動作することになり、（Ｎ−２）段の入力スイッチがb側に接続され、その他のスイッチはa側に接続される。

また、図５には１段あたりのチャージポンプ回路を示した。
この基板効果をなくしたDickson型チャージポンプ回路は、特許文献３で示されている回路である。

図６は、64ｋB Single MONOS型EEPROMを動作させる時に必要な昇圧回路の仕様を示した図である。
消去、Write時には、それぞれマイナス高電圧の-8.5V, -10.7Vが必要である。消去、Writeは、トンネル効果を利用する為、消去、Write電流としては、数pA/bitである。よって、64kBのEEPROM容量とした場合、最大でも10μA以下の電流供給能力があればよい。
この場合、１３段のポンプセルを全て直列動作させてマイナス高電圧の-8.5V, -10.7Vを発生させることとした。

図７には、最悪条件(Vdd=1.375V, Ta=95℃)におけるVppシミュレーション波形を示した。
クロックは、10.8MHzとし、出力供給電流10μA以上となる1MΩ(0V-Vpp間)と、メモリ64kBに相当する1000pFの容量をVpp出力における負荷とした。また、チャージポンプの実力を見るために、Vpp検出回路をオフさせた。
図７からわかるように、Vpp出力は-10.7V以下の昇圧電圧を発生することができていることを確認できた。

次に、Read時は、メモリ消去Vt以下の-2Vが必要である。Read動作速度30MHz、選択されたメモリゲート（Mg）容量を2pF(128Byte相当)とすると(1)式より、
2×2×10^-12×30×10^６ = 120×10^-6 ・・・・・・・・（１）
出力供給電流は120μA必要となる。

このRead時の昇圧回路として、チャージポンプ前後５段（１段から５段、９段から１３段）のポンプセルを並列動作させて供給電流能力が高い-2V電圧を発生させることとした。
クロックは、10.8MHzとし、使用しない３段（６段から８段）のポンプセルは、論理回路によりクロックが供給されないようにした。

また、５段目のポンプセルと６段目を切り離すスイッチNMOS(SW56)と5段目ポンプセル出力と、最終段１３段目の出力を接続するスイッチNMOS(SW513)を設け、
Vdd-Vppを出力するレベルシフタLVL1でSW56をオフ、SW513をオンさせて5段目ポンプセルと１３段目ポンプセルの出力を接続した。

また、９段目ポンプセルの入力を0Vにする為のNMOS90及び８段目ポンプセルから９段目ポンプセルへ入力される制御信号をオフさせるスイッチNMOS(SW89)とその制御信号をクロックへ接続するスイッチCMOS90を、LVL1で制御して最終段１３段目からも-2Vが出力するようにした。

図８に最悪条件(Vdd=1.375V, Ta=95℃)におけるVppシミュレーション波形を示した。Vppの負荷には、35MHzで2pFを0V-Vpp間でオン、オフするMgドライバを動作させた。また、Vpp検出回路を動作させて、-2V typ.検出とした。
図８からわかるように、35MHz Read動作(出力供給電流Iout=163.6μA avg.シミュレーション実測値)において、-2V±0.15Vを出力し続けることができていることがわかった。

次にスタンバイ時だが、前述したようにスタンバイにおいてもVpp=-1.5V typ.が必要であり、リーク電流を考慮してVpp供給電流としては最大1μAとした。
また、スタンバイでは、昇圧回路全体の消費電流を削減する必要があることから、昇圧回路消費電流として10μA以下にする必要がある。
このスタンバイ時の昇圧回路として、後ろ１０段から１３段のポンプセル４段を動作させることとし、使用しない９段（１段から９段）のポンプセルは、論理回路によりクロックが供給されないようにした。

また、１０段目ポンプセルの入力を0Vにする為のNMOS100及び９段目ポンプセルから１０段目ポンプセルへ入力される制御信号をオフさせるスイッチNMOS(SW910)とその制御信号をクロックへ接続するスイッチCMOS100を、LVL2で制御した。

さらに動作する４段のポンプセルのクロックドライバ能力を切替えてチャージ容量をドライブする時に発生する貫通電流を抑えて、回路消費電流を抑えることとした。
また、クロック発生回路を止めて、チャージポンプへ供給するクロックとしては、Vpp検出信号を入力した。Vpp検出信号は、前述したように、規定電圧以下の時には、0VからVddとなり、規定電圧以上の時には、Vddから0Vになるので、クロックとして使用することが可能である。
これにより、クロック発生回路で消費する電流を、ほぼ0にすることができ、昇圧回路として全体の消費電流を削減することが可能となった。

図９にVpp出力能力最悪となる条件(Vdd=1.375V, Ta=95℃)におけるVppシミュレーション波形を示した。
Vpp DETにより、Vppが-1.33Vから-1.346Vの間で変動しており、Vpp DETがチャージポンプのクロックとして動作していることがわかる。
昇圧回路全体の消費電流は、チャージポンプは4μA、Vpp検出回路は3μAとなり合計7μAで低消費電流が達成できていることが確認できた。

MONOS型EEPROMの各モードにおける動作バイアスを示す図である。 Single MONOS型EEPROMの各モードにおける動作バイアスを示す図である。 本発明の昇圧回路の構成を示す図である。 本発明の昇圧回路の内、チャージポンプ構成図である。 本発明の１段あたりのチャージポンプ回路を示す図である。 64KB Single MONOS型EEPROMの昇圧回路に対する仕様を示す図である。 本発明の昇圧回路で、Erase・Write時に発生するVppシミュレーション波形を示す図である。 本発明の昇圧回路で、Read時のシミュレーション波形を示す図である。 本発明の昇圧回路で、Stby（待機）時のシミュレーション波形を示す図である。 本発明の昇圧回路の内におけるチャージポンプ構成図である。

符号の説明

CG…制御ゲート、MG…メモリ・ゲート、Select…選択領域、H-Z…ハイ・インピーダンス、E／W…Erase / Read、Read…読出し、Write…書込み、Stby…待機、IL…リーク電流。

Claims (11)

1. 不揮発性メモリのデータの読み出し、書き込み、消去を制御する電圧を供給する基本ポンプセルをＮ段接続した昇圧回路であって、
   前記昇圧回路は、前記不揮発性メモリのデータの読み出し時に、
   Ｎ段の前記基本ポンプセルの中から選定されたＮ／２段以下の段数からなる一対の基本ポンプセルを並列動作させることを特徴とする昇圧回路。
2. 請求項１記載の昇圧回路であって、
   前記昇圧回路は、前記不揮発性メモリのデータの消去、書き込み時に、前記基本ポンプセルのＮ段を直列に動作させることを特徴とする昇圧回路。
3. 請求項１記載の昇圧回路であって、
   前記基本ポンプセルの中から、前記不揮発性メモリの待機時に、Ｎ段以下の前記基本ポンプセルを動作させることを特徴とする昇圧回路
4. ２種の異なる電圧で制御され、基本ポンプセルがＮ段接続された昇圧回路と、
   前記昇圧回路の出力電圧が所定の閾値を超えているか否かを判定し、該判定に応じて２種の異なる電圧を発生させる検出回路とを有し、
   前記昇圧回路は、前記検出回路の発生する２種の異なる電圧にて制御されることを特徴とする昇圧回路。
5. 前記昇圧回路は、不揮発性メモリのデータの読み出し、書き込み、消去を制御する電圧を供給するものであって、
   前記昇圧回路は、前記不揮発性メモリの待機時に、前記検出回路の発生する２種の異なる電圧にて制御されることを特徴とする請求項４に記載の昇圧回路。
6. 請求項１から４に記載の昇圧回路であって、
   ２種の異なる電圧を周期的に発生させ、前記昇圧回路を制御するクロック発生回路とを有し、
   前記クロック発生回路は、
   前記昇圧回路が前記不揮発性メモリの消去、書き込み、読み出しを制御する電圧を発生させる場合には、前記周期を変更し、
   前記昇圧回路が前記不揮発性メモリの待機を制御する電圧を発生させる場合には、前記ドライブ能力を変更することを特徴とする昇圧回路。
7. 請求項１に記載の昇圧回路であって、
   並列動作させるＮ／２段以下の前記基本ポンプセルは、それぞれ前記昇圧回路の初段を含む前半部の基本ポンプセルと、前記昇圧回路の最終段を含む後半部の基本ポンプセルとであって、この２つの出力を合成することを特徴とする昇圧回路。
8. 請求項３記載の昇圧回路であって、
   前記Ｎ段以下の前記基本ポンプセルは、前記昇圧回路の後半部の基本ポンプセルであることを特徴とする昇圧回路。
9. 請求項７または８に記載の昇圧回路であって、
   ２種の異なる電圧を周期的に発生させ、前記昇圧回路を制御するクロック発生回路を有し、
   前記クロック発生回路は、動作させない基本ポンプセルへ前記電圧を供給しないことを特徴とする昇圧回路。
10. 半導体記憶素子がマトリックス状に配列されてなる不揮発性メモリであって、請求項１から９の昇圧回路を有することを特徴とする不揮発性メモリ。
11. 前記半導体記憶素子に、ＭＯＮＯＳ構造を有するメモリセルを用いることを特徴とする請求項１０記載の不揮発性メモリ。
    

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