CN111146282A - 高电子迁移率晶体管装置及其制造方法 - Google Patents

Abstract

本发明提供一种高电子迁移率晶体管装置及其制造方法，其中，该装置包含：基底；多对交替层设置于基底上方且每对交替层包含掺杂碳的氮化镓层和未掺杂的氮化镓层；至少一应力松弛层设置于这些交替层之间；以及氮化镓层设置于这些交替层上方。

Description

高电子迁移率晶体管装置及其制造方法

技术领域

本揭露系有关于一种半导体制造技术，特别是有关于高电子迁移率晶体管装置及其制造方法。

背景技术

高电子迁移率晶体管(high electron mobility transistor，HEMT)，又称为异质结构场效晶体管(heterostructure FET，HFET)或调变掺杂场效晶体管(modulation-dopedFET，MODFET)，为一种场效晶体管(field effect transistor，FET)，其由具有不同能隙(energy gap)的半导体材料组成。在邻近不同半导体材料的所形成界面处会产生二维电子气(two dimensional electron gas，2DEG)层。由于二维电子气的高电子移动性，高电子迁移率晶体管可以具有高击穿电压、高电子迁移率、低导通电阻与低输入电容等优点，因而适合用于高功率元件上。

在高电子迁移率晶体管的氮化镓层中掺杂碳可以增加氮化镓材料的电阻率，使其达到高耐压应用。然而，在掺杂碳的过程中，例如在低温下以及低的第V族对第III族比例下生长氮化镓，可能会引入缺陷，影响高电子迁移率晶体管的效能。因此，现有的高电子迁移率晶体管无法在每个方面皆令人满意。

发明内容

根据本揭露的一些实施例，提供高电子迁移率晶体管装置。此装置包含基底；多对交替层设置于基底上方且每对交替层包含掺杂碳的氮化镓层和未掺杂的氮化镓层；至少一应力松弛层设置于这些交替层之间；以及氮化镓层设置于这些交替层上方。

在一些实施例中，应力松弛层为含铝层。

在一些实施例中，含铝层包含氮化铝和/或氮化铝镓。

在一些实施例中，应力松弛层设置于这些交替层中的每两对之间。

在一些实施例中，应力松弛层中的厚度在0.1nm至10nm的范围。

在一些实施例中，掺杂碳的氮化镓层的厚度在1nm至600nm的范围，且未掺杂的氮化镓层的厚度在1nm至200nm的范围。

在一些实施例中，掺杂碳的氮化镓层的厚度与未掺杂的氮化镓层的厚度的比值在3.5至5的范围。

在一些实施例中，高电子迁移率晶体管装置更包含成核层，设置于基底和这些交替层之间。

在一些实施例中，成核层包含氮化铝和/或氮化铝镓。

在一些实施例中，高电子迁移率晶体管装置更包含缓冲层，设置于基底和这些交替层之间。

在一些实施例中，缓冲层包含氮化镓、氮化铝或氮化铝镓其中之一或任意组合。

在一些实施例中，缓冲层包含渐变式缓冲层和/或超晶格缓冲层。

在一些实施例中，高电子迁移率晶体管装置更包含阻障层，设置于氮化镓层上方；以及源极、漏极、栅极，设置于阻障层上方。

根据本揭露的一些实施例，提供高电子迁移率晶体管装置的制造方法。此方法包含：形成基底；在基底上方形成多对交替层，其中每对交替层包含掺杂碳的氮化镓层和未掺杂的氮化镓层；在这些交替层之间形成至少一应力松弛层；以及在这些交替层上方形成氮化镓层。

在一些实施例中，这些交替层包含氮化铝和/或氮化铝镓，且应力松弛层包含氮化铝(AlN)和/或氮化铝镓(AlGaN)。

在一些实施例中，高电子迁移率晶体管装置的制造方法更包含在这些交替层中的每两对之间形成应力松弛层。

在一些实施例中，应力松弛层的厚度在0.1nm至10nm的范围。

在一些实施例中，掺杂碳的氮化镓层的厚度在1nm至600nm的范围，未掺杂的氮化镓层的厚度在1nm至200nm的范围，且掺杂碳的氮化镓层的厚度与未掺杂的氮化镓层的厚度的比值在3.5至5的范围。

在一些实施例中，高电子迁移率晶体管装置的制造方法更包含在基底和这些交替层之间形成成核层，其中成核层包含氮化铝和/或氮化铝镓。

在一些实施例中，高电子迁移率晶体管装置的制造方法更包含在基底和这些交替层之间形成缓冲层，其中缓冲层包含渐变式缓冲层和/或超晶格缓冲层。

附图说明

以下将配合附图详述本揭露的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本揭露的特征。

图1A-图1E是根据本发明一些实施例绘示在制造高电子迁移率晶体管装置的各个阶段的剖面示意图。

图2-图4是根据本发明一些实施例绘示高电子迁移率晶体管装置的剖面示意图。

附图标记：

110～基底；

120～成核层；

130～缓冲层；

140～交替层；

142～掺杂碳的氮化镓层；

144～未掺杂的氮化镓层；

150～应力松弛层；

160～氮化镓层；

170～阻障层；

180～源极；

190～栅极；

200～漏极；

220～超晶格缓冲层；

222a、224a、226a～氮化铝镓层；

222b、224b、226b～氮化铝层；

230～渐变式缓冲层；

232、234、236～氮化铝镓层；

1000、2000、3000、4000～高电子迁移率晶体管装置。

具体实施方式

以下概述一些实施例，以使得本发明所属技术领域中技术人员可以更容易理解本发明，但这些实施例并非用于限制本发明。可以理解的是，本发明所属技术领域中技术人员可以根据需求，调整以下描述的实施例，例如改变工艺顺序及/或包含比在此描述的更多或更少步骤。此外，还可以在以下叙述的实施例的基础上添加其他元件。举例来说，「在第一元件上形成第二元件」的描述可能包含第一元件与第二元件直接接触的实施例，也可能包含第一元件与第二元件之间具有其他元件，使得第一元件与第二元件不直接接触的实施例，并且第一元件与第二元件的上下关系可能随着装置在不同方位操作或使用而改变。

以下根据本发明的一些实施例，描述在高电子迁移率晶体管装置设置包含掺杂碳的氮化镓层和未掺杂的氮化镓层的交替层，以在增加耐压的同时，改善晶体品质。此外，在交替层上方设置至少一应力松弛层，以缓解应力，进而增加交替层和厚度，使高电子迁移率晶体管装置达到更高的耐压程度。

图1A-图1E是根据一些实施例绘示在制造高电子迁移率晶体管装置1000的各个阶段的剖面示意图。如图1A所示，高电子迁移率晶体管装置1000包含基底110，基底110可以是整块的(bulk)半导体基底或包含由不同材料形成的复合基底，并且可以使用任何适用于半导体装置的基底材料，例如硅、锗、碳化硅、氮化镓、蓝宝石。

在一些实施例中，在基底110上方形成成核层120，以缓解基底110与上方成长的膜层之间的晶格差异。举例来说，成核层120的材料可以包含例如氮化铝(AluminiumNitride，AlN)、氮化铝镓(Aluminium Gallium Nitride，AlGaN)或类似的材料其中之一或任意组合，并且成核层120的厚度可以是在约100奈米(nanometer，nm)至约1000nm的范围，例如约200nm。成核层120的形成可以包含沉积工艺，例如有机金属化学气相沉积(MetalOrganic Chemical Vapor Deposition，MOCVD)、分子束外延(Molecular Beam Epitaxy，MBE)、液相外延(Liquid Phase Epitaxy，LPE)或其他的沉积技术。

在一些实施例中，在成核层120上方形成缓冲层130，以缓解不同膜层之间的晶格差异。成核层120是选择性的。在另一些实施例中，不设置成核层120，直接在基底上形成缓冲层130。缓冲层130可以包含三族氮化物，例如氮化镓(Gallium Nitride，GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)或类似的材料其中之一或任意组合，并且缓冲层130的厚度可以是在约0.1微米(micrometer，μm)至约10μm的范围，例如约0.3μm。缓冲层130的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。

然后如图1B所示，在缓冲层130上方形成交替层140，交替层140包含掺杂碳的氮化镓层(Carbon-doped Gallium Nitride，CGaN)142和未掺杂的氮化镓层(undoped GalliumNitride，uGaN)144。在氮化镓层掺杂碳，形成掺杂碳的氮化镓层(CGaN)142，可以增加电阻率，使高电子迁移率晶体管装置1000达到高耐压应用。在一些实施例中，掺杂碳的氮化镓层(CGaN)142具有在约10¹⁸至约10²²/立方公分的范围的碳浓度。在掺杂碳的过程中，为了使碳容易进入氮化镓层，可在低温下以及低的第V族对第III族比例下生长氮化镓。然而，这种生长条件容易导致晶体品质较差以及表面粗糙等问题，且随着掺杂碳的氮化镓层(CGaN)的厚度增加，上述的问题更显著，进而对高电子迁移率晶体管装置的性能产生不良影响，例如影响二维电子气的特性。

对此，在掺杂碳的氮化镓层(CGaN)142上方形成未掺杂的氮化镓层(uGaN)144，以改善掺杂碳的氮化镓层(CGaN)142的粗糙表面，而可以在增加掺杂碳的氮化镓层(CGaN)142的厚度的同时，维持整体氮化镓层的晶体品质，并且具有较不粗糙的表面。换句话说，在掺杂碳的氮化镓层(CGaN)142上方形成未掺杂的氮化镓层(uGaN)144可以保持高电子迁移率晶体管装置1000的性能，例如二维电子气特性，还可以进一步提升耐压程度。

可以根据需求设置不同数量的交替层140，例如形成14对交替层140，其中每一对交替层140各自包含一层掺杂碳的氮化镓层(CGaN)142和一层未掺杂的氮化镓层(uGaN)144。

在一些实施例中，掺杂碳的氮化镓层(CGaN)142和未掺杂的氮化镓层(uGaN)144的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。掺杂碳的氮化镓层(CGaN)142的厚度可以是在约1nm至约600nm的范围，例如约500nm。未掺杂的氮化镓层(uGaN)144的厚度可以是在约1nm至约200nm的范围，例如约125nm。掺杂碳的氮化镓层(CGaN)142的厚度与未掺杂的氮化镓层(uGaN)144的厚度的比值在约3.5至约5的范围，例如约4。

未掺杂的氮化镓层(uGaN)144越厚，亦即掺杂碳的氮化镓层(CGaN)142的厚度与未掺杂的氮化镓层(uGaN)144的厚度的比值越小，越可补偿掺杂碳的氮化镓层(CGaN)142的晶体品质和表面粗糙度。另一方面，掺杂碳的氮化镓层(CGaN)142的厚度越厚，亦即掺杂碳的氮化镓层(CGaN)142的厚度与未掺杂的氮化镓层(uGaN)144的厚度的比值越大，可以达到更好的耐压特性。可根据需求设置掺杂碳的氮化镓层(CGaN)142的厚度与未掺杂的氮化镓层(uGaN)144的厚度的比值。

如图1C所示，在交替层140上形成至少一应力松弛层150。在一些实施例中，应力松弛层150可以是含铝层，例如氮化铝(AlN)和/或氮化铝镓(AlGaN)，并且应力松弛层150的厚度可以是在约0.1nm至约10nm的范围，例如约1nm。应力松弛层150的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。

如前所述，可以根据需求设置多对交替层140，然而，由于交替层140与基底110的热膨胀系数不同，随着交替层140的数量和厚度增加，产生的应力越大，导致曲度(bow)、裂痕与厚度不均的问题，这些问题限制了可以设置的交替层140数量。本案在交替层140上设置应力松弛层150，可以缓解设置交替层140的应力，因此可以增加交替层140的数量和厚度，使高电子迁移率晶体管装置1000达到更高的耐压程度。

然后如图1D所示，根据一些实施例，在应力松弛层150上方形成氮化镓层160。氮化镓层160具有较佳晶体品质，可以提供用于形成其他元件的平坦表面。氮化镓层160的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。可以根据需求选择氮化镓层160的厚度。在一些实施例中，氮化镓层160的厚度在约10nm和约1μm的范围，例如约0.5μm。

然后如图1E所示，在氮化镓层160上方形成阻障层170。阻障层170的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。可以根据需求选择阻障层170的厚度。在一些实施例中，阻障层170的材料可以包含第III族氮化物，例如III-V族化合物半导体材料。阻障层170可以包含单层或多层结构。举例来说，阻障层170包含AlN、AlGaN、AlInN、AlGaInN或类似的材料其中之一或任意组合。可以根据需求将阻障层170掺杂或不掺杂。选择阻障层170的材料，以在氮化镓层160和阻障层170之间的界面产生二维电子气。

然后根据一些实施例，在阻障层170上方设置源极180、栅极190和漏极200，形成高电子迁移率晶体管装置1000。可以使用任何合适的材料、工艺和顺序形成源极180、栅极190和漏极200，并且根据需求调整元件的间距和位置。在图1E绘示的实施例中，源极180、栅极190和漏极200位于阻障层170上，但本发明不限于此。

此外，可以根据需求设置应力松弛层150和交替层140的数量及配置。图2-图4是根据一些其他实施例绘示高电子迁移率晶体管装置的剖面示意图。根据一些实施例，如图2所示，在高电子迁移率晶体管装置2000中，在两对交替层140之间设置应力松弛层150，随后在交替层140上方设置接触交替层140的氮化镓层160。虽然并未绘示，根据一些实施例，可以在高电子迁移率晶体管装置2000的交替层140和氮化镓层160之间设置多对交替层140和多层应力松弛层150。这些应力松弛层150可以位于每一对交替层140上方，或者只位于特定的交替层140之间。根据需求，这些应力松弛层150可以具有相同或不同的厚度。

此外，根据另一些实施例，如图3所示，在高电子迁移率晶体管装置3000中，分别在两对交替层140上方设置两层应力松弛层150，随后在应力松弛层150上方设置接触应力松弛层150的氮化镓层160。虽然并未绘示，根据一些实施例，可以在高电子迁移率晶体管装置3000的应力松弛层150和氮化镓层160之间设置多对交替层140和多层应力松弛层150。这些应力松弛层150可以位于每一对交替层140上方，或者只位于特定的交替层140之间。根据需求，这些应力松弛层150可以具有相同或不同的厚度。

此外，根据又一些实施例，如图4所示，高电子迁移率晶体管装置4000的缓冲层130可以包含渐变式缓冲层(gradient buffer layer)、超晶格缓冲层(superlattice bufferlayer)或类似的缓冲层其中之一或任意组合。虽然图4绘示缓冲层130包含超晶格缓冲层220和渐变式缓冲层230，但可以只使用超晶格缓冲层220或渐变式缓冲层230。

在一些实施例中，超晶格缓冲层220包含多组具有浓度差异的膜层，每组膜层包含多对氮化铝层和氮化铝镓层。举例来说，如图4所示，超晶格缓冲层220包含第一组包含氮化铝镓层222a和氮化铝层222b的膜层、第二组包含氮化铝镓层224a和氮化铝层224b的膜层、第三组包含氮化铝镓层226a和氮化铝层226b的膜层，但本发明不限于此，超晶格缓冲层220可以包含更多组膜层及/或更多对氮化铝层和氮化铝镓层。超晶格缓冲层220的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。根据需求，超晶格缓冲层220的每一对氮化铝镓层和氮化铝层与其他对氮化铝镓层和氮化铝层可以具有相同或不同的厚度和氮化铝镓层的铝浓度。

在一些实施例中，渐变式缓冲层230包含多层具有浓度差异的氮化铝镓层。举例来说，如图4所示，渐变式缓冲层230包含三层氮化铝镓层232、234、236，但本发明不限于此，可以设置更多或更少层氮化铝镓层。渐变式缓冲层230的形成可以包含沉积工艺，例如有机金属化学气相沉积、分子束外延、液相外延或其他的沉积技术。根据需求，渐变式缓冲层230的每层氮化铝镓层可以各自具有相同或不同的厚度和铝浓度。

如图4所示，设置包含超晶格缓冲层220和渐变式缓冲层230的缓冲层130，可以减缓在缓冲层130上方设置的交替层140的应力，避免产生裂缝，因此可增加交替层140的厚度。此外，在相同厚度下，相较于只形成超晶格缓冲层220，形成包含超晶格缓冲层220和渐变式缓冲层230的缓冲层130可大幅缩短成长时间。另外，相较于只形成渐变式缓冲层230，形成包含超晶格缓冲层220和渐变式缓冲层230的缓冲层130可以在上方形成的交替层140具有较佳的结晶品质。因此可以在提高产能的同时，提升高电子迁移率晶体管装置的效能和良品率。

随后参照前述的方法、材料和配置，在渐变式缓冲层230上方设置多对交替层140和至少一层应力松弛层150，然后设置氮化镓层160。然后设置阻障层170、源极180、栅极190和漏极200，形成高电子迁移率晶体管装置4000。

综上所述，根据本发明的一些实施例，在掺杂碳的氮化镓层上方设置未掺杂的氮化镓层，可以改善掺杂碳的氮化镓层的晶体品质和表面粗糙度。因此，可以保持高电子迁移率晶体管装置的性能，例如二维电子气特性，进一步提升装置耐压程度。

此外，根据本发明的一些实施例，在包含掺杂碳的氮化镓层和未掺杂的氮化镓层的交替层上方设置应力松弛层，可以缓解设置交替层的应力，因此可以增加交替层的数量和厚度，使高电子迁移率晶体管装置达到更高的耐压程度。

另外，根据本发明的一些实施例，在基底上方设置包含渐变式缓冲层和超晶格缓冲层的缓冲层，可以减缓在缓冲层上方设置的交替层的应力，避免产生裂缝或翘曲，因此可增加交替层的厚度。此外，相较于只形成超晶格缓冲层或渐变式缓冲层，包含渐变式缓冲层和超晶格缓冲层的缓冲层可以在提高产能的同时，提升高电子迁移率晶体管装置的效能和良品率。

虽然本发明已以多个实施例描述如上，但这些实施例并非用于限定本发明。本发明所属技术领域中技术人员应可理解，他们能以本发明实施例为基础，做各式各样的改变、取代和替换，以达到与在此描述的多个实施例相同的目的及/或优点。本发明所属技术领域中技术人员也可理解，此类修改或设计并未悖离本发明的精神和范围。因此，本发明之保护范围当视前附的权利要求所界定者为准。

Claims (20)

1.一种高电子迁移率晶体管装置，其特征在于，包括：

一基底；

多对交替层，设置于该基底上方且每对交替层包括一掺杂碳的氮化镓层和一未掺杂的氮化镓层；

至少一应力松弛层，设置于所述多对交替层之间；以及

一氮化镓层，设置于所述多对交替层上方。

2.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，该应力松弛层为一含铝层。

3.如权利要求2所述的高电子迁移率晶体管装置，其特征在于，该含铝层包括氮化铝和/或氮化铝镓其中之一或任意组合。

4.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，该应力松弛层设置于所述多对交替层中的每两对之间。

5.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，该应力松弛层中的厚度在0.1nm至10nm的范围。

6.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，该掺杂碳的氮化镓层的厚度在1nm至600nm的范围，且该未掺杂的氮化镓层的厚度在1nm至200nm的范围。

7.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，该掺杂碳的氮化镓层的厚度与该未掺杂的氮化镓层的厚度的比值在3.5至5的范围。

8.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，更包括一成核层，设置于该基底和所述多对交替层之间。

9.如权利要求8所述的高电子迁移率晶体管装置，其特征在于，该成核层包括氮化铝和/或氮化铝镓。

10.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，更包括一缓冲层，设置于该基底和所述多对交替层之间。

11.如权利要求10所述的高电子迁移率晶体管装置，其特征在于，该缓冲层包括氮化镓、氮化铝或氮化铝镓其中之一或任意组合。

12.如权利要求10所述的高电子迁移率晶体管装置，其特征在于，该缓冲层包括一渐变式缓冲层和/或一超晶格缓冲层。

13.如权利要求1所述的高电子迁移率晶体管装置，其特征在于，更包括：

一阻障层，设置于该氮化镓层上方；以及

一源极、一漏极、一栅极，设置于该阻障层上方。

14.一种高电子迁移率晶体管装置的制造方法，其特征在于，包括：

形成一基底；

在该基底上方形成多对交替层，其中每对交替层包括一掺杂碳的氮化镓层和一未掺杂的氮化镓层；

在所述多对交替层之间形成至少一应力松弛层；以及

在所述多对交替层上方形成一氮化镓层。

15.如权利要求14所述的高电子迁移率晶体管装置的制造方法，其特征在于，所述多对交替层包括氮化铝和/或氮化铝镓，且该应力松弛层包括氮化铝和/或氮化铝镓。

16.如权利要求14所述的高电子迁移率晶体管装置的制造方法，其特征在于，更包括在所述多对交替层中的每两对之间形成该应力松弛层。

17.如权利要求14所述的高电子迁移率晶体管装置的制造方法，其特征在于，该应力松弛层的厚度在1nm至500nm的范围。

18.如权利要求14所述的高电子迁移率晶体管装置的制造方法，其特征在于，该掺杂碳的氮化镓层的厚度在1nm至600nm的范围，该未掺杂的氮化镓层的厚度在1nm至200nm的范围，且该掺杂碳的氮化镓层的厚度与该未掺杂的氮化镓层的厚度的比值在3.5至5的范围。

19.如权利要求14所述的高电子迁移率晶体管装置的制造方法，其特征在于，更包括在该基底和所述多对交替层之间形成一成核层，其中该成核层包括氮化铝和/或氮化铝镓。

20.如权利要求14所述的高电子迁移率晶体管装置的制造方法，其特征在于，更包括在该基底和所述多对交替层之间形成一缓冲层，其中该缓冲层包括一渐变式缓冲层和/或一超晶格缓冲层。

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