CN119889404A - 一种移位寄存器、栅极驱动电路和显示装置 - Google Patents
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Abstract
本公开提供一种移位寄存器、栅极驱动电路和显示装置，属于显示技术领域。本公开的移位寄存器包括输入子电路被配置为响应于第一时钟信号线提供的第一时钟信号和第二时钟信号线提供的第二时钟信号，控制第一节点和第二节点的电位；第一控制子电路被配置为响应于第二节点的信号和第三时钟信号线提供的第三时钟信号，控制第一节点的电位；第二控制子电路，被配置为响应于第一节点的信号、第二节点的信号和第四时钟信号线提供的第四时钟信号，控制第三节点的电位；输出子电路被配置为响应于第一节点的信号输出第一输出信号，或者响应于第三节点的信号输出第二输出信号。
Description
技术领域
本公开属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路和显示装置。
背景技术
在显示技术领域，例如液晶显示面板或有机发光二极管(Organic LightEmitting Diode，OLED)显示面板的像素阵列通常包括多行栅线和与栅线交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。
栅极阵列集成驱动(Gate Drive on Array，GOA)技术，是目前显示面板经常使用的一种将行扫描驱动信号电路制作在阵列基板上，以实现对栅极(Gate)行逐行扫描的驱动方式的一项技术。目前，随着现有显示产品对分辨率要求的不断提高，具有较高分辨率的显示产品，其内部集成的栅极驱动电路中移位寄存器的级传级数也越多，从而增加时钟信号线和电源信号线的电容电阻负载，进而影响显示画面。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、栅极驱动电路和显示装置。
第一方面，解决本公开技术问题所采用的技术方案是一种移位寄存器，包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、输入子电路、第一控制子电路、第二控制子电路和输出子电路；
所述输入子电路，被配置为响应于所述第一时钟信号线提供的第一时钟信号和所述第二时钟信号线提供的第二时钟信号，控制第一节点和第二节点的电位；
所述第一控制子电路，被配置为响应于所述第二节点的信号和所述第三时钟信号线提供的第三时钟信号，控制所述第一节点的电位；
所述第二控制子电路，被配置为响应于所述第一节点的信号、所述第二节点的信号和所述第四时钟信号线提供的第四时钟信号，控制第三节点的电位；
所述输出子电路，被配置为响应于所述第一节点的信号输出第一输出信号，或者响应于所述第三节点的信号输出第二输出信号。
在一些实施例中，在一个时钟周期内，所述第一时钟信号的脉冲在所述第二时钟信号的脉冲之前，所述第二时钟信号的脉冲在所述第三时钟信号的脉冲之前，所述第三时钟信号的脉冲在所述第四时钟信号的脉冲之前。
在一些实施例中，在一个时钟周期内，所述第一时钟信号的脉冲在所述第二时钟信号的脉冲之前，所述第二时钟信号的脉冲在所述第四时钟信号的脉冲之前，所述第四时钟信号的脉冲在所述第三时钟信号的脉冲之前。
在一些实施例中，所述第一时钟信号和所述第二时钟信号的时序相同；所述第三时钟信号与所述第一时钟信号的时序相反；所述第四时钟信号和所述第三时钟信号的时序相同。
在一些实施例中，所述第一时钟信号和所述第二时钟信号包括第一电平；所述第一时钟信号的第一电平的电位与所述第二时钟信号的第一电平的电位不同；和/或，
所述第三时钟信号和所述第四时钟信号包括第三电平；所述第三时钟信号的第三电平的电位与所述第四时钟信号的第三电平的电位不同。
在一些实施例中，所述第一时钟信号的第一电平的电位小于所述第二时钟信号的第一电平的电位；和/或，
所述第三时钟信号的第三电平的电位小于所述第四时钟信号的第三电平的电位。
在一些实施例中，所述第一时钟信号和所述第二时钟信号还包括第二电平，所述第二电平与所述第一电平不同；所述第一时钟信号的第二电平的电位与所述第二时钟信号的第二电平的电位不同；和/或，
所述第三时钟信号和所述第四时钟信号还包括第四电平，所述第四电平与所述第三电平不同；所述第三时钟信号的第四电平的电位与所述第四时钟信号的第四电平的电位不同。
在一些实施例中，所述第一时钟信号的第二电平的电位大于所述第二时钟信号的第二电平的电位；和/或，
所述第三时钟信号的第四电平的电位大于所述第四时钟信号的第四电平的电位。
在一些实施例中，所述移位寄存器还包括第一电源信号线，第二电源信号线，第三电源信号线和第四电源信号线；
所述输入子电路电连接所述第一电源信号线，所述第一控制子电路电连接所述第三电源信号线，所述第二控制子电路电连接所述第四电源信号线，所述输出子电路电连接所述第二电源信号线和所述第三电源信号线。
在一些实施例中，所述第一电源信号线传输的第一电源信号的电位小于所述第二电源信号线传输的第二电源信号的电位；所述第三电源信号线传输的第三电源信号的电位小于所述第四电源信号线传输的第四电源信号的电位；所述第二电源信号的电位小于所述第三电源信号的电位。
在一些实施例中，所述第一时钟信号的第一电平的电位等于所述第一电源信号的电位，所述第一时钟信号的第二电平的电位等于所述第四电源信号的电位；
所述第二时钟信号的第一电平的电位等于所述第二电源信号的电位，所述第二时钟信号的第二电平的电位等于所述第三电源信号的电位；
所述第三时钟信号的第三电平的电位等于所述第一电源信号的电位，所述第三时钟信号的第四电平的电位等于所述第四电源信号的电位；
所述第四时钟信号的第三电平的电位等于所述第二电源信号的电位，所述第四时钟信号的第三电平的电位等于所述第三电源信号的电位。
在一些实施例中，所述第一时钟信号的第一电平的脉宽小于第二电平的脉宽；和/或，所述第三时钟信号的第三电平的脉宽小于第四电平的脉宽。
在一些实施例中，所述输入子电路包括第一晶体管，第二晶体管和第三晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第二时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线。
在一些实施例中，所述输入子电路包括第一晶体管，第二晶体管和第三晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第一时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线。
在一些实施例中，所述输入子电路包括第一晶体管，第二晶体管和第三晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第二时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第一时钟信号线。
在一些实施例中，所述移位寄存器还包括隔离子电路；
所述隔离子电路，被配置为将所述第一节点和与所述第一节点电连接的所述第一控制子电路隔离；将所述第一节点和与所述第一节点电连接的所述输出子电路隔离；以及，将所述第二节点和与所述第二节点电连接的所述第二控制子电路隔离；
所述第一控制子电路电连接第五节点；所述输出子电路电连接所述第五节点；所述第二控制子电路电连接第四节点。
在一些实施例中，所述隔离子电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的第一极电连接所述第二节点，第二极电连接所述第四节点，控制极电连接第一电源信号线；
所述第十二晶体管的第一极电连接所述第一节点，第二极电连接所述第五节点，控制极电连接第二电源信号线。
在一些实施例中，所述隔离子电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的第一极电连接所述第二节点，第二极电连接所述第四节点，控制极电连接第一电源信号线；
所述第十二晶体管的第一极电连接所述第一节点，第二极电连接所述第五节点，控制极电连接第一电源信号线。
在一些实施例中，所述第一控制子电路包括第四晶体管、第五晶体管和第三电容；
所述第四晶体管的第一极电连接所述第三时钟信号线，第二极电连接所述第五晶体管的第二极，控制极电连接所述第五节点；
所述第五晶体管的第一极电连接第三电源信号线，第二极电连接所述第三电容的第一极板，控制极电连接所述第二节点；
所述第三电容的第二极板电连接所述第五节点。
在一些实施例中，所述第二控制子电路包括第六晶体管，第七晶体管，第八晶体管和第一电容；
所述第六晶体管的第一极电连接所述第四时钟信号线，第二极电连接所述第七晶体管的第一极，控制极电连接所述第四节点和所述第一电容的第一极板；
所述第七晶体管的第一极电连接所述第一电容的第二极板，第二极电连接所述第三节点，控制极电连接所述第四时钟信号线；
所述第八晶体管的第一极电连接第四电源信号线，第二极电连接所述第三节点，控制极电连接所述第一节点。
在一些实施例中，所述第二控制子电路包括第六晶体管，第七晶体管，第八晶体管，第十三晶体管和第一电容；
所述第六晶体管的第一极电连接所述第四时钟信号线，第二极电连接所述第七晶体管的第一极，控制极电连接所述第四节点和所述电容的第一极板；
所述第七晶体管的第一极电连接所述第一电容的第二极板，第二极电连接所述第三节点，控制极电连接所述第四时钟信号线；
所述第八晶体管的第一极电连接第四电源信号线，第二极电连接所述第三节点，控制极电连接所述第一节点；
所述第十三晶体管的第一极电连接所述第四电源信号线，第二极电连接所述第一节点，控制极电连接预设控制端。
在一些实施例中，所述输入子电路包括第一晶体管，第二晶体管，第三晶体管和第十四晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第二时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线；
所述第十四晶体管的第一极电连接信号输入端，第二极电连接第八节点，控制极电连接第一时钟信号线。
在一些实施例中，所述移位寄存器还包括隔离子电路；
所述隔离子电路，被配置为将所述第一节点和与所述第一节点电连接的所述第一控制子电路隔离；将所述第一节点和与所述第一节点电连接的所述输出子电路隔离；将所述第一节点和与所述第一节点电连接的所述第二控制子电路隔离；以及，将所述第二节点和与所述第二节点电连接的所述第二控制子电路隔离；
所述第一控制子电路电连接第五节点；所述输出子电路电连接所述第五节点；所述第二控制子电路电连接第四节点和所述第五节点。
在一些实施例中，所述输入子电路包括第一晶体管，第二晶体管，第三晶体管和第十四晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第一时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线；
所述第十四晶体管的第一极电连接信号输入端，第二极电连接第八节点，控制极电连接第二时钟信号线。
在一些实施例中，所述第一控制子电路包括第四晶体管、第五晶体管、第十五晶体管、第十六晶体管和第三电容；
所述第四晶体管的第一极电连接所述第三时钟信号线，第二极电连接所述第五晶体管的第二极，控制极电连接所述第三电容的第二极板；
所述第五晶体管的第一极电连接第三电源信号线，第二极电连接所述第三电容的第一极板，控制极电连接所述第二节点；
所述第十五晶体管的第一极电连接所述第八节点，第二极电连接所述第十六晶体管的第一极和所述第十六晶体管的控制极，控制极电连接第一电源信号线；
所述第十六晶体管的第二极电连接所述第五节点，控制极电连接所述第四晶体管的控制极。
在一些实施例中，所述第二控制子电路包括第六晶体管，第七晶体管，第八晶体管，第十三晶体管和第一电容；
所述第六晶体管的第一极电连接所述第四时钟信号线，第二极电连接所述第七晶体管的第一极，控制极电连接所述第四节点和所述第一电容的第一极板；
所述第七晶体管的第一极电连接所述第一电容的第二极板，第二极电连接所述第三节点，控制极电连接所述第四时钟信号线；
所述第八晶体管的第一极电连接第四电源信号线，第二极电连接所述第三节点，控制极电连接所述第五节点；
所述第十三晶体管的第一极电连接所述第四电源信号线，第二极电连接所述第五节点，控制极电连接预设控制端。
在一些实施例中，所述输出子电路包括第九晶体管，第十晶体管和第二电容；
所述第九晶体管的第一极电连接第三电源信号线和所述第二电容的第一极板，第二极电连接信号输出端，控制极电连接所述第三节点；
所述第十晶体管的第一极电连接第二电源信号线，第二极电连接所述信号输出端，控制极电连接所述第五节点；
所述第二电容的第二极板电连接所述第三节点。
第二方面，本公开实施例还提供了一种栅极驱动电路，包括N个级联的移位寄存器；除了第一级移位寄存器之外，第i+1级所述移位寄存器的信号输入端与第i级所述移位寄存器的信号输出端电电连接；N为大于1的正整数，i为小于或等于N的正整数。
在一些实施例中，第i级所述移位寄存器中的第一时钟信号线复用为第i+1级所述移位寄存器中的第四时钟信号线，第i级所述移位寄存器中的第二时钟信号线复用为第i+1级所述移位寄存器中的第一时钟信号线，第i级所述移位寄存器中的第三时钟信号线复用为第i+1级所述移位寄存器中的第二时钟信号线，第i级所述移位寄存器中的第四时钟信号线复用为第i+1级所述移位寄存器中的第三时钟信号线。
在一些实施例中，第i级所述移位寄存器中的第一时钟信号线复用为第i+1级所述移位寄存器中的第三时钟信号线，第i级所述移位寄存器中的第二时钟信号线复用为第i+1级所述移位寄存器中的第四时钟信号线，第i级所述移位寄存器中的第三时钟信号线复用为第i+1级所述移位寄存器中的第一时钟信号线，第i级所述移位寄存器中的第四时钟信号线复用为第i+1级所述移位寄存器中的第二时钟信号线。
第三方面，本公开实施例还提供了一种显示装置，包括像素驱动电路和如第二方面中任一项所述的栅极驱动电路，所述栅极驱动电路与所述像素驱动电路电连接，以为所述像素驱动电路提供栅极控制信号。
附图说明
图1为本公开实施例提供的一种移位寄存器的结构示意图；
图2为本公开实施例提供的示例1、一个时钟周期内的各时钟信号线的时序图；
图3为本公开实施例提供的示例2、一个时钟周期内的各时钟信号线的时序图；
图4为本公开实施例提供的示例3、一个时钟周期内的各时钟信号线的时序图；
图5a为本公开实施例提供的另一种移位寄存器的结构示意图；
图5b为本公开实施例提供的另一种移位寄存器的结构示意图；
图6为本公开实施例提供的一种12T3C电路结构的电路图；
图7为本公开实施例提供的另一种12T3C电路结构的电路图；
图8为本公开实施例提供的一种13T3C电路结构的电路图；
图9为本公开实施例提供的另一种13T3C电路结构的电路图；
图10为本公开实施例提供的另一种移位寄存器的结构示意图；
图11为本公开实施例提供的一种16T3C电路结构的电路图；
图12为本公开实施例提供的另一种16T3C电路结构的电路图；
图13为本公开实施例提供的一种示例性的移位寄存器的时序图；
图14为本公开实施例提供的另一种示例性的移位寄存器的时序图；
图15为本公开实施例提供的另一种示例性的移位寄存器的时序图；
图16为本公开实施例提供的一种栅极驱动电路的示意图；
图17为本公开实施例提供的另一种栅极驱动电路的示意图；
图18为本公开实施例提供的图6所示12T3C电路结构的移位寄存器级联的电路图；
图19为本公开实施例提供的图8所示13T3C电路结构的移位寄存器级联的电路图；
图20为本公开实施例提供的图11所示16T3C电路结构的移位寄存器级联的电路图；
图21为本公开实施例提供的图7所示12T3C电路结构的移位寄存器级联的电路图；
图22为本公开实施例提供的图9所示13T3C电路结构的移位寄存器级联的电路图；
图23为本公开实施例提供的图12所示16T3C电路结构的移位寄存器级联的电路图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本公开实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本公开的实施例的详细描述并非旨在限制要求保护的本公开的范围，而是仅仅表示本公开的选定实施例。基于本公开的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
在本公开中提及的“多个或者若干个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
在相关技术中，移位寄存器会接入一组时序相反的时钟信号，对于时序相同的时钟信号，采用同一时钟信号线传输。而具有较高分辨率的显示产品，其内部集成的栅极驱动电路中移位寄存器的级传级数越多，同一时钟信号线的电容电阻负载也会越来越多，负载的增加会延长移位寄存器输出信号的时间，从而影响像素有效工作的时间，进而影响显示画面。同时，栅极驱动电路中移位寄存器的级传级数越多，同一时钟信号线接入的晶体管也越多，产生的寄生电容也越大，进一步影响显示画面。另外，栅极驱动电路中移位寄存器的级传级数越多，同一电源信号线接入的晶体管也越多，负载增加，容易导致电源信号线传输的电源信号产生波动，最终导致显示画面出现细密横纹等不良，影响显示效果。
鉴于此，本公开实施例提供了一种移位寄存器，其包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、输入子电路、第一控制子电路、第二控制子电路和输出子电路；输入子电路，被配置为响应于第一时钟信号线提供的第一时钟信号和第二时钟信号线提供的第二时钟信号，控制第一节点和第二节点的电位；第一控制子电路，被配置为响应于第二节点的信号和第三时钟信号线提供的第三时钟信号，控制第一节点的电位；第二控制子电路，被配置为响应于第一节点的信号、第二节点的信号和第四时钟信号线提供的第四时钟信号，控制第三节点的电位；输出子电路，被配置为响应于第一节点的电位输出第一输出信号，或者响应于第三节点的电位输出第二输出信号。
本公开实施例提供的移位寄存器包含多条时钟信号线，也即第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线，利用多条时钟信号线提供时钟信号，分散上述相关技术中单条时钟信号线上的负载，从而降低产品功耗，同时改善显示效果。
下面对本公开实施例提供的移位寄存器的具体电路结构进行详细说明。
图1为本公开实施例提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括第一时钟信号线CKL1、第二时钟信号线CKL2、第三时钟信号线CKL3、第四时钟信号线CKL4、输入子电路1、第一控制子电路2、第二控制子电路3和输出子电路4。
其中，输入子电路1电连接第一时钟信号线CKL1、第二时钟信号线CKL2、第一节点N1和第二节点N2；在此基础上，输入子电路1被配置为响应于第一时钟信号线CKL1提供的第一时钟信号CK1和第二时钟信号线CKL2提供的第二时钟信号CK2，控制第一节点N1和第二节点N2的电位。
示例性的，如图1所示，移位寄存器还包括信号输入端Input和信号输出端OUT，分别电连接信号输入线和像素驱动电路。信号输入线用于提供输入信号。移位寄存器被配置为向像素驱动电路提供栅极行扫描信号。
示例性的，如图1所示，移位寄存器还包括第一电源信号线VGL1，第一电源信号线VGL1用于提供第一电源信号。移位寄存器中的输入子电路1电连接信号输入端Input和第一电源信号线VGL1。输入子电路1被配置为响应于第一时钟信号CK1、第二时钟信号CK2，基于输入信号和第一电源信号，控制第一节点N1和第二节点N2的电位。
继续如图1所示，第一控制子电路2电连接第三时钟信号线CKL3，第一节点N1和第二节点N2；在此基础上，第一控制子电路2被配置为响应于第二节点N2的信号和第三时钟信号线CKL3提供的第三时钟信号CK3，控制第一节点N1的电位。
示例性的，如图1所示，移位寄存器还包括第三电源信号线VGH1，第三电源信号线VGH1用于提供第三电源信号。移位寄存器中的第一控制子电路2电连接第三电源信号线VGH1。第一控制子电路2被配置为响应于第二节点N2的信号，根据第三时钟信号CK3和第三电源信号，控制第一节点N1的电位。
继续如图1所示，第二控制子电路3电连接第一节点N1、第二节点N2、第三节点N3和第四时钟信号线CKL4。在此基础上，第二控制子电路3被配置为响应于第一节点N1的信号、第二节点N2的信号和第四时钟信号线CKL4提供的第四时钟信号CK4，控制第三节点N3的电位。
示例性的，如图1所示，移位寄存器还包括第四电源信号线VGH2，第四电源信号线VGH2用于提供第四电源信号。移位寄存器中的第二控制子电路3电连接第四电源信号线VGH2。第二控制子电路3被配置为响应于第一节点N1的信号、第二节点N2的信号和第四时钟信号CK4，根据第四时钟信号CK4和第四电源信号，控制第三节点N3的电位。
继续如图1所示，输出子电路4电连接第一节点N1和第三节点N3。在此基础上，输出子电路4被配置为响应于第一节点N1的信号输出第一输出信号，或者响应于第三节点N3的信号输出第二输出信号。
示例性的，如图1所示，移位寄存器还包括第二电源信号线VGL2，其中，第二电源信号线VGL2用于提供第二电源信号。移位寄存器中的输出子电路4电连接第二电源信号线VGL2和第三电源信号线VGH1。输出子电路4被配置为响应于第一节点N1的信号，根据第二电源信号，输出第一输出信号。或者，输出子电路4被配置为响应于第三节点N3的信号，根据第三电源信号，输出第二输出信号。
其中，第一输出信号和第二输出信号均可作为像素驱动电路的栅极行扫描信号，也可以用作当前本级移位寄存器所级联的下一级移位寄存器的输入信号。
示例性的，输入信号为脉冲信号；第一输出信号为低电平信号，第二输出信号为高电平信号。
示例性的，第一电源信号线VGL1和第二电源信号线VGL2相同，且与第三电源信号线VGH1和第四电源信号线VGH2不同。也即第一电源信号和第二电源信号相同，可以采用相同的电源信号线传输。
示例性的，第三电源信号线VGH1和第四电源信号线VGH2相同，且与第一电源信号线VGL1和第二电源信号线VGL2不同。也即第三电源信号和第四电源信号相同，可以采用相同的电源信号线传输。
示例性的，第一电源信号线VGL1、第二电源信号线VGL2、第三电源信号线VGH1和第四电源信号线VGH2均不相同。此时，第一电源信号和第二电源信号可以相同，第三电源信号和第四电源信号可以相同，但采用不同的电源信号线进行传输。
示例性的，在第一电源信号线VGL1、第二电源信号线VGL2、第三电源信号线VGH1和第四电源信号线VGH2均不相同的情况下，第一电源信号和第二电源信号可以相同，也可以不同。第三电源信号和第四电源信号可以相同，也可以不同。但是，第一电源信号的电位和第二电源信号的电位均小于第三电源信号的电位，以及第四电源信号的电位。
本公开实施例提供的移位寄存器包含多条时钟信号线，也即第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线，利用多条时钟信号线提供时钟信号，分散上述相关技术中单条时钟信号线上的负载，如此就可以减少单根时钟信号线所接入的晶体管的数量，以缩短信号输出的时间，降低产品功耗的同时，提高大屏显示画质的均一性。另外，对于相同电源信号，例如第一电源信号和第二电源信号，均可以采用相同的电源信号线(也即第一电源信号线VGL1和第二电源信号线VGL2相同)进行传输；又例如第三电源信号和第四电源信号，均可以相同的电源信号线(第三电源信号线VGH1和第四电源信号线VGH2相同)进行传输。如此可以降低信号线布局空间，有利于实现窄边框。又或者，对于相同电源信号，采用不同的电源信号线进行传输。例如，第一电源信号和第二电源信号，均可以采用不同的第一电源信号线VGL1和第二电源信号线VGL2进行传输；第三电源信号和第四电源信号，均可以采用不同的第三电源信号线VGH1和第四电源信号线VGH2进行传输。如此可以避免单根电源信号线负载过大产生信号波动，也即有利于提升信号输出的稳定性。
在一些实施例中，图2为本公开实施例提供的示例1、一个时钟周期内的各时钟信号线的时序图，如图2所示，在一个时钟周期T内，第一时钟信号的脉冲在第二时钟信号的脉冲之前，第二时钟信号的脉冲在第三时钟信号的脉冲之前，第三时钟信号的脉冲在第四时钟信号的脉冲之前。
需要说明的是，这里时钟信号的“脉冲”是指一个时钟信号的有效电平的触发时段，本公开以有效电平为低电平为例，一个上升沿转下降沿后对应的一个低电平信号，记作时钟信号的一个脉冲。
示例性的，第一时钟信号的有效电平的脉宽、第二时钟信号的有效电平的脉宽、第三时钟信号的有效电平的脉宽和第四时钟信号的有效电平的脉宽一致。
示例性的，在一个时钟周期T内，第一时钟信号的有效电平截止时刻可以作为第二时钟信号的有效电平的触发时刻；第二时钟信号的有效电平截止时刻可以作为第三时钟信号的有效电平的触发时刻；第三时钟信号的有效电平截止时刻可以作为第四时钟信号的有效电平的触发时刻。
示例性的，在一个时钟周期T内，第一时钟信号的有效电平截止时刻与第二时钟信号的有效电平的触发时刻之间间隔有一段预设时长；第二时钟信号的有效电平截止时刻与第三时钟信号的有效电平的触发时刻之间间隔有一段预设时长；第三时钟信号的有效电平截止时刻与第四时钟信号的有效电平的触发时刻之间间隔有一段预设时长；其中，预设时长小于有效电平的时长。
本实施例采用时序不同的时钟信号，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时序依次变换，相比时序存在相同的情况，可以避免同时变换时序产生信号突变，对显示效果造成影响。
在一些实施例中，图3为本公开实施例提供的示例2、一个时钟周期内的各时钟信号线的时序图，如图3所示，在一个时钟周期T内，第一时钟信号的脉冲在第二时钟信号的脉冲之前，第二时钟信号的脉冲在第四时钟信号的脉冲之前，第四时钟信号的脉冲在第三时钟信号的脉冲之前。
示例性的，在一个时钟周期T内，第一时钟信号的有效电平截止时刻可以作为第二时钟信号的有效电平的触发时刻；第二时钟信号的有效电平截止时刻可以作为第四时钟信号的有效电平的触发时刻；第四时钟信号的有效电平截止时刻可以作为第三时钟信号的有效电平的触发时刻。
示例性的，在一个时钟周期T内，第一时钟信号的有效电平截止时刻与第二时钟信号的有效电平的触发时刻之间间隔有一段预设时长；第二时钟信号的有效电平截止时刻与第四时钟信号的有效电平的触发时刻之间间隔有一段预设时长；第四时钟信号的有效电平截止时刻与第三时钟信号的有效电平的触发时刻之间间隔有一段预设时长；其中，预设时长小于有效电平的时长。
本实施例采用时序不同的时钟信号，第一时钟信号、第二时钟信号、第四时钟信号和第三时钟信号的时序依次变换，相比时序存在相同的情况，可以避免同时变换时序产生信号突变，对显示效果造成影响。
在一些实施例中，如图2或图3所示，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的有效电平的电位相同，无效电平的电位相同。
在一些实施例中，图4为本公开实施例提供的示例3、一个时钟周期内的各时钟信号线的时序图，如图4所示，第一时钟信号CK1和第二时钟信号CK2的时序相同。第四时钟信号CK4和第三时钟信号CK3的时序相同。
需要说明的是，电路中的时序是指信号按照时间的次序进行高、低电位的切换。时序相同是指相比较的信号的电位跳变时间节点一致，但是不意味着二者在同一时间节点的电位相同。
如图4所示，第三时钟信号CK3与第一时钟信号CK1的时序相反。时序相反是指同一时钟周期T内，相比较的信号的电位跳变时间节点不一致。又或者，可以理解为第一时钟信号CK1与第三时钟信号CK3在整个工作扫描阶段的信号波形相同，但第三时钟信号CK3的有效电平的跳变时间节点晚于第一时钟信号CK1的有效电平的跳变时间节点的预设时长t’。
这里，第一时钟信号线CKL1、第二时钟信号线CKL2、第三时钟信号线CKL3和第四时钟信号线CKL4均不相同。
本实施例提供的移位寄存器中对于时序相同的第一时钟信号CK1和第二时钟信号CK2，采用不同的时钟信号线，也即第一时钟信号线CKL1和第二时钟信号线CKL2进行传输；对于时序相同的第三时钟信号CK3和第四时钟信号CK4，采用第三时钟信号线CKL3和第四时钟信号线CKL4进行传输，如此就可以减少单根时钟信号线所接入的晶体管的数量，从而降低每条时钟信号线上的负载，以缩短信号输出的时间，提高大屏显示画质的均一性。
在一些实施例中，如图4所示，第一时钟信号CK1和第二时钟信号CK2包括第一电平；第一时钟信号CK1的第一电平的电位与第二时钟信号CK2的第一电平的电位不同。
示例性的，第一时钟信号CK1和第二时钟信号CK2的时钟周期T时长相同。
示例性的，第一电平为时钟周期T中的低电平(也即有效电平)，第一时钟信号CK1的低电平的电位与第二时钟信号CK2的低电平的电位不同。例如，第一时钟信号CK1的低电平的电位可以大于第二时钟信号CK2的低电平的电位，也可以小于第二时钟信号CK2的低电平的电位。
示例性的，第一时钟信号CK1的幅值的绝对值大于第二时钟信号CK2的幅值的绝对值。
继续如图4所示，第三时钟信号CK3和第四时钟信号CK4包括第三电平；第三时钟信号CK3的第三电平的电位与第四时钟信号CK4的第三电平的电位不同。
示例性的，第三时钟信号CK3和第四时钟信号CK4的时钟周期T时长相同。
示例性的，如图4所示，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4的时钟周期T时长均相同。
示例性的，第三电平为时钟周期T中的低电平(也即有效电平)，第三时钟信号CK3的低电平的电位与第四时钟信号CK4的低电平的电位不同。例如，第三时钟信号CK3的低电平的电位可以大于第四时钟信号CK4的低电平的电位，也可以小于第四时钟信号CK4的低电平的电位。
示例性的，第三时钟信号CK3的幅值的绝对值大于第四时钟信号CK4的幅值的绝对值。
在一些实施例中，如图4所示，第一时钟信号CK1的第一电平的电位小于第二时钟信号CK2的第一电平的电位，避免输入子电路1中的至少部分晶体管产生磁滞不良问题，影响晶体管特性。
继续如图4所示，第三时钟信号CK3的第三电平的电位小于第四时钟信号CK4的第三电平的电位，降低第一控制子电路2和第二控制子电路3中的至少部分晶体管的阈值损耗带来的影响。
在一些实施例中，如图4所示，第一时钟信号CK1和第二时钟信号CK2还包括第二电平，第二电平与第一电平不同；第一时钟信号CK1的第二电平的电位与第二时钟信号CK2的第二电平的电位不同。
示例性的，第二电平为时钟周期T中的高电平(也即无效电平)，第一时钟信号CK1的高电平的电位与第二时钟信号CK2的高电平的电位不同。例如，第一时钟信号CK1的高电平的电位可以大于第二时钟信号CK2的高电平的电位，也可以小于第二时钟信号CK2的高电平的电位。
继续如图4所示，第三时钟信号CK3和第四时钟信号CK4还包括第四电平，第四电平与第三电平不同；第三时钟信号CK3的第四电平的电位与第四时钟信号CK4的第四电平的电位不同。
示例性的，第四电平为时钟周期T中的高电平(也即无效电平)，第三时钟信号CK3的高电平的电位与第四时钟信号CK4的高电平的电位不同。例如，第三时钟信号CK3的高电平的电位可以大于第四时钟信号CK4的高电平的电位，也可以小于第四时钟信号CK4的高电平的电位。
在一些实施例中，如图4所示，第一时钟信号CK1的第二电平的电位大于第二时钟信号CK2的第二电平的电位；和/或，第三时钟信号CK3的第四电平的电位大于第四时钟信号CK4的第四电平的电位，降低移位寄存器中部分晶体管阈值损耗带来的影响。
在一些实施例中，第一电源信号线VGL1，第二电源信号线VGL2，第三电源信号线VGH1和第四电源信号线VGH2均不同。第一电源信号和第二电源信号同为低电平信号，但是第一电源信号的电位和第二电源信号的电位不同。第三电源信号和第四电源信号同为高电平信号，但是第三电源信号的电位和第四电源信号的电位不同。低电平信号的电位小于高电平信号的电位。
示例性的，考虑移位寄存器中部分晶体管阈值损耗的影响，设置第一电源信号的电位小于第二电源信号的电位。
示例性的，第三电源信号的电位小于第四电源信号的电位，从而提高输出子电路4中至少部分晶体管的关闭特性。
在一些实施例中，如图4所示，第一时钟信号CK1的第一电平的电位等于第一电源信号线VGL1传输的第一电源信号的电位，第一时钟信号CK1的第二电平的电位等于第四电源信号线VGH2传输的第四电源信号的电位；第二时钟信号CK2的第一电平的电位等于第二电源信号线VGL2传输的第二电源信号的电位，第二时钟信号CK2的第二电平的电位等于第三电源信号线VGH1传输的第三电源信号的电位；第三时钟信号CK3的第三电平的电位等于第一电源信号线VGL1传输的第一电源信号的电位，第三时钟信号CK3的第四电平的电位等于第四电源信号线VGH2传输的第四电源信号的电位；第四时钟信号CK4的第三电平的电位等于第二电源信号线VGL2传输的第二电源信号的电位，第四时钟信号CK4的第四电平的电位等于第三电源信号线VGH1传输的第三电源信号的电位。
在一些实施例中，如图4所示，第一时钟信号CK1的第一电平的脉宽小于第二电平的脉宽；和/或，第三时钟信号CK3的第三电平的脉宽小于第四电平的脉宽。
示例性的，第一电平为时钟周期T中的低电平，第二电平为时钟周期T中的高电平；第一时钟信号CK1的低电平的脉宽小于高电平的脉宽。第一时钟信号CK1和第二时钟信号CK2的时钟周期T时长相同。因此，第二时钟信号CK2的低电平的脉宽小于高电平的脉宽。
示例性的，第三电平为时钟周期T中的低电平，第四电平为时钟周期T中的高电平；第三时钟信号CK3的低电平的脉宽小于高电平的脉宽。第三时钟信号CK3和第四时钟信号CK4的时钟周期T时长相同。因此，第四时钟信号CK4的低电平的脉宽小于高电平的脉宽。
本实施例脉宽拉宽后可以快速拉低第一节点N1(或第五节点N5)，从而保证输出信号快速输出，以确保显示画质。
图5a为本公开实施例提供的另一种移位寄存器的结构示意图；图5b为本公开实施例提供的另一种移位寄存器的结构示意图。在一些实施例中，如图5a所示，移位寄存器还包括隔离子电路5；隔离子电路5被配置为将第一节点N1和与第一节点N1电连接的第一控制子电路2隔离；将第一节点N1和与第一节点N1电连接的输出子电路4隔离；以及将第二节点N2和与第二节点N2电连接的第二控制子电路3隔离。
如图5a所示，第一控制子电路2电连接第五节点N5；输出子电路4电连接第五节点N5；第二控制子电路3电连接第四节点N4和第一节点N1。
如图5a所示，隔离子电路5电连接第一节点N1、第二节点N2、第四节点N4、第五节点N5、第一电源信号线VGL1和第二电源信号线VGL2。隔离子电路5被配置为响应于第二电源信号，连通第一节点N1和第五节点N5；同时，响应于第一电源信号，连通第二节点N2和第四节点N4。
又或者，如图5b所示，隔离子电路5电连接第一节点N1、第二节点N2、第四节点N4、第五节点N5和第一电源信号线VGL1。隔离子电路5被配置为响应于第一电源信号，连通第一节点N1和第五节点N5，以及，连通第二节点N2和第四节点N4。
本实施例，通过增设隔离子电路5以提高输出信号的稳定输出。
上述移位寄存器可以采用12T3C(也即12个晶体管3个电容)的电路结构；或者，移位寄存器也可以采用13T3C(也即13个晶体管3个电容)的电路结构；又或者，移位寄存器还可以采用16T3C(也即16个晶体管3个电容)的电路结构。
需要说明的是，在本公开实施例中的晶体管可以采用薄膜晶体管或场效应晶体管或其他特性相同的开关器件。薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。
需要说明的是，薄膜晶体管可以是N型薄膜晶体管，也可以是P型薄膜晶体管；其中，N型薄膜晶体管指的是在薄膜晶体管有源层进行N型离子掺杂；P型薄膜晶体管指的是在薄膜晶体管有源层进行P型离子掺杂。N型薄膜晶体管的工作电平信号为高电平信号；P型薄膜晶体管的工作电平信号为低电平信号。
为了方便理解，本公开在下述实施例中以晶体管为P型薄膜晶体管为例进行描述，但本公开并不限于P型薄膜晶体管。
需要说明的是，在本公开实施例中，移位寄存器内部的电路结构除了上述列举的12T3C、13T3C和16T3C外，还可以是其他数量的晶体管的结构，本公开实施例对此不作限定。
下面分别利用不同实施例对12T3C、13T3C和16T3C的电路结构的移位寄存器进行详细描述。
在一些实施例中，以一种12T3C电路结构为例进行说明，该12T3C电路结构采用图2或图3所示的时钟信号线的时序控制。图6为本公开实施例提供的一种12T3C电路结构的电路图，如图6所示，输入子电路1包括第一晶体管T1，第二晶体管T2和第三晶体管T3。第一控制子电路2包括第四晶体管T4、第五晶体管T5和第三电容C3。第二控制子电路3包括第六晶体管T6，第七晶体管T7，第八晶体管T8和第一电容C1。输出子电路4包括第九晶体管T9，第十晶体管T10和第二电容C2。隔离子电路5包括第十一晶体管T11和第十二晶体管T12。
继续如图6所示，对于输入子电路1，其中第一晶体管T1的第一极电连接信号输入端Input，第二极电连接第一节点N1，控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第二时钟信号线CKL2，第二极电连接第二节点N2，控制极电连接第一节点N1；第三晶体管T3的第一极电连接第一电源信号线VGL1，第二极电连接第二节点N2，控制极电连接第二时钟信号线CKL2。具体地，第一时钟信号CK1可以控制第一晶体管T1的通断，在第一晶体管T1响应于第一时钟信号CK1并导通时，可以将输入信号传输至第一节点N1。第一节点N1的信号可以控制第二晶体管T2的通断，在第二晶体管T2响应于第一节点N1的信号导通时，可以将第二时钟信号CK2传输至第二节点N2。第二时钟信号CK2控制第三晶体管T3的通断，在第三晶体管T3响应于第二时钟信号CK2并导通时，可以将第一电源信号传输至第二节点N2。
可选地，对于输入子电路1，其中第二晶体管T2的第一极可以电连接第一时钟信号线CKL1。
继续如图6所示，对于第一控制子电路2，其中第四晶体管T4的第一极电连接第三时钟信号线CKL3，第二极电连接第五晶体管T5的第二极，控制极电连接第五节点N5；第五晶体管T5的第一极电连接第三电源信号线VGH1，第二极电连接第三电容C3的第一极板，控制极电连接第二节点N2；第三电容C3的第二极板电连接第五节点N5。具体地，第五节点N5的信号可以控制第四晶体管T4的通断，在第四晶体管T4响应于第五节点N5的信号并导通时，可以将第三时钟信号CK3传输至第六节点N6。第二节点N2的信号可以控制第五晶体管T5的通断，在第五晶体管T5响应于第二节点N2的信号并导通时，可以将第三电源信号传输至第六节点N6。
第四晶体管T4的第二极、第五晶体管T5的第二极、第三电容C3的第一极板均电电连接至第六节点N6。
继续如图6所示，对于第二控制子电路3，其中第六晶体管T6的第一极电连接第四时钟信号线CKL4，第二极电连接第七晶体管T7的第一极，控制极电连接第四节点N4和第一电容C1的第一极板；第七晶体管T7的第一极电连接第一电容C1的第二极板，第二极电连接第三节点N3，控制极电连接第四时钟信号线CKL4；第八晶体管T8的第一极电连接第四电源信号线VGH2，第二极电连接第三节点N3，控制极电连接第一节点N1。具体地，第四节点N4的信号可以控制第六晶体管T6的通断，在第六晶体管T6响应于第四节点N4的信号并导通时，可以将第四时钟信号CK4传输至第七节点N7。第四时钟信号CK4可以控制第七晶体管T7的通断，在第七晶体管T7响应于第四时钟信号CK4并导通时，可以将第七节点N7的信号传输至第三节点N3。第一节点N1的信号可以控制第八晶体管T8导通，在第八晶体管T8响应于第一节点N1的信号并导通时，可以将第四电源信号传输至第三节点N3。
第六晶体管T6的第二极、第七晶体管T7的第一极，第一电容C1的第二极板均电电连接第七节点N7。
继续如图6所示，对于输出子电路4，第九晶体管T9的第一极电连接第三电源信号线VGH1和第二电容C2的第一极板，第二极电连接信号输出端OUT，控制极电连接第三节点N3；第十晶体管T10的第一极电连接第二电源信号线VGL2，第二极电连接信号输出端OUT，控制极电连接第五节点N5；第二电容C2的第二极板电连接第三节点N3。具体地，第三节点N3的信号控制第九晶体管T9的通断，在第九晶体管T9响应于第三节点N3的信号并导通时，将第三电源信号传输至信号输出端OUT，从而输出第二输出信号。第五节点N5的信号控制第十晶体管T10的通断，在第十晶体管T10响应于第五节点N5的信号并导通时，将第二电源信号输出至信号输出端OUT，从而输出第一输出信号。
示例性的，第三电源信号的电位小于第四电源信号的电位，可以提高第九晶体管T9的关闭特性。例如，第三电源信号的电位为7.5V，第四电源信号的电位为8V。
示例性的，第一电源信号的电位小于第二电源信号的电位，可以减小第十晶体管T10的阈值损耗，确保输出。例如，第一电源信号的电位为-8V，第四电源信号的电位为-7.5V。
继续如图6所示，对于隔离子电路5，其中，第十一晶体管T11的第一极电连接第二节点N2，第二极电连接第四节点N4，控制极电连接第一电源信号线VGL1；第十二晶体管T12的第一极电连接第一节点N1，第二极电连接第五节点N5，控制极电连接第一电源信号线VGL1(或者第二电源信号线VGL2)。具体地，第一电源信号控制第十一晶体管T11和第十二晶体管T12的通断，在第十一晶体管T11响应于第一电源信号并导通时，可以将第二节点N2的信号传输至第四节点N4。在第十二晶体管T12响应于第一电源信号并导通时，可以将第一节点N1的信号传输至第五节点N5。
本实施例，采用四条时序不同的时钟信号线和四条电位各不相同的电源信号线，减少单条时钟信号线和单条电源信号线所接入的晶体管的数量，从而降低每条时钟信号线和每条电源信号线上的负载，以缩短信号输出的时间，提高大屏显示画质的均一性。同时，各条时钟信号线的时序不同，避免同时变换时序对显示效果造成影响。另外，采用不同的电源信号线，能够避免单条电源信号线负载过大产生信号波动，有利于提升信号输出的稳定性。
在一些实施例中，以另一种12T3C电路结构为例进行说明，该12T3C电路结构采用图4所示的时钟信号线的时序控制。图7为本公开实施例提供的另一种12T3C电路结构的电路图，如图7所示，输入子电路1包括第一晶体管T1，第二晶体管T2和第三晶体管T3。第一控制子电路2包括第四晶体管T4、第五晶体管T5和第三电容C3。第二控制子电路3包括第六晶体管T6，第七晶体管T7，第八晶体管T8和第一电容C1。输出子电路4包括第九晶体管T9，第十晶体管T10和第二电容C2。隔离子电路5包括第十一晶体管T11和第十二晶体管T12。
继续如图7所示，对于输入子电路1，其中第一晶体管T1的第一极电连接信号输入端Input，第二极电连接第一节点N1，控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第一时钟信号线CKL1，第二极电连接第二节点N2，控制极电连接第一节点N1；第三晶体管T3的第一极电连接第一电源信号线VGL1，第二极电连接第二节点N2，控制极电连接第二时钟信号线CKL2。
对于输入子电路1，具体地，第一时钟信号CK1可以控制第一晶体管T1的通断，在第一晶体管T1响应于第一时钟信号CK1并导通时，可以将输入信号传输至第一节点N1。第一节点N1的信号可以控制第二晶体管T2的通断，在第二晶体管T2响应于第一节点N1的信号导通时，可以将第一时钟信号CK1传输至第二节点N2。第二时钟信号CK2控制第三晶体管T3的通断，在第三晶体管T3响应于第二时钟信号CK2并导通时，可以将第一电源信号传输至第二节点N2。
示例性的，如图4所示，第一时钟信号CK1的第一电平的电位与第二时钟信号CK2的第一电平的电位不同；第一时钟信号CK1的第二电平的电位与第二时钟信号CK2的第二电平的电位不同。
继续如图7所示，对于第一控制子电路2，其中第四晶体管T4的第一极电连接第三时钟信号线CKL3，第二极电连接第五晶体管T5的第二极，控制极电连接第五节点N5；第五晶体管T5的第一极电连接第三电源信号线VGH1，第二极电连接第三电容C3的第一极板，控制极电连接第二节点N2；第三电容C3的第二极板电连接第五节点N5。
对于第一控制子电路2，具体地，第五节点N5的信号可以控制第四晶体管T4的通断，在第四晶体管T4响应于第五节点N5的信号并导通时，可以将第三时钟信号CK3传输至第六节点N6。第二节点N2的信号可以控制第五晶体管T5的通断，在第五晶体管T5响应于第二节点N2的信号并导通时，可以将第三电源信号传输至第六节点N6。
第四晶体管T4的第二极、第五晶体管T5的第二极、第三电容C3的第一极板均电电连接至第六节点N6。
继续如图7所示，对于第二控制子电路3，其中第六晶体管T6的第一极电连接第四时钟信号线CKL4，第二极电连接第七晶体管T7的第一极，控制极电连接第四节点N4和第一电容C1的第一极板；第七晶体管T7的第一极电连接第一电容C1的第二极板，第二极电连接第三节点N3，控制极电连接第四时钟信号线CKL4；第八晶体管T8的第一极电连接第四电源信号线VGH2，第二极电连接第三节点N3，控制极电连接第一节点N1。
对于第二控制子电路3，具体地，第四节点N4的信号可以控制第六晶体管T6的通断，在第六晶体管T6响应于第四节点N4的信号并导通时，可以将第四时钟信号CK4传输至第七节点N7。第四时钟信号CK4可以控制第七晶体管T7的通断，在第七晶体管T7响应于第四时钟信号CK4并导通时，可以将第七节点N7的信号传输至第三节点N3。第一节点N1的信号可以控制第八晶体管T8导通，在第八晶体管T8响应于第一节点N1的信号并导通时，可以将第四电源信号传输至第三节点N3。
第六晶体管T6的第二极、第七晶体管T7的第一极，第一电容C1的第二极板均电电连接第七节点N7。
继续如图7所示，对于输出子电路4，第九晶体管T9的第一极电连接第三电源信号线VGH1和第二电容C2的第一极板，第二极电连接信号输出端OUT，控制极电连接第三节点N3；第十晶体管T10的第一极电连接第二电源信号线VGL2，第二极电连接信号输出端OUT，控制极电连接第五节点N5；第二电容C2的第二极板电连接第三节点N3。
对于输出子电路4，第三节点N3的信号控制第九晶体管T9的通断，在第九晶体管T9响应于第三节点N3的信号并导通时，将第三电源信号传输至信号输出端OUT，从而输出第二输出信号。第五节点N5的信号控制第十晶体管T10的通断，在第十晶体管T10响应于第五节点N5的信号并导通时，将第二电源信号输出至信号输出端OUT，从而输出第一输出信号。
示例性的，第三电源信号的电位小于第四电源信号的电位，可以提高第九晶体管T9的关闭特性。
示例性的，第一电源信号的电位小于第二电源信号的电位，可以减小第十晶体管T10的阈值损耗，确保输出。
继续如图7所示，对于隔离子电路5，其中，第十一晶体管T11的第一极电连接第二节点N2，第二极电连接第四节点N4，控制极电连接第一电源信号线VGL1；第十二晶体管T12的第一极电连接第一节点N1，第二极电连接第五节点N5，控制极电连接第二电源信号线VGL2。
示例性的，对于隔离子电路5，第一电源信号控制第十一晶体管T11的通断，在第十一晶体管T11响应于第一电源信号并导通时，可以将第二节点N2的信号传输至第四节点N4。第二电源信号控制第十二晶体管T12的通断，在第十二晶体管T12响应于第二电源信号并导通时，可以将第一节点N1的信号传输至第五节点N5。
本实施例，采用四条电位各不相同的时钟信号线和四条电位各不相同的电源信号线，减少单条时钟信号线和单条电源信号线所接入的晶体管的数量，从而降低每条时钟信号线和每条电源信号线上的负载，以缩短信号输出的时间，提高大屏显示画质的均一性。同时，第一电源信号线VGL1、第二电源信号线VGL2、第三电源信号线VGH1和第四电源信号线VGH2均不相同，能够避免单根电源信号线负载过大产生信号波动，有利于提升信号输出的稳定性。
在一些实施例中，以一种13T3C电路结构为例进行说明，该13T3C电路结构采用图2或图3所示的时钟信号线的时序控制。图8为本公开实施例提供的一种13T3C电路结构的电路图，如图8所示，与图6所示的12T3C电路相比，本实施例在第二控制子电路3中增设了第十三晶体管T13，以提高输出信号稳定性，防止显示效果闪烁不良。
如图8所示，输入子电路1包括第一晶体管T1，第二晶体管T2和第三晶体管T3。第一控制子电路2包括第四晶体管T4、第五晶体管T5和第三电容C3。第二控制子电路3包括第六晶体管T6，第七晶体管T7，第八晶体管T8，第十三晶体管T13和第一电容C1。输出子电路4包括第九晶体管T9，第十晶体管T10和第二电容C2。隔离子电路5包括第十一晶体管T11和第十二晶体管T12。
其中，输入子电路1、第一控制子电路2、输出子电路4和隔离子电路5的电路结构、连接关系和工作原理，与上述图6所示12T3C电路中的输入子电路1、第一控制子电路2、输出子电路4和隔离子电路5的电路结构、连接关系和工作原理相同，详细内容可参见上述说明，这里不再重复赘述。
继续如图8所示，对于第二控制子电路3，其中第六晶体管T6的第一极电连接第四时钟信号线CKL4，第二极电连接第七晶体管T7的第一极，控制极电连接第四节点N4和第一电容C1的第一极板；第七晶体管T7的第一极电连接第一电容C1的第二极板，第二极电连接第三节点N3，控制极电连接第四时钟信号线CKL4；第八晶体管T8的第一极电连接第四电源信号线VGH2，第二极电连接第三节点N3，控制极电连接第一节点N1；第十三晶体管T13的第一极电连接第四电源信号线VGH2，第二极电连接第一节点N1，控制极电连接预设控制端VEL。具体地，第四节点N4的信号可以控制第六晶体管T6的通断，在第六晶体管T6响应于第四节点N4的信号并导通时，可以将第四时钟信号CK4传输至第七节点N7。第四时钟信号CK4可以控制第七晶体管T7的通断，在第七晶体管T7响应于第四时钟信号CK4并导通时，可以将第七节点N7的信号传输至第三节点N3。第一节点N1的信号可以控制第八晶体管T8导通，在第八晶体管T8响应于第一节点N1的信号并导通时，可以将第四电源信号传输至第三节点N3。预设控制端VEL接入预设控制信号，预设控制信号控制第十三晶体管T13的通断，在第十三晶体管T13响应于预设控制信号并导通时，可以将第四电源信号传输至第一节点N1。
需要说明的是，在移位寄存器工作阶段之前的初始化阶段，预设控制信号为低电平信号，第十三晶体管T13导通；在正式工作阶段，预设控制信号一直为高电平信号，第十三晶体管T13截止。
在一些实施例中，以另一种13T3C电路结构为例进行说明，该13T3C电路结构采用图4所示的时钟信号线的时序控制。图9为本公开实施例提供的另一种13T3C电路结构的电路图，如图9所示，与图7所示的12T3C电路相比，本实施例在第二控制子电路3中增设了第十三晶体管T13，以提高输出信号稳定性，防止显示效果闪烁不良。
如图9所示，输入子电路1包括第一晶体管T1，第二晶体管T2和第三晶体管T3。第一控制子电路2包括第四晶体管T4、第五晶体管T5和第三电容C3。第二控制子电路3包括第六晶体管T6，第七晶体管T7，第八晶体管T8，第十三晶体管T13和第一电容C1。输出子电路4包括第九晶体管T9，第十晶体管T10和第二电容C2。隔离子电路5包括第十一晶体管T11和第十二晶体管T12。
继续如图9所示，对于输入子电路1，其中第一晶体管T1的第一极电连接信号输入端Input，第二极电连接第一节点N1，控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第一时钟信号线CKL1，第二极电连接第二节点N2，控制极电连接第一节点N1；第三晶体管T3的第一极电连接第一电源信号线VGL1，第二极电连接第二节点N2，控制极电连接第二时钟信号线CKL2。
对于输入子电路1，具体地，第一时钟信号CK1可以控制第一晶体管T1的通断，在第一晶体管T1响应于第一时钟信号CK1并导通时，可以将输入信号传输至第一节点N1。第一节点N1的信号可以控制第二晶体管T2的通断，在第二晶体管T2响应于第一节点N1的信号导通时，可以将第一时钟信号CK1传输至第二节点N2。第二时钟信号CK2控制第三晶体管T3的通断，在第三晶体管T3响应于第二时钟信号CK2并导通时，可以将第一电源信号传输至第二节点N2。
示例性的，第一时钟信号CK1的第一电平的电位与第二时钟信号CK2的第一电平的电位不同；第一时钟信号CK1的第二电平的电位与第二时钟信号CK2的第二电平的电位不同。
继续如图9所示，对于第一控制子电路2，其中第四晶体管T4的第一极电连接第三时钟信号线CKL3，第二极电连接第五晶体管T5的第二极，控制极电连接第五节点N5；第五晶体管T5的第一极电连接第三电源信号线VGH1，第二极电连接第三电容C3的第一极板，控制极电连接第二节点N2；第三电容C3的第二极板电连接第五节点N5。
对于第一控制子电路2，具体地，第五节点N5的信号可以控制第四晶体管T4的通断，在第四晶体管T4响应于第五节点N5的信号并导通时，可以将第三时钟信号CK3传输至第六节点N6。第二节点N2的信号可以控制第五晶体管T5的通断，在第五晶体管T5响应于第二节点N2的信号并导通时，可以将第三电源信号传输至第六节点N6。
第四晶体管T4的第二极、第五晶体管T5的第二极、第三电容C3的第一极板均电电连接至第六节点N6。
继续如图9所示，对于第二控制子电路3，其中第六晶体管T6的第一极电连接第四时钟信号线CKL4，第二极电连接第七晶体管T7的第一极，控制极电连接第四节点N4和第一电容C1的第一极板；第七晶体管T7的第一极电连接第一电容C1的第二极板，第二极电连接第三节点N3，控制极电连接第四时钟信号线CKL4；第八晶体管T8的第一极电连接第四电源信号线VGH2，第二极电连接第三节点N3，控制极电连接第一节点N1；第十三晶体管T13的第一极电连接第四电源信号线VGH2，第二极电连接第一节点N1，控制极电连接预设控制端VEL。
对于第二控制子电路3，具体地，第四节点N4的信号可以控制第六晶体管T6的通断，在第六晶体管T6响应于第四节点N4的信号并导通时，可以将第四时钟信号CK4传输至第七节点N7。第四时钟信号CK4可以控制第七晶体管T7的通断，在第七晶体管T7响应于第四时钟信号CK4并导通时，可以将第七节点N7的信号传输至第三节点N3。第一节点N1的信号可以控制第八晶体管T8导通，在第八晶体管T8响应于第一节点N1的信号并导通时，可以将第四电源信号传输至第三节点N3。
接入预设控制信号控制第十三晶体管T13的通断，在第十三晶体管T13响应于预设控制信号并导通时，可以将第四电源信号传输至第一节点N1。
需要说明的是，在移位寄存器工作阶段之前的初始化阶段，预设控制信号为低电平信号，第十三晶体管T13导通；在正式工作阶段，预设控制信号一直为高电平信号，第十三晶体管T13截止。
继续如图9所示，对于输出子电路4，第九晶体管T9的第一极电连接第三电源信号线VGH1和第二电容C2的第一极板，第二极电连接信号输出端OUT，控制极电连接第三节点N3；第十晶体管T10的第一极电连接第二电源信号线VGL2，第二极电连接信号输出端OUT，控制极电连接第五节点N5；第二电容C2的第二极板电连接第三节点N3。
对于输出子电路4，第三节点N3的信号控制第九晶体管T9的通断，在第九晶体管T9响应于第三节点N3的信号并导通时，将第三电源信号传输至信号输出端OUT，从而输出第二输出信号。第五节点N5的信号控制第十晶体管T10的通断，在第十晶体管T10响应于第五节点N5的信号并导通时，将第二电源信号输出至信号输出端OUT，从而输出第一输出信号。
示例性的，第三电源信号的电位小于第四电源信号的电位，可以提高第九晶体管T9的关闭特性。
示例性的，第一电源信号的电位小于第二电源信号的电位，可以减小第十晶体管T10的阈值损耗，确保输出。
继续如图9所示，对于隔离子电路5，其中，第十一晶体管T11的第一极电连接第二节点N2，第二极电连接第四节点N4，控制极电连接第一电源信号线VGL1；第十二晶体管T12的第一极电连接第一节点N1，第二极电连接第五节点N5，控制极电连接第二电源信号线VGL2。
示例性的，对于隔离子电路5，第一电源信号控制第十一晶体管T11的通断，在第十一晶体管T11响应于第一电源信号并导通时，可以将第二节点N2的信号传输至第四节点N4。第二电源信号控制第十二晶体管T12的通断，在第十二晶体管T12响应于第二电源信号并导通时，可以将第一节点N1的信号传输至第五节点N5。
本实施例，采用四条电位各不相同的时钟信号线和四条电位各不相同的电源信号线，减少单条时钟信号线和单条电源信号线所接入的晶体管的数量，从而降低每条时钟信号线和每条电源信号线上的负载，以缩短信号输出的时间，提高大屏显示画质的均一性。同时，第一电源信号线VGL1、第二电源信号线VGL2、第三电源信号线VGH1和第四电源信号线VGH2均不相同，能够避免单根电源信号线负载过大产生信号波动，有利于提升信号输出的稳定性。另外，各条电源信号线上的负载均衡，例如第一电源信号线VGL1接入第三晶体管T3和第十一晶体管T11，第二电源信号线VGL2接入第十晶体管T10和第十二晶体管T12；第三电源信号线VGH1接入第九晶体管T9和第五晶体管T5，第四电源信号线VGH2接入第八晶体管T8和第十三晶体管T13，能够进一步提高显示效果。
在一些实施例中，图10为本公开实施例提供的另一种移位寄存器的结构示意图，如图10所示，移位寄存器还包括隔离子电路5；隔离子电路5被配置为将第一节点N1和与第一节点N1电连接的第一控制子电路2隔离；将第一节点N1和与第一节点N1电连接的输出子电路4隔离；将第一节点N1和与第一节点N1电连接的第二控制子电路3隔离；以及，将第二节点N2和与第二节点N2电连接的第二控制子电路3隔离。
如图10所示，第一控制子电路2电连接第五节点N5；输出子电路4电连接第五节点N5；第二控制子电路3电连接第四节点N4和第五节点N5。
如图10所示，隔离子电路5电连接第一节点N1、第二节点N2、第四节点N4、第五节点N5、第一电源信号线VGL1和第二电源信号线VGL2。隔离子电路5被配置为响应于第二电源信号，连通第一节点N1和第五节点N5；同时，响应于第一电源信号，连通第二节点N2和第四节点N4。
又或者，隔离子电路5电连接第一节点N1、第二节点N2、第四节点N4、第五节点N5和第一电源信号线VGL1。隔离子电路5被配置为响应于第一电源信号，连通第一节点N1和第五节点N5，以及，连通第二节点N2和第四节点N4。
本实施例，通过增设隔离子电路5以提高输出信号的稳定输出。
以一种16T3C电路结构为例进行说明，该16T3C电路结构采用图2或图3所示的时钟信号线的时序控制。图11为本公开实施例提供的一种16T3C电路结构的电路图，如图11所示，与图8所示的13T3C电路相比，本实施例在输入子电路1中增设了第十四晶体管T14，以及在第一控制子电路2中增设了第十五晶体管T15和第十六晶体管T16。
如图11所示，输入子电路1包括第一晶体管T1，第二晶体管T2，第三晶体管T3和第十四晶体管T14；第一控制子电路2包括第四晶体管T4、第五晶体管T5、第十五晶体管T15、第十六晶体管T16和第三电容C3；第二控制子电路3包括第六晶体管T6，第七晶体管T7，第八晶体管T8，第十三晶体管T13和第一电容C1；输出子电路4包括第九晶体管T9，第十晶体管T10和第二电容C2；隔离子电路5包括第十一晶体管T11和第十二晶体管T12。
其中，第二控制子电路3、输出子电路4和隔离子电路5的电路结构、连接关系和工作原理，与上述图8所示13T3C电路中的第二控制子电路3、输出子电路4和隔离子电路5的电路结构、连接关系和工作原理相同，详细内容可参见上述说明，这里不再重复赘述。
继续如图11所示，对于输入子电路1，其中第一晶体管T1的第一极电连接信号输入端Input，第二极电连接第一节点N1，控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第二时钟信号线CKL2，第二极电连接第二节点N2，控制极电连接第一节点N1；第三晶体管T3的第一极电连接第一电源信号线VGL1，第二极电连接第二节点N2，控制极电连接第二时钟信号线CKL2；第十四晶体管T14的第一极电连接信号输入端Input，第二极电连接第八节点N8，控制极电连接第一时钟信号线CKL1。具体地，第一时钟信号CK1可以控制第一晶体管T1的通断，在第一晶体管T1响应于第一时钟信号CK1并导通时，可以将输入信号传输至第一节点N1。第一节点N1的信号可以控制第二晶体管T2的通断，在第二晶体管T2响应于第一节点N1的信号导通时，可以将第二时钟信号CK2传输至第二节点N2。第二时钟信号CK2控制第三晶体管T3的通断，在第三晶体管T3响应于第二时钟信号CK2并导通时，可以将第一电源信号传输至第二节点N2。第一时钟信号CK1还可以控制第十四晶体管T14的通断，在第十四晶体管T14响应于第一时钟信号CK1并导通时，可以将输入信号传输至第八节点N8。
继续如图11所示，对于第一控制子电路2，其中第四晶体管T4的第一极电连接第三时钟信号线CKL3，第二极电连接第五晶体管T5的第二极，控制极电连接第三电容C3的第二极板；第五晶体管T5的第一极电连接第三电源信号线VGH1，第二极电连接第三电容C3的第一极板，控制极电连接第二节点N2；第十五晶体管T15的第一极电连接第八节点N8，第二极电连接第十六晶体管T16的第一极和第十六晶体管T16的控制极，控制极电连接第一电源信号线VGL1；第十六晶体管T16的第二极电连接第五节点N5，控制极电连接第四晶体管T4的控制极。具体地，第五节点N5的信号可以控制第四晶体管T4的通断，在第四晶体管T4响应于第五节点N5的信号并导通时，可以将第三时钟信号CK3传输至第六节点N6。第二节点N2的信号可以控制第五晶体管T5的通断，在第五晶体管T5响应于第二节点N2的信号并导通时，可以将第三电源信号传输至第六节点N6。第一电源信号可以控制第十五晶体管T15的通断，在第十五晶体管T15响应于第一电源信号并导通时，可以将第八节点N8的信号传输至第九节点N9；第九节点N9的信号可以控制第十六晶体管T16的通断，在第十六晶体管T16响应于第九节点N9的信号并导通时，可以将第九节点N9的信号传输至第五节点N5。
本实施例，采用四条时序不同的时钟信号线和四条电位各不相同的电源信号线，减少单条时钟信号线和单条电源信号线所接入的晶体管的数量，从而降低每条时钟信号线和每条电源信号线上的负载，以缩短信号输出的时间，提高大屏显示画质的均一性。同时，各条时钟信号线的时序不同，避免同时变换时序对显示效果造成影响。另外，采用不同的电源信号线，能够避免单条电源信号线负载过大产生信号波动，有利于提升信号输出的稳定性。另外，各条电源信号线上的负载均衡，例如第三电源信号线VGH1接入第九晶体管T9和第五晶体管T5，第四电源信号线VGH2接入第八晶体管T8和第十三晶体管T13，能够进一步提高显示效果。
可选地，对于第一控制子电路2，其中第五晶体管T5的第一极可以电连接第四电源信号线VGH2。
在一些实施例中，以另一种16T3C电路结构为例进行说明，该16T3C电路结构采用图4所示的时钟信号线的时序控制。图12为本公开实施例提供的另一种16T3C电路结构的电路图，如图12所示，与图9所示的13T3C电路相比，本实施例在输入子电路1中增设了第十四晶体管T14，以及在第一控制子电路2中增设了第十五晶体管T15和第十六晶体管T16。
如图12所示，输入子电路1包括第一晶体管T1，第二晶体管T2，第三晶体管T3和第十四晶体管T14；第一控制子电路2包括第四晶体管T4、第五晶体管T5、第十五晶体管T15、第十六晶体管T16和第三电容C3；第二控制子电路3包括第六晶体管T6，第七晶体管T7，第八晶体管T8，第十三晶体管T13和第一电容C1；输出子电路4包括第九晶体管T9，第十晶体管T10和第二电容C2；隔离子电路5包括第十一晶体管T11和第十二晶体管T12。
继续如图12所示，对于输入子电路1，其中第一晶体管T1的第一极电连接信号输入端Input，第二极电连接第一节点N1，控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第一时钟信号线CKL1，第二极电连接第二节点N2，控制极电连接第一节点N1；第三晶体管T3的第一极电连接第一电源信号线VGL1，第二极电连接第二节点N2，控制极电连接第二时钟信号线CKL2；第十四晶体管T14的第一极电连接信号输入端Input，第二极电连接第八节点N8，控制极电连接第二时钟信号线CKL2。
对于输入子电路1，具体地，第一时钟信号CK1可以控制第一晶体管T1的通断，在第一晶体管T1响应于第一时钟信号CK1并导通时，可以将输入信号传输至第一节点N1。第一节点N1的信号可以控制第二晶体管T2的通断，在第二晶体管T2响应于第一节点N1的信号导通时，可以将第一时钟信号CK1传输至第二节点N2。第二时钟信号CK2控制第三晶体管T3的通断，在第三晶体管T3响应于第二时钟信号CK2并导通时，可以将第一电源信号传输至第二节点N2。第二时钟信号CK2还可以控制第十四晶体管T14的通断，在第十四晶体管T14响应于第二时钟信号CK2并导通时，可以将输入信号传输至第八节点N8。
示例性的，如图4所示，第一时钟信号CK1的第一电平的电位与第二时钟信号CK2的第一电平的电位不同；第一时钟信号CK1的第二电平的电位与第二时钟信号CK2的第二电平的电位不同，可以避免第三晶体管T3和第一晶体管T1的栅源极长期处于同一电压差，以及第十四晶体管T14和第一晶体管T1的栅源极长期处于同一电压差所产生的晶体管磁滞不良等问题，影响晶体管特性。
继续如图12所示，对于第一控制子电路2，其中第四晶体管T4的第一极电连接第三时钟信号线CKL3，第二极电连接第五晶体管T5的第二极，控制极电连接第三电容C3的第二极板；第五晶体管T5的第一极电连接第三电源信号线VGH1，第二极电连接第三电容C3的第一极板，控制极电连接第二节点N2；第十五晶体管T15的第一极电连接第八节点N8，第二极电连接第十六晶体管T16的第一极和第十六晶体管T16的控制极，控制极电连接第一电源信号线VGL1；第十六晶体管T16的第二极电连接第五节点N5，控制极电连接第四晶体管T4的控制极。
对于第一控制子电路2，具体地，第五节点N5的信号可以控制第四晶体管T4的通断，在第四晶体管T4响应于第五节点N5的信号并导通时，可以将第三时钟信号CK3传输至第六节点N6。第二节点N2的信号可以控制第五晶体管T5的通断，在第五晶体管T5响应于第二节点N2的信号并导通时，可以将第三电源信号传输至第六节点N6。第一电源信号可以控制第十五晶体管T15的通断，在第十五晶体管T15响应于第一电源信号并导通时，可以将第八节点N8的信号传输至第九节点N9；第九节点N9的信号可以控制第十六晶体管T16的通断，在第十六晶体管T16响应于第九节点N9的信号并导通时，可以将第九节点N9的信号传输至第五节点N5。
第四晶体管T4的控制极，第三电容C3的第二极板，第十五晶体管T15的第二极，第十六晶体管T16的第二极，以及第十六晶体管T16的控制极均电电连接至第九节点N9。
继续如图12所示，对于第二控制子电路3，其中第六晶体管T6的第一极电连接第四时钟信号线CKL4，第二极电连接第七晶体管T7的第一极，控制极电连接第四节点N4和第一电容C1的第一极板；第七晶体管T7的第一极电连接第一电容C1的第二极板，第二极电连接第三节点N3，控制极电连接第四时钟信号线CKL4；第八晶体管T8的第一极电连接第四电源信号线VGH2，第二极电连接第三节点N3，控制极电连接第五节点N5；第十三晶体管T13的第一极电连接第四电源信号线VGH2，第二极电连接第五节点N5，控制极电连接预设控制端VEL。
对于第二控制子电路3，具体地，第四节点N4的信号可以控制第六晶体管T6的通断，在第六晶体管T6响应于第四节点N4的信号并导通时，可以将第四时钟信号CK4传输至第七节点N7。第四时钟信号CK4可以控制第七晶体管T7的通断，在第七晶体管T7响应于第四时钟信号CK4并导通时，可以将第七节点N7的信号传输至第三节点N3。第五节点N5的信号可以控制第八晶体管T8导通，在第八晶体管T8响应于第五节点N5的信号并导通时，可以将第四电源信号传输至第三节点N3。
接入预设控制信号控制第十三晶体管T13的通断，在第十三晶体管T13响应于预设控制信号并导通时，可以将第四电源信号传输至第五节点N5。
继续如图12所示，对于输出子电路4，第九晶体管T9的第一极电连接第三电源信号线VGH1和第二电容C2的第一极板，第二极电连接信号输出端OUT，控制极电连接第三节点N3；第十晶体管T10的第一极电连接第二电源信号线VGL2，第二极电连接信号输出端OUT，控制极电连接第五节点N5；第二电容C2的第二极板电连接第三节点N3。
对于输出子电路4，第三节点N3的信号控制第九晶体管T9的通断，在第九晶体管T9响应于第三节点N3的信号并导通时，将第三电源信号传输至信号输出端OUT，从而输出第二输出信号。第五节点N5的信号控制第十晶体管T10的通断，在第十晶体管T10响应于第五节点N5的信号并导通时，将第二电源信号输出至信号输出端OUT，从而输出第一输出信号。
示例性的，第三电源信号的电位小于第四电源信号的电位，可以提高第九晶体管T9的关闭特性。
示例性的，第一电源信号的电位小于第二电源信号的电位，可以减小第十晶体管T10的阈值损耗，确保输出。
继续如图12所示，对于隔离子电路5，其中，第十一晶体管T11的第一极电连接第二节点N2，第二极电连接第四节点N4，控制极电连接第一电源信号线VGL1；第十二晶体管T12的第一极电连接第一节点N1，第二极电连接第五节点N5，控制极电连接第二电源信号线VGL2。
示例性的，对于隔离子电路5，第一电源信号控制第十一晶体管T11的通断，在第十一晶体管T11响应于第一电源信号并导通时，可以将第二节点N2的信号传输至第四节点N4。第二电源信号控制第十二晶体管T12的通断，在第十二晶体管T12响应于第二电源信号并导通时，可以将第一节点N1的信号传输至第五节点N5。
本实施例，采用四条电位各不相同的时钟信号线和四条电位各不相同的电源信号线，减少单条时钟信号线和单条电源信号线所接入的晶体管的数量，从而降低每条时钟信号线和每条电源信号线上的负载，以缩短信号输出的时间，提高大屏显示画质的均一性。同时，第一电源信号线VGL1、第二电源信号线VGL2、第三电源信号线VGH1和第四电源信号线VGH2均不相同，能够避免单根电源信号线负载过大产生信号波动，有利于提升信号输出的稳定性。另外，各条电源信号线上的负载均衡，例如第三电源信号线VGH1接入第九晶体管T9和第五晶体管T5，第四电源信号线VGH2接入第八晶体管T8和第十三晶体管T13，能够进一步提高显示效果。
在一些实施例中，上述如图7所示的12T3C、如图9所示的13T3C和如图12所示的16T3C的电路结构中输入子电路1中的第一晶体管T1和第三晶体管T3可以接入同一第一时钟信号线CKL1，第二晶体管T2接入第二时钟信号线CKL2。
示例性的，输入子电路1包括第一晶体管T1，第二晶体管T2和第三晶体管T3；第一晶体管T1的第一极电连接信号输入端Input，第二极电连接第一节点N1，控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第二时钟信号线CKL2，第二极电连接第二节点N2，控制极电连接第一节点N1；第三晶体管T3的第一极电连接第一电源信号线VGL1，第二极电连接第二节点N2，控制极电连接第一时钟信号线CKL1。
在一些实施例中，上述如图7所示的12T3C、如图9所示的13T3C和如图12所示的16T3C的电路结构中隔离子电路5中的第十一晶体管T11和第十二晶体管T12也可以接入同一第一电源信号线VGL1，确保隔离过程中，输出信号的稳定性。
下面对本公开实施例提供的移位寄存器的工作原理进行进一步详细描述。
在一些实施例中，图13为本公开实施例提供的一种示例性的移位寄存器的时序图，如图13所示，以采用图2所示的时钟信号线的时序控制的12T3C电路结构(也即如图6所示的12T3C电路结构)为例进行说明，其工作阶段具体包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5、第六阶段t6、第七阶段t7、第八阶段t8、第九阶段t9、第十阶段t10、第十一阶段t11、第十二阶段t12，其中：
在第一阶段t1，信号输入端Input传输的输入信号为高电平信号，第一时钟信号CK1为有效电平，可以理解为低电平，第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一晶体管T1导通，第一节点N1和第五节点N5被写入高电平信号，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断，第三节点N3保持上一阶段的高电位不变，第九晶体管T9关断。此时的输出信号保持上一阶段，信号输出端OUT输出低电位的第一输出信号。
在第二阶段t2，信号输入端Input传输的输入信号为高电平信号，第二时钟信号CK2为有效电平，可以理解为低电平，第一时钟信号CK1、第三时钟信号CK3和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第三晶体管T3导通，第二节点N2被写入低电平信号，第五晶体管T5导通，第六节点N6被写入高电平信号，第六晶体管T6导通，第七节点N7被写入高电平信号。第一节点N1和第五节点N5保持上一阶段的高电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断，且第七晶体管T7也处于关断状态，第三节点N3保持上一阶段的高电位不变，第九晶体管T9关断。此时的输出信号保持上一阶段，信号输出端OUT输出低电位的第一输出信号。
在第三阶段t3，信号输入端Input传输的输入信号为高电平信号，第三时钟信号CK3为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1和第五节点N5保持上一阶段的高电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断。第二节点N2和第四节点N4保持上一阶段的低电位，第六晶体管T6导通，第七节点N7被写入高电平信号。但是第七晶体管T7保持关断状态，因此第三节点N3保持上一阶段的高电位不变，第九晶体管T9关断。此时的输出信号保持上一阶段，信号输出端OUT输出低电位的第一输出信号。
在第四阶段t4，信号输入端Input传输的输入信号为高电平信号，第四时钟信号CK4为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1和第五节点N5均保持上一阶段的高电位，第二晶体管T2、第八晶体管T8和第十晶体管T10均关断。第二节点N2保持上一阶段的低电位，第五晶体管T5导通，第六节点N6被写入高电平信号。第四节点N4保持上一阶段的低电位，第六晶体管T6导通，第七节点N7被写入低电平信号，同时第七晶体管T7导通，第三节点N3被写入低电平信号，第九晶体管T9导通，此时信号输出端OUT输出高电位的第二输出信号。
在第五阶段t5，信号输入端Input传输的输入信号为高电平信号，第一时钟信号CK1为有效电平，可以理解为低电平，第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一晶体管T1导通，第一节点N1和第五节点N5被写入高电平信号，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断，第三节点N3保持上一阶段的低电位不变，第九晶体管T9导通，此时信号输出端OUT输出高电位的第二输出信号。
在第六阶段t6，信号输入端Input传输的输入信号为高电平信号，第二时钟信号CK2为有效电平，可以理解为低电平，第一时钟信号CK1、第三时钟信号CK3和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第三晶体管T3导通，第二节点N2被写入低电平信号，第五晶体管T5导通，第六节点N6被写入高电平信号，第六晶体管T6导通，第七节点N7被写入高电平信号。第一节点N1和第五节点N5保持上一阶段的高电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断，且第七晶体管T7也处于关断状态，第三节点N3保持上一阶段的低电位不变，第九晶体管T9导通，此时信号输出端OUT输出高电位的第二输出信号。
在第七阶段t7，信号输入端Input传输的输入信号为高电平信号，第三时钟信号CK3为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1和第五节点N5均保持上一阶段的高电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断。第二节点N2和第四节点N4保持上一阶段的低电位，第六晶体管T6导通，第七节点N7被写入高电平信号。但是第七晶体管T7保持关断状态，因此第三节点N3保持上一阶段的高电位不变，第三节点N3保持上一阶段的低电位不变，第九晶体管T9导通，此时信号输出端OUT输出高电位的第二输出信号。
第八阶段t8的工作状态与第四阶段t4的工作状态相同。具体地，在第八阶段t8，信号输入端Input传输的输入信号为高电平信号，第四时钟信号CK4为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1和第五节点N5均保持上一阶段的高电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10均关断。第二节点N2保持上一阶段的低电位，第五晶体管T5导通，第六节点N6被写入高电平信号。第四节点N4保持上一阶段的低电位，第六晶体管T6导通，第七节点N7被写入低电平信号，同时第七晶体管T7导通，第三节点N3被写入低电平信号，第九晶体管T9导通，此时信号输出端OUT输出高电位的第二输出信号。
在第九阶段t9，信号输入端Input传输的输入信号为低电平信号，第一时钟信号CK1为有效电平，可以理解为低电平，第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一晶体管T1导通，第一节点N1被写入低电平信号，第二晶体管T2导通，第二节点N2被写入高电平信号，第五晶体管T5和第六晶体管T6截止。同时，第四晶体管T4导通，第六节点N6被写入高电平信号。同时，第八晶体管T8导通，第三节点N3被写入高电平信号，第九晶体管T9关断。第五节点N5与第一节点N1连通，此时为低电位V1，第十晶体管T10导通，信号输出端OUT输出低电位的第一输出信号。
在第十阶段t10，信号输入端Input传输的输入信号为低电平信号，第二时钟信号CK2为有效电平，可以理解为低电平，第一时钟信号CK1、第三时钟信号CK3和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1和第五节点N5保持上一阶段的低电位V1不变，第八晶体管T8保持导通，第三节点N3持续被写入高电平信号，第九晶体管T9保持关断，第十晶体管T10保持导通，信号输出端OUT持续输出低电位的第一输出信号。
在第十一阶段t11，信号输入端Input传输的输入信号为低电平信号，第三时钟信号CK3为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1保持上一阶段的低电位V1，第二晶体管T2导通，第二节点N2被写入高电平信号，第五晶体管T5和第六晶体管T6截止。同时，第八晶体管T8导通，第三节点N3被写入高电平信号，第九晶体管T9关断。同时，第四晶体管T4导通，第六节点N6被写入低电平信号，利用第三电容C3的作用进一步将第五节点N5的低电位V1拉低至低电位V2，第十晶体管T10持续导通，信号输出端OUT输出低电位的第一输出信号。
在第十二阶段t12，信号输入端Input传输的输入信号为高电平信号，第四时钟信号CK4为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1保持上一阶段的低电位V1，第二晶体管T2导通，第二节点N2被写入高电平信号，第五晶体管T5和第六晶体管T6截止。同时，第四晶体管T4导通，第六节点N6被写入高电平信号。同时，第八晶体管T8导通，第三节点N3被写入高电平信号，第九晶体管T9关断。第五节点N5与第一节点N1连通，此时为低电位V1，第十晶体管T10导通，信号输出端OUT输出低电位的第一输出信号(也即图13中的OUT1)。图13中的OUT2表示下一级联的移位寄存器的信号输出端OUT输出的信号。
在一些实施例中，图14为本公开实施例提供的另一种示例性的移位寄存器的时序图，如图14所示，以采用图3所示的时钟信号线的时序控制的12T3C电路结构(也即如图6所示的12T3C电路结构)为例进行说明，其工作阶段具体包括第一阶段t_1、第二阶段t_2、第三阶段t_3、第四阶段t_4、第五阶段t_5、第六阶段t_6、第七阶段t_7、第八阶段t_8、第九阶段t_9、第十阶段t_10、第十一阶段t_11、第十二阶段t_12。
这里与上述图13所示时序的区别在于：第三阶段t_3、第七阶段t_7和第十一阶段t_11的第四时钟信号CK4为有效电平，第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3为无效电平；第四阶段t_4、第八阶段t_8和第十二阶段t_12的第三时钟信号CK3为有效电平，第一时钟信号CK1、第二时钟信号CK2和第四时钟信号CK4为无效电平。
第一阶段t_1与第一阶段t1、第二阶段t_2与第二阶段t2、第五阶段t_5与五阶段t5、第六阶段t_6与第六阶段t6、第九阶段t_9与第九阶段t9、第十阶段t_10与第十阶段t10的工作原理相同，重复部分不再赘述。
如图14所示，在第十一阶段t11，信号输入端Input传输的输入信号为高电平信号，第四时钟信号CK4为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1保持上一阶段的低电位V1，第二晶体管T2导通，第二节点N2被写入高电平信号，第五晶体管T5和第六晶体管T6截止。同时，第四晶体管T4导通，第六节点N6被写入高电平信号。同时，第八晶体管T8导通，第三节点N3被写入高电平信号，第九晶体管T9关断。第五节点N5与第一节点N1连通，此时为低电位V1，第十晶体管T10导通，信号输出端OUT输出低电位的第一输出信号。
如图14所示，在第十二阶段t_12，信号输入端Input传输的输入信号为低电平信号，第三时钟信号CK3为有效电平，可以理解为低电平，第一时钟信号CK1、第二时钟信号CK2和第四时钟信号CK4为无效电平，可以理解为高电平。第十一晶体管T11和第十二晶体管T12常开。此时，第一节点N1保持上一阶段的低电位V1，第二晶体管T2导通，第二节点N2被写入高电平信号，第五晶体管T5和第六晶体管T6截止。同时，第八晶体管T8导通，第三节点N3被写入高电平信号，第九晶体管T9关断。同时，第四晶体管T4导通，第六节点N6被写入低电平信号，利用第三电容C3的作用进一步将第五节点N5的低电位V1拉低至低电位V2，第十晶体管T10持续导通，信号输出端OUT输出低电位的第一输出信号。
在一些实施例中，图15为本公开实施例提供的另一种示例性的移位寄存器的时序图，如图15所示，以采用图4所示的时钟信号线的时序控制的12T3C电路结构(也即如图7所示的12T3C电路结构)为例进行说明，其工作阶段具体包括第一阶段t_21、第二阶段t_22、第三阶段t_23、第四阶段t_24、第五阶段t_25和第六阶段t_26，其中：
在第一阶段t_21，信号输入端Input传输的输入信号为高电平信号，第一时钟信号CK1为第一电平，第二时钟信号CK2为第一电平，可以理解为低电平；第三时钟信号CK3为第四电平，第四时钟信号CK4为第四电平，可以理解为高电平。此时，第七晶体管T7关断，第一晶体管T1和第三晶体管T3导通，使得输入信号经过第一晶体管T1和常开的第十二晶体管T12传输至第五节点N5，从而控制第一节点N1和第五节点N5的电位为高电位。同时，第一电源信号为低电平信号，第一电源信号经过第三晶体管T3和常开的第十一晶体管T11传输至第四节点N4，从而控制第二节点N2和第四节点N4的电位为低电位。相应的，第二晶体管T2，第四晶体管T4，第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10均关断，此时的输出信号保持上一阶段，如图8所示，保持上一阶段的低电位输出。
在第二阶段t_22，第一时钟信号CK1为第二电平，第二时钟信号CK2为第二电平，可以理解为高电平；第三时钟信号CK3为第三电平，第四时钟信号CK4为第三电平，可以理解为低电平。此时，第一晶体管T1和第三晶体管T3关断，第七晶体管T7导通，第一节点N1和第五节点N5保持上一阶段的高电位，第二节点N2和第四节点N4保持上一阶段的低电位。相应的，第二晶体管T2，第四晶体管T4，第八晶体管T8和第十晶体管T10均关断，第五晶体管T5和第六晶体管T6导通，第四时钟信号CK4经过导通的第六晶体管T6和导通的第七晶体管T7传输至第三节点N3，第三节点N3的电位此时为低电位，第九晶体管T9导通，从而输出第二输出信号，也即高电位的第三电源信号。
在第三阶段t_23，输入信号为高电平信号，第一时钟信号CK1为第一电平，第二时钟信号CK2为第一电平，可以理解为低电平；第三时钟信号CK3为第四电平，第四时钟信号CK4为第四电平，可以理解为高电平。此时，第七晶体管T7关断，第三节点N3的电位稳定地保持在上一阶段的低电位。此时，第九晶体管T9可以保持导通，从而输出第二输出信号，也即高电位的第三电源信号。
在第四阶段t_24，输入信号为低电平信号，第一时钟信号CK1为第二电平，第二时钟信号CK2为第二电平，可以理解为高电平；第三时钟信号CK3为第三电平，第四时钟信号CK4为第三电平，可以理解为低电平。此时，第一晶体管T1和第三晶体管T3关断，第七晶体管T7导通，且在第二电容C2的存储作用下，第一节点N1和第五节点N5保持上一阶段的高电位，第二节点N2和第四节点N4保持上一阶段的低电位。相应的，第二晶体管T2，第四晶体管T4，第八晶体管T8和第十晶体管T10均关断，第五晶体管T5和第六晶体管T6导通，第四时钟信号CK4经过导通的第六晶体管T6和导通的第七晶体管T7传输至第三节点N3，第三节点N3的电位此时为低电位，第九晶体管T9导通，从而输出第二输出信号，也即高电位的第三电源信号。
在第五阶段t_25，输入信号为低电平信号，第一时钟信号CK1为第一电平，第二时钟信号CK2为第一电平，可以理解为低电平；第三时钟信号CK3为第四电平，第四时钟信号CK4为第四电平，可以理解为高电平。此时，第七晶体管T7关断，第一晶体管T1和第二晶体管T2导通，使得输入信号经过第一晶体管T1和常开的第十二晶体管T12传输至第五节点N5，从而控制第一节点N1和第五节点N5的电位为低电位。同时，第一电源信号为低电平信号，第一电源信号经过第三晶体管T3和常开的第十一晶体管T11传输至第四节点N4，从而控制第二节点N2和第四节点N4的电位为低电位。相应的，第二晶体管T2，第四晶体管T4，第五晶体管T5，第六晶体管T6，第八晶体管T8和第十晶体管T10导通，而由于第八晶体管T8导通，第三节点N3为高电平，因此第九晶体管T9截止。与此同时，受阈值损耗的影响，第五节点N5的电位略高于第二电源信号的电位，此时第十晶体管T10打开不充分，因此第一输出信号的电位将略高于第二电源信号的电位。
在第六阶段t_26，输入信号为低电平信号，第一时钟信号CK1为第二电平，第二时钟信号CK2为第二电平，可以理解为高电平；第三时钟信号CK3为第三电平，第四时钟信号CK4为第三电平，可以理解为低电平。此时，第一晶体管T1和第三晶体管T3关断，第七晶体管T7导通，且在第二电容C2的存储作用下，第一节点N1和第五节点N5保持上一阶段的低电位，第二节点N2和第四节点N4保持上一阶段的低电位。相应的，第八晶体管T8和第十晶体管T10导通，第四电源信号经过导通的第八晶体管T8传输至第三节点N3，拉高第三节点N3的电位为高电位，此时第九晶体管T9截止。同时，第五节点N5的电位通过第二电容C2耦合可以降低到比第二电源信号更低的电位，此时第十晶体管T10充分打开，信号输出端OUT的电位降低至第二电源信号的电位，也即第一输出信号。
以上是对本公开实施例提供的移位寄存器的全部介绍。
另外，本公开实施例还提供了一种栅极驱动电路，包括N个级联的移位寄存器；除了第一级移位寄存器之外，第i+1级移位寄存器的信号输入端Input与第i级移位寄存器的信号输出端OUT电电连接；N为大于1的正整数，i为小于或等于N的正整数。
在一些实施例中，图16为本公开实施例提供的一种栅极驱动电路的示意图，如图16所示，第i级移位寄存器中的第一时钟信号线CKL1复用为第i+1级移位寄存器中的第四时钟信号线CKL4，第i级移位寄存器中的第二时钟信号线CKL2复用为第i+1级移位寄存器中的第一时钟信号线CKL1，第i级移位寄存器中的第三时钟信号线CKL3复用为第i+1级移位寄存器中的第二时钟信号线CKL2，第i级移位寄存器中的第四时钟信号线CKL4复用为第i+1级移位寄存器中的第三时钟信号线CKL3。
如图16所示的栅极驱动电路，适用于如图2或图3所示的驱动时序。
在一些实施例中，图17为本公开实施例提供的另一种栅极驱动电路的示意图，如图17所示，第i级移位寄存器中的第一时钟信号线CKL1复用为第i+1级移位寄存器中的第三时钟信号线CKL3，第i级移位寄存器中的第二时钟信号线CKL2复用为第i+1级移位寄存器中的第四时钟信号线CKL4，第i级移位寄存器中的第三时钟信号线CKL3复用为第i+1级移位寄存器中的第一时钟信号线CKL1，第i级移位寄存器中的第四时钟信号线CKL4复用为第i+1级移位寄存器中的第二时钟信号线CKL2。
如图17所示的栅极驱动电路，适用于如图4所示的驱动时序。
图18为本公开实施例提供的图6所示12T3C电路结构的移位寄存器级联的电路图，图19为本公开实施例提供的图8所示13T3C电路结构的移位寄存器级联的电路图，图20为本公开实施例提供的图11所示16T3C电路结构的移位寄存器级联的电路图。
在一些实施例中，如图18或图19所示，对于第i级移位寄存器，第一晶体管T1的控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第二时钟信号线CKL2；第三晶体管T3的控制极电连接第二时钟信号线CKL2；第四晶体管T4的第一极电连接第三时钟信号线CKL3；第六晶体管T6的第一极电连接第四时钟信号线CKL4；第七晶体管T7的控制极电连接第四时钟信号线CKL4。对于与第i级移位寄存器级联的第i+1级移位寄存器，第一晶体管T1的控制极电连接第四时钟信号线CKL4；第二晶体管T2的第一极电连接第一时钟信号线CKL1；第三晶体管T3的控制极电连接第一时钟信号线CKL1；第四晶体管T4的第一极电连接第二时钟信号线CKL2；第六晶体管T6的第一极电连接第三时钟信号线CKL3；第七晶体管T7的控制极电连接第三时钟信号线CKL3。
第i级移位寄存器的输出信号端OUT输出的时序参见如图13所示的OUT信号，第i+1级移位寄存器的输出信号端OUT2输出的时序参见如图13所示的OUT2信号。又或者，第i级移位寄存器的输出信号端OUT输出的时序参见如图14所示的OUT信号，第i+1级移位寄存器的输出信号端OUT2输出的时序参见如图14所示的OUT2信号。
在一些实施例中，如图20所示，对于第i级移位寄存器，第一晶体管T1的控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第二时钟信号线CKL2；第三晶体管T3的控制极电连接第二时钟信号线CKL2；第十四晶体管T14的控制极电连接第一时钟信号线CKL1；第四晶体管T4的第一极电连接第三时钟信号线CKL3；第六晶体管T6的第一极电连接第四时钟信号线CKL4；第七晶体管T7的控制极电连接第四时钟信号线CKL4。对于与第i级移位寄存器级联的第i+1级移位寄存器，第一晶体管T1的控制极电连接第四时钟信号线CKL4；第二晶体管T2的第一极电连接第一时钟信号线CKL1；第三晶体管T3的控制极电连接第一时钟信号线CKL1；第十四晶体管T14的控制极电连接第四时钟信号线CKL4；第四晶体管T4的第一极电连接第二时钟信号线CKL2；第六晶体管T6的第一极电连接第三时钟信号线CKL3；第七晶体管T7的控制极电连接第三时钟信号线CKL3。
图21为本公开实施例提供的图7所示12T3C电路结构的移位寄存器级联的电路图，图22为本公开实施例提供的图9所示13T3C电路结构的移位寄存器级联的电路图，图23为本公开实施例提供的图12所示16T3C电路结构的移位寄存器级联的电路图。
在一些实施例中，如图21或图22所示，对于第i级移位寄存器，第一晶体管T1的控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第一时钟信号线CKL1；第三晶体管T3的控制极电连接第二时钟信号线CKL2；第四晶体管T4的第一极电连接第三时钟信号线CKL3；第六晶体管T6的第一极电连接第四时钟信号线CKL4；第七晶体管T7的控制极电连接第四时钟信号线CKL4。对于与第i级移位寄存器级联的第i+1级移位寄存器，第一晶体管T1的控制极电连接第三时钟信号线CKL3；第二晶体管T2的第一极电连接第三时钟信号线CKL3；第三晶体管T3的控制极电连接第四时钟信号线CKL4；第四晶体管T4的第一极电连接第一时钟信号线CKL1；第六晶体管T6的第一极电连接第二时钟信号线CKL2；第七晶体管T7的控制极电连接第二时钟信号线CKL2。
在一些实施例中，如图23所示，对于第i级移位寄存器，第一晶体管T1的控制极电连接第一时钟信号线CKL1；第二晶体管T2的第一极电连接第一时钟信号线CKL1；第三晶体管T3的控制极电连接第二时钟信号线CKL2；第十四晶体管T14的控制极电连接第二时钟信号线CKL2；第四晶体管T4的第一极电连接第三时钟信号线CKL3；第六晶体管T6的第一极电连接第四时钟信号线CKL4；第七晶体管T7的控制极电连接第四时钟信号线CKL4。对于与第i级移位寄存器级联的第i+1级移位寄存器，第一晶体管T1的控制极电连接第三时钟信号线CKL3；第二晶体管T2的第一极电连接第三时钟信号线CKL3；第三晶体管T3的控制极电连接第四时钟信号线CKL4；第十四晶体管T14的控制极电连接第四时钟信号线CKL4；第四晶体管T4的第一极电连接第一时钟信号线CKL1；第六晶体管T6的第一极电连接第二时钟信号线CKL2；第七晶体管T7的控制极电连接第二时钟信号线CKL2。
由于栅极驱动电路中互相级联的第i级移位寄存器和第i+1级移位寄存器分别电连接一组时序不同的时钟信号，也即第一时钟信号CK1和第二时钟信号CK2，与第三时钟信号CK3和第四时钟信号CK4的时序不同，因此，二者时序不受影响。
另外，本公开实施例还提供了一种显示装置，其包括像素驱动电路和如上述的栅极驱动电路，栅极驱动电路与像素驱动电路电连接，以为像素驱动电路提供栅极控制信号。
示例性的，该显示装置例如可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、车载设备等任何具有显示功能的产品。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。
Claims (31)
1.一种移位寄存器，其特征在于，包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、输入子电路、第一控制子电路、第二控制子电路和输出子电路；
所述输入子电路，被配置为响应于所述第一时钟信号线提供的第一时钟信号和所述第二时钟信号线提供的第二时钟信号，控制第一节点和第二节点的电位；
所述第一控制子电路，被配置为响应于所述第二节点的信号和所述第三时钟信号线提供的第三时钟信号，控制所述第一节点的电位；
所述第二控制子电路，被配置为响应于所述第一节点的信号、所述第二节点的信号和所述第四时钟信号线提供的第四时钟信号，控制第三节点的电位；
所述输出子电路，被配置为响应于所述第一节点的信号输出第一输出信号，或者响应于所述第三节点的信号输出第二输出信号。
2.根据权利要求1所述的移位寄存器，其特征在于，在一个时钟周期内，所述第一时钟信号的脉冲在所述第二时钟信号的脉冲之前，所述第二时钟信号的脉冲在所述第三时钟信号的脉冲之前，所述第三时钟信号的脉冲在所述第四时钟信号的脉冲之前。
3.根据权利要求1所述的移位寄存器，其特征在于，在一个时钟周期内，所述第一时钟信号的脉冲在所述第二时钟信号的脉冲之前，所述第二时钟信号的脉冲在所述第四时钟信号的脉冲之前，所述第四时钟信号的脉冲在所述第三时钟信号的脉冲之前。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号和所述第二时钟信号的时序相同；所述第三时钟信号与所述第一时钟信号的时序相反；所述第四时钟信号和所述第三时钟信号的时序相同。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第一时钟信号和所述第二时钟信号包括第一电平；所述第一时钟信号的第一电平的电位与所述第二时钟信号的第一电平的电位不同；和/或，
所述第三时钟信号和所述第四时钟信号包括第三电平；所述第三时钟信号的第三电平的电位与所述第四时钟信号的第三电平的电位不同。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第一时钟信号的第一电平的电位小于所述第二时钟信号的第一电平的电位；和/或，
所述第三时钟信号的第三电平的电位小于所述第四时钟信号的第三电平的电位。
7.根据权利要求5所述的移位寄存器，其特征在于，所述第一时钟信号和所述第二时钟信号还包括第二电平，所述第二电平与所述第一电平不同；所述第一时钟信号的第二电平的电位与所述第二时钟信号的第二电平的电位不同；和/或，
所述第三时钟信号和所述第四时钟信号还包括第四电平，所述第四电平与所述第三电平不同；所述第三时钟信号的第四电平的电位与所述第四时钟信号的第四电平的电位不同。
8.根据权利要求7所述的移位寄存器，其特征在于，所述第一时钟信号的第二电平的电位大于所述第二时钟信号的第二电平的电位；和/或，
所述第三时钟信号的第四电平的电位大于所述第四时钟信号的第四电平的电位。
9.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括第一电源信号线，第二电源信号线，第三电源信号线和第四电源信号线；
所述输入子电路电连接所述第一电源信号线，所述第一控制子电路电连接所述第三电源信号线，所述第二控制子电路电连接所述第四电源信号线，所述输出子电路电连接所述第二电源信号线和所述第三电源信号线。
10.根据权利要求9所述的移位寄存器，其特征在于，所述第一电源信号线传输的第一电源信号的电位小于所述第二电源信号线传输的第二电源信号的电位；所述第三电源信号线传输的第三电源信号的电位小于所述第四电源信号线传输的第四电源信号的电位；所述第二电源信号的电位小于所述第三电源信号的电位。
11.根据权利要求10所述的移位寄存器，其特征在于，所述第一时钟信号的第一电平的电位等于所述第一电源信号的电位，所述第一时钟信号的第二电平的电位等于所述第四电源信号的电位；
所述第二时钟信号的第一电平的电位等于所述第二电源信号的电位，所述第二时钟信号的第二电平的电位等于所述第三电源信号的电位；
所述第三时钟信号的第三电平的电位等于所述第一电源信号的电位，所述第三时钟信号的第四电平的电位等于所述第四电源信号的电位；
所述第四时钟信号的第三电平的电位等于所述第二电源信号的电位，所述第四时钟信号的第三电平的电位等于所述第三电源信号的电位。
12.根据权利要求4～8中任一项所述的移位寄存器，其特征在于，所述第一时钟信号的第一电平的脉宽小于第二电平的脉宽；和/或，所述第三时钟信号的第三电平的脉宽小于第四电平的脉宽。
13.根据权利要求1～3中任一项所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管，第二晶体管和第三晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第二时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线。
14.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管，第二晶体管和第三晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第一时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线。
15.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管，第二晶体管和第三晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第二时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第一时钟信号线。
16.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括隔离子电路；
所述隔离子电路，被配置为将所述第一节点和与所述第一节点电连接的所述第一控制子电路隔离；将所述第一节点和与所述第一节点电连接的所述输出子电路隔离；以及，将所述第二节点和与所述第二节点电连接的所述第二控制子电路隔离；
所述第一控制子电路电连接第五节点；所述输出子电路电连接所述第五节点；所述第二控制子电路电连接第四节点。
17.根据权利要求16所述的移位寄存器，其特征在于，所述隔离子电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的第一极电连接所述第二节点，第二极电连接所述第四节点，控制极电连接第一电源信号线；
所述第十二晶体管的第一极电连接所述第一节点，第二极电连接所述第五节点，控制极电连接第二电源信号线。
18.根据权利要求16所述的移位寄存器，其特征在于，所述隔离子电路包括第十一晶体管和第十二晶体管；
所述第十一晶体管的第一极电连接所述第二节点，第二极电连接所述第四节点，控制极电连接第一电源信号线；
所述第十二晶体管的第一极电连接所述第一节点，第二极电连接所述第五节点，控制极电连接第一电源信号线。
19.根据权利要求16所述的移位寄存器，其特征在于，所述第一控制子电路包括第四晶体管、第五晶体管和第三电容；
所述第四晶体管的第一极电连接所述第三时钟信号线，第二极电连接所述第五晶体管的第二极，控制极电连接所述第五节点；
所述第五晶体管的第一极电连接第三电源信号线，第二极电连接所述第三电容的第一极板，控制极电连接所述第二节点；
所述第三电容的第二极板电连接所述第五节点。
20.根据权利要求16所述的移位寄存器，其特征在于，所述第二控制子电路包括第六晶体管，第七晶体管，第八晶体管和第一电容；
所述第六晶体管的第一极电连接所述第四时钟信号线，第二极电连接所述第七晶体管的第一极，控制极电连接所述第四节点和所述第一电容的第一极板；
所述第七晶体管的第一极电连接所述第一电容的第二极板，第二极电连接所述第三节点，控制极电连接所述第四时钟信号线；
所述第八晶体管的第一极电连接第四电源信号线，第二极电连接所述第三节点，控制极电连接所述第一节点。
21.根据权利要求16所述的移位寄存器，其特征在于，所述第二控制子电路包括第六晶体管，第七晶体管，第八晶体管，第十三晶体管和第一电容；
所述第六晶体管的第一极电连接所述第四时钟信号线，第二极电连接所述第七晶体管的第一极，控制极电连接所述第四节点和所述电容的第一极板；
所述第七晶体管的第一极电连接所述第一电容的第二极板，第二极电连接所述第三节点，控制极电连接所述第四时钟信号线；
所述第八晶体管的第一极电连接第四电源信号线，第二极电连接所述第三节点，控制极电连接所述第一节点；
所述第十三晶体管的第一极电连接所述第四电源信号线，第二极电连接所述第一节点，控制极电连接预设控制端。
22.根据权利要求16所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管，第二晶体管，第三晶体管和第十四晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第二时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线；
所述第十四晶体管的第一极电连接信号输入端，第二极电连接第八节点，控制极电连接第一时钟信号线。
23.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括隔离子电路；
所述隔离子电路，被配置为将所述第一节点和与所述第一节点电连接的所述第一控制子电路隔离；将所述第一节点和与所述第一节点电连接的所述输出子电路隔离；将所述第一节点和与所述第一节点电连接的所述第二控制子电路隔离；以及，将所述第二节点和与所述第二节点电连接的所述第二控制子电路隔离；
所述第一控制子电路电连接第五节点；所述输出子电路电连接所述第五节点；所述第二控制子电路电连接第四节点和所述第五节点。
24.根据权利要求23所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管，第二晶体管，第三晶体管和第十四晶体管；
所述第一晶体管的第一极电连接信号输入端，第二极电连接所述第一节点，控制极电连接所述第一时钟信号线；
所述第二晶体管的第一极电连接所述第一时钟信号线，第二极电连接所述第二节点，控制极电连接所述第一节点；
所述第三晶体管的第一极电连接第一电源信号线，第二极电连接所述第二节点，控制极电连接所述第二时钟信号线；
所述第十四晶体管的第一极电连接信号输入端，第二极电连接第八节点，控制极电连接第二时钟信号线。
25.根据权利要求24所述的移位寄存器，其特征在于，所述第一控制子电路包括第四晶体管、第五晶体管、第十五晶体管、第十六晶体管和第三电容；
所述第四晶体管的第一极电连接所述第三时钟信号线，第二极电连接所述第五晶体管的第二极，控制极电连接所述第三电容的第二极板；
所述第五晶体管的第一极电连接第三电源信号线，第二极电连接所述第三电容的第一极板，控制极电连接所述第二节点；
所述第十五晶体管的第一极电连接所述第八节点，第二极电连接所述第十六晶体管的第一极和所述第十六晶体管的控制极，控制极电连接第一电源信号线；
所述第十六晶体管的第二极电连接所述第五节点，控制极电连接所述第四晶体管的控制极。
26.根据权利要求25所述的移位寄存器，其特征在于，所述第二控制子电路包括第六晶体管，第七晶体管，第八晶体管，第十三晶体管和第一电容；
所述第六晶体管的第一极电连接所述第四时钟信号线，第二极电连接所述第七晶体管的第一极，控制极电连接所述第四节点和所述第一电容的第一极板；
所述第七晶体管的第一极电连接所述第一电容的第二极板，第二极电连接所述第三节点，控制极电连接所述第四时钟信号线；
所述第八晶体管的第一极电连接第四电源信号线，第二极电连接所述第三节点，控制极电连接所述第五节点；
所述第十三晶体管的第一极电连接所述第四电源信号线，第二极电连接所述第五节点，控制极电连接预设控制端。
27.根据权利要求23所述的移位寄存器，其特征在于，所述输出子电路包括第九晶体管，第十晶体管和第二电容；
所述第九晶体管的第一极电连接第三电源信号线和所述第二电容的第一极板，第二极电连接信号输出端，控制极电连接所述第三节点；
所述第十晶体管的第一极电连接第二电源信号线，第二极电连接所述信号输出端，控制极电连接所述第五节点；
所述第二电容的第二极板电连接所述第三节点。
28.一种栅极驱动电路，其特征在于，包括N个级联的移位寄存器；除了第一级移位寄存器之外，第i+1级所述移位寄存器的信号输入端与第i级所述移位寄存器的信号输出端电电连接；N为大于1的正整数，i为小于或等于N的正整数。
29.根据权利要求28所述的栅极驱动电路，其特征在于，第i级所述移位寄存器中的第一时钟信号线复用为第i+1级所述移位寄存器中的第四时钟信号线，第i级所述移位寄存器中的第二时钟信号线复用为第i+1级所述移位寄存器中的第一时钟信号线，第i级所述移位寄存器中的第三时钟信号线复用为第i+1级所述移位寄存器中的第二时钟信号线，第i级所述移位寄存器中的第四时钟信号线复用为第i+1级所述移位寄存器中的第三时钟信号线。
30.根据权利要求28所述的栅极驱动电路，其特征在于，第i级所述移位寄存器中的第一时钟信号线复用为第i+1级所述移位寄存器中的第三时钟信号线，第i级所述移位寄存器中的第二时钟信号线复用为第i+1级所述移位寄存器中的第四时钟信号线，第i级所述移位寄存器中的第三时钟信号线复用为第i+1级所述移位寄存器中的第一时钟信号线，第i级所述移位寄存器中的第四时钟信号线复用为第i+1级所述移位寄存器中的第二时钟信号线。
31.一种显示装置，其特征在于，包括像素驱动电路和如权利要求28～30中任一项所述的栅极驱动电路，所述栅极驱动电路与所述像素驱动电路电连接，以为所述像素驱动电路提供栅极控制信号。
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