CN119812109A - 形成图案的方法、封装以及封装的制造方法 - Google Patents

Abstract

形成图案的方法至少包括以下步骤。提供具有第一开口的第一介电层。在第一开口中沉积第一晶种层以及第一导电层。移除第一导电层的部分以形成凹陷。在凹陷中沉积空孔迁移阻挡层以及第二导电层，使得第一晶种层、第一导电层、空孔迁移阻挡层以及第二导电层形成第一图案。

Description

形成图案的方法、封装以及封装的制造方法

技术领域

本发明实施例涉及一种形成图案的方法、封装以及封装的制造方法。更具体来说，本发明实施例涉及一种具有空孔迁移阻挡层的形成图案的方法、封装以及封装的制造方法。

背景技术

用于诸如手机以及其他行动电子设备的各种电子设备中的半导体装置与集成电路通常在单一半导体晶片上制造。晶片的管芯可以在晶片级与其他半导体装置或管芯一起加工和封装，并且已经开发了用于晶片级封装的各种技术。举例来说，图案形成技术在晶片级封装中扮演重要的角色。如何保证图案的质量与工艺的简单性成为该领域的挑战。

发明内容

一种形成图案的方法至少包括以下步骤。提供具有第一开口的第一介电层。在所述第一开口中沉积第一晶种层以及第一导电层。移除所述第一导电层的部分以形成凹陷。在所述凹陷中沉积空孔迁移阻挡层以及第二导电层，使得所述第一晶种层、所述第一导电层、所述空孔迁移阻挡层以及所述第二导电层形成第一图案。

一种封装包括第一管芯、第一包封体以及重布线路结构。所述第一包封体横向包封所述第一管芯。所述重布线路结构配置在所述第一管芯以及所述第一包封体上。所述重布线路结构包括第一介电层以及嵌入在所述第一介电层中的第一导电图案。所述第一导电图案包括晶种层、第一导电层、空孔迁移阻挡层以及第二导电层。所述空孔迁移阻挡层夹置在所述第一导电层与所述第二导电层之间。

一种封装的制造方法至少包括以下步骤。提供管芯。藉由包封体包封所述管芯。在所述管芯以及所述包封体上形成重布线路结构。所述重布线路结构至少透过以下步骤形成。在所述管芯上形成第一介电层。所述第一介电层具有第一开口。将所述第一晶种层以及所述第一导电层填入所述第一开口中。移除所述第一导电层的部分以形成凹陷。将空孔迁移阻挡层以及第二导电层填入所述凹陷中，使得所述第一晶种层、所述第一导电层、所述空孔迁移阻挡层以及所述第二导电层形成第一导电图案。

附图说明

结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A至图1N是根据本揭露的一些实施例的形成图案的方法的示意性剖视图。

图2A以及图2B分别是根据本揭露的图1F的一些替代性实施例的示意性剖视图。

图3A至图3C分别是根据本揭露的图1F中的结构的各个实施例的俯视图。

图4A至图4N是根据本揭露一些实施例的封装的制造流程的示意性剖视图。

图5是根据本揭露的一些替代性实施例的封装的示意性剖视图。

图6是根据本揭露的一些替代性实施例的封装的示意性剖视图。

具体实施方式

以下公开内容提供许多不同的实施例或实例以实施所提供主题的不同特征。以下阐述组件及排列的具体实例，以简化本公开。当然，这些仅为实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简明及清晰目的而并非自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所例示的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。

亦可包括其他特征及工艺。举例而言，可包括测试结构以帮助对三维(threedimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构实行验证测试。另外，可将本文中所揭露的结构及方法与包括对已知良好管芯(known good die)进行中间验证的测试方法结合使用，以提高良率并降低成本。

图1A至图1N是根据本揭露的一些实施例的形成图案的方法的示意性剖视图。参照图1A，提供第一介电层10。在一些实施例中，第一介电层10的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、聚苯并恶唑(PBO)、碳化氮化硅(SiCN)、硅碳氮氧化物(SiCON)、苯并环丁烯(BCB)、氮化硅(SiN)、氧化硅(SiO)、氮氧化硅(SiON)、模塑化合物、未掺杂硅酸盐玻璃(undoped silicate glass，USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺磷硅酸盐玻璃(BPSG)、金属氧化物(例如ZrO₂、Gd₂O₃、HfO₂、BaTiO₃、Al₂O₃、LaO₂、TiO₂、Ta₂O₅、Y₂O₃、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO)、金属氮化物(例如TiN、TaN、WN、TiAlN、TaCN)、硅酸盐(例如HfSiO、HfSiON、LaSiO、AlSiO)、其组合等。

在一些实施例中，第一介电层10透过适当的制造技术形成，例如旋涂、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)、原子层沉积(atomic layer deposition，ALD)、热氧化、一些其他合适的沉积或生长技术、或其组合。在一些实施例中，第一介电层10形成在衬底上(未示出)。根据随后形成的图案的应用以及位置，衬底可以由介电材料、金属材料或半导体材料制成。

参照图1B，在第一介电层10中形成第一开口OP1。在一些实施例中，透过光刻工艺和蚀刻工艺图案化第一介电层10以形成第一开口OP1。蚀刻工艺包括例如湿式蚀刻工艺或干式蚀刻工艺。湿式蚀刻工艺的例子包括化学蚀刻，且干式蚀刻工艺的例子包括等离子体蚀刻。

参照图1C，在第一介电层10上共形地形成第一晶种材料层22’。举例来说，第一晶种材料层22’的第一部分形成在第一介电层10的顶面上，而第一晶种材料层22’的第二部分则延伸到第一介电层10的第一开口OP1中。换句话说，第一晶种材料层22’覆盖第一开口OP1的侧壁以及底部。在一些实施例中，第一晶种材料层22’透过溅镀工艺、物理气相沉积(physical vapor deposition，PVD)工艺等形成。在一些实施例中，第一晶种材料层22’由两个子层(未示出)构成。第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，第二子层可以包括铜、铜合金或其他合适的材料。

此后，在第一晶种材料层22’上形成第一导电材料层24’。在一些实施例中，第一导电材料层24’也延伸到第一介电层10的第一开口OP1中以完全填满第一开口OP1。在一些实施例中，第一导电材料层24’透过溅镀工艺、PVD工艺、镀覆工艺等形成。镀覆工艺例如是电镀工艺、无电解电镀工艺、浸镀工艺等。在一些实施例中，第一导电材料层24’由铝、钛、铜、钨及/或其合金制成。

参照图1C以及图1D，移除第一晶种材料层22’的部分以及第一导电材料层24’的部分。举例来说，将图1C所示的第一晶种材料层22’以及第一导电材料层24’减薄直至下伏的第一介电层10被暴露出，从而在第一开口OP1中形成第一晶种层22以及第一导电层24。也就是说，第一晶种层22以及第一导电层24嵌入在第一介电层10中。在一些实施例中，透过研磨工艺、蚀刻工艺等对第一晶种材料层22’以及第一导电材料层24’进行减薄。研磨工艺包括例如机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺等。如图1D所示，第一晶种层22环绕第一导电层24。例如，第一晶种层22在图1D的剖视图中呈现U形以环绕第一导电层24。也就是说，第一晶种层22覆盖第一导电层24的侧壁以及底面。

参照图1E，在第一介电层10、第一晶种层22以及第一导电层24上形成图案化光刻胶层PR1。在一些实施例中，图案化光刻胶层PR1由感光材料制成。在一些实施例中，图案化光刻胶层PR1是透过使用光掩模PM作为掩模对光刻胶层(未示出)进行曝光工艺以及显影工艺来形成。也就是说，光掩模PM上的图案被转移到图案化光刻胶层PR1上。举例来说，如图1E所示，图案化光刻胶层PR1具有暴露出部分的第一导电层24的第一孔AP1。

参照图1E以及图1F，移除第一导电层24的部分以形成凹陷R。举例来说，可以利用图案化光刻胶层PR1作为掩模对第一导电层24进行蚀刻工艺，以在第一导电层24中形成凹陷R。也就是说，凹陷R的位置对应于图案化光刻胶层PR1的第一孔AP1的位置。在一些实施例中，蚀刻工艺包括例如湿式蚀刻工艺或干式蚀刻工艺。湿式蚀刻工艺的例子包括化学蚀刻，且干式蚀刻工艺的例子包括等离子体蚀刻。在形成凹陷R之后，透过干式剥离工艺、湿式剥离工艺或其他合适的工艺来移除图案化光刻胶层PR1。

如图1F所示，凹陷R具有实质上垂直的侧壁。同时，凹陷R的底部实质上为平坦的。换句话说，凹陷R在图1F的剖视图中呈现矩形形状。然而，本揭露并不限于此。根据不同的蚀刻工艺或蚀刻配方，凹陷R在剖视图中可能具有不同的轮廓。以下将结合图2A以及图2B描述凹陷R的替代性形状。

图2A以及图2B分别是根据本揭露的图1F的一些替代性实施例的示意性剖视图。参照图2A，凹陷R具有倾斜的侧壁。同时，凹陷R的底部实质上为平坦的。换句话说，凹陷R在图2A的剖视图中呈现梯形形状。参照图2B，凹陷具有弯曲的侧壁。同时，凹陷R的底部也是弯曲的。换句话说，凹陷R在图2B的剖视图中呈现半球形形状。

根据光掩模PM上的图案的形状以及图案化光刻胶层PR1的第一孔AP1的形状，凹陷R从俯视图中可以呈现不同的形状。以下将结合图3A至图3C描述凹陷R的俯视图。

图3A至图3C分别是根据本揭露的图1F中的结构的各个实施例的俯视图。参照图3A，凹陷R在俯视图中呈现出矩形形状。例如，凹陷R从俯视图来看可以是长方形或正方形。参照图3B，凹陷R在俯视图中呈现圆形形状。例如，凹陷R从俯视图来看可以是圆形。参照图3C，凹陷R在俯视图中呈现椭圆形形状。例如，凹陷R从俯视图来看可以是椭圆形。

参照图1G，在第一介电层10、第一晶种层22以及第一导电层24上共形地形成空孔迁移阻挡材料层26’。举例来说，空孔迁移阻挡材料层26’的第一部分形成在第一介电层10的顶面、第一晶种层22的顶面以及第一导电层24的最顶面上，而空孔迁移阻挡材料层26’的第二部分则延伸到凹陷R中。换句话说，空孔迁移阻挡材料层26’覆盖凹陷R的侧壁以及底面。在一些实施例中，空孔迁移阻挡材料层26’透过溅镀工艺、PVD工艺等形成。在一些实施例中，空孔迁移阻挡材料层26’由两个子层(未示出)构成。第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，第二子层可以包括铜、铜合金或其他合适的材料。

此后，在空孔迁移阻挡材料层26’上形成第二导电材料层28’。在一些实施例中，第二导电材料层28’也延伸到凹陷R中以完全填满凹陷R。在一些实施例中，第二导电材料层28’透过溅镀工艺、PVD工艺、镀覆工艺等形成。镀覆工艺例如是电镀工艺、无电解电镀工艺、浸镀工艺等。在一些实施例中，第二导电材料层28’由铝、钛、铜、钨及/或其合金制成。在一些实施例中，空孔迁移阻挡材料层26’可以充当用于沉积第二导电材料层28’的晶种层。

参照图1G以及图1H，移除空孔迁移阻挡材料层26’的部分以及第二导电材料层28’的部分。举例来说，将图1G所示的空孔迁移阻挡材料层26’以及第二导电材料层28’减薄直至下伏的第一介电层10、下伏的第一晶种层22以及下伏的第一导电层24被暴露出，从而在凹陷R中形成空孔迁移阻挡层26以及第二导电层28。在一些实施例中，透过研磨工艺、蚀刻工艺等对空孔迁移阻挡材料层26’以及第二导电材料层28’进行减薄。研磨工艺包括例如机械研磨工艺、CMP工艺等。

在一些实施例中，空孔迁移阻挡层26环绕第二导电层28。例如，空孔迁移阻挡层26在图1H的剖视图中呈现U形以环绕第二导电层28。也就是说，空孔迁移阻挡层26覆盖第二导电层28的侧壁以及底面。如图1H所示，空孔迁移阻挡层26以及第二导电层28嵌入在第一导电层24中。举例来说，空孔迁移阻挡层26在空间上与第一晶种层22分离。在一些实施例中，第一导电层24夹置在第一晶种层22与空孔迁移阻挡层26之间。同时，空孔迁移阻挡层26夹置在第一导电层24与第二导电层28之间。

在一些实施例中，第一晶种层22的材料与空孔迁移阻挡层26的材料相同。然而，本揭露并不限于此。在一些替代性实施例中，第一晶种层22的材料不同于空孔迁移阻挡层26的材料。举例来说，第一晶种层22由两个子层(未示出)构成。第一晶种层22的第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，第一晶种层22的第二子层可以包括铜、铜合金或其他合适的材料。类似地，空孔迁移阻挡层26也由两个子层(未示出)构成。空孔迁移阻挡层26的第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，空孔迁移阻挡层26的第二子层可以包括铜、铜合金或其他合适的材料。

在一些实施例中，第一导电层24的材料与第二导电层28的材料相同。然而，本揭露并不限于此。在一些替代性实施例中，第一导电层24的材料不同于第二导电层28的材料。举例来说，第一导电层24以及第二导电层28分别由铝、钛、铜、钨及/或其合金制成。在某些实施例中，第一导电层24的材料以及第二导电层28的材料包括铜。

在一些实施例中，第一晶种层22、第一导电层24、空孔迁移阻挡层26以及第二导电层28被统称为第一图案20。如图1H所示，第一图案20完全填满第一开口OP1。换句话说，第一图案20嵌入在第一介电层10中。

参照图1I，在第一介电层10以及第一图案20上依序地沉积第二介电层30以及第三介电层40。第二介电层30以及第三介电层40的材料可以与第一介电层10的材料相同或不同。举例来说，第二介电层30的材料以及第三介电层40的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、PBO、SiCN、SiCON、BCB、SiN、SiO、SiON、模塑化合物、USG、PSG、BSG、BPSG、金属氧化物(例如ZrO₂、Gd₂O₃、HfO₂、BaTiO₃、Al₂O₃、LaO₂、TiO₂、Ta₂O₅、Y₂O₃、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO)、金属氮化物(例如TiN、TaN、WN、TiAlN、TaCN)、硅酸盐(例如HfSiO、HfSiON、LaSiO、AlSiO)、其组合等。

在一些实施例中，第二介电层30以及第三介电层40透过适当的制造技术形成，例如旋涂、CVD、PECVD、ALD、热氧化、一些其他合适的沉积或生长技术、或其组合。

参照图1J，在第三介电层40上形成图案化光刻胶层PR2。在一些实施例中，图案化光刻胶层PR2由感光材料制成。在一些实施例中，图案化光刻胶层PR2是透过使用光掩模PM’作为掩模对光刻胶层(未示出)进行曝光工艺以及显影工艺来形成。也就是说，光掩模PM’上的图案被转移到图案化光刻胶层PR2上。举例来说，如图1J所示，图案化光刻胶层PR2具有暴露出部分的第三介电层40的第二孔AP2。

参照图1J以及图1K，移除第三介电层40的部分以在第三介电层40中形成第二开口OP2。举例来说，可以利用图案化光刻胶层PR2作为掩模对第三介电层40进行蚀刻工艺以形成第二开口OP2。也就是说，第二开口OP2的位置对应于图案化光刻胶层PR2的第二孔AP2的位置。在一些实施例中，蚀刻工艺包括例如湿式蚀刻工艺或干式蚀刻工艺。湿式蚀刻工艺的例子包括化学蚀刻，且干式蚀刻工艺的例子包括等离子体蚀刻。在形成第二开口OP2之后，透过干式剥离工艺、湿式剥离工艺或其他合适的工艺来移除图案化光刻胶层PR2。

参照图1L，在第二介电层30以及第三介电层40上形成图案化光刻胶层PR3。在一些实施例中，图案化光刻胶层PR3延伸至第三介电层40的第二开口OP2中。在一些实施例中，图案化光刻胶层PR3由感光材料制成。在一些实施例中，图案化光刻胶层PR3是透过使用光掩模PM作为掩模对光刻胶层(未示出)进行曝光工艺以及显影工艺来形成。也就是说，光掩模PM上的图案被转移到图案化光刻胶层PR3上。举例来说，如图1L所示，图案化光刻胶层PR3具有暴露出部分的第二介电层30的第三孔AP3。在一些实施例中，图1L中的光掩模PM与图1E中的光掩模PM相同。换句话说，图1L中的图案化光刻胶层PR3的第二孔AP3的尺寸以及形状与图1E中的图案化光刻胶层PR1的第一孔AP1的尺寸以及形状相同。在一些实施例中，图1L中的图案化光刻胶层PR3的第三孔AP3小于图1J中的图案化光刻胶层PR2的第二孔AP2。

参照图1L以及图1M，移除第二介电层30的部分以在第二介电层30中形成第三开口OP3。举例来说，可以利用图案化光刻胶层PR3作为掩模对第二介电层30进行蚀刻工艺以形成第三开口OP3。也就是说，第三开口OP3的位置对应于图案化光刻胶层PR3的第三孔AP3的位置。在一些实施例中，蚀刻工艺包括例如湿式蚀刻工艺或干式蚀刻工艺。湿式蚀刻工艺的例子包括化学蚀刻，且干式蚀刻工艺的例子包括等离子体蚀刻。在形成第三开口OP3之后，透过干式剥离工艺、湿式剥离工艺或其他合适的工艺来移除图案化光刻胶层PR3。如图1M所示，第三开口OP3穿透第二介电层30而暴露出第二导电层28的部分。同时，第二开口OP2暴露出第三开口OP3。

在一些实施例中，由于较高的深宽比，第二介电层30底部的蚀刻速率可能比第二介电层30顶部的蚀刻速率慢。因此，第三开口OP3形成为具有倾斜侧壁，如图1M所示。如上所述，由于移除第一导电层24的部分的步骤(如图1E以及图1F所示)以及移除第二介电层30的部分的步骤(如图1L以及图1M所示)使用相同的光掩模PM，因此第三开口OP3的尺寸可以与凹陷R的尺寸相同或稍小(如图1F所示)。换句话说，第三开口OP3的最大宽度W_OP3等于或小于第二导电层28的宽度W₂₈以及空孔迁移阻挡层26的宽度W₂₆的总和。

参照图1N，在第二开口OP2以及第三开口OP3中沉积第二晶种层52以及第三导电层54。在一些实施例中，第二晶种层52透过溅镀工艺、PVD工艺等形成。在一些实施例中，第二晶种层52由两个子层(未示出)构成。第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，第二子层可以包括铜、铜合金或其他合适的材料。在一些实施例中，第三导电层54透过溅镀工艺、PVD工艺、镀覆工艺等形成。镀覆工艺例如是电镀工艺、无电解电镀工艺、浸镀工艺等。在一些实施例中，第三导电层54由铝、钛、铜、钨及/或其合金制成。在一些实施例中，第二晶种层52以及第三导电层54透过以下步骤形成。首先，在第三介电层40上与第二开口OP2以及第三开口OP3中形成第二晶种材料层(未示出)以及第三导电材料层(未示出)。之后，将第二晶种材料层以及第三导电材料层减薄直至下伏的第三介电层40被暴露出，从而在第二开口OP2以及第三开口OP3中形成第二晶种层52以及第三导电层54。在一些实施例中，透过研磨工艺、蚀刻工艺等对第二晶种材料层以及第三导电材料层进行减薄。研磨工艺包括例如机械研磨工艺、CMP工艺等。

如图1N所示，第二晶种层52环绕第三导电层54。例如，第二晶种层52覆盖第三导电层54的侧壁以及底面。在一些实施例中，第三导电层54在图1N的剖视图中呈现T形。在一些实施例中，第二晶种层52以及第三导电层54被统称为第二图案50。如图1N所示，第二图案50完全填满第二开口OP2以及第三开口OP3。换句话说，第二图案50嵌入在第二介电层30以及第三介电层40中。

在一些实施例中，图1J至图1N中所示的工艺可以被称为“双镶嵌”工艺。例如，第二图案50可以被分为通孔部分50a以及配置在通孔部分50a上的线部分50b。在一些实施例中，通孔部分50a对应位于第三开口OP3中的第二晶种层52以及第三导电层54。同时，线部分50b对应位于第二开口OP2中的第二晶种层52以及第三导电层54。换句话说，通孔部分50a嵌入在第二介电层30中且线部分50b嵌入在第三介电层40中。在一些实施例中，通孔部分50a与线部分50b连接。如图1N所示，第二图案50与第一图案20物理接触。举例来说，第二图案50的通孔部分50a与第一图案20的第二导电层28物理接触。如上所述，第三开口OP3的尺寸可以与凹陷R的尺寸相同或稍小(如图1F所示)。由于通孔部分50a是透过填满第三开口OP3而形成的，因此通孔部分50a的最大宽度W_50a等于或小于第二导电层28的宽度W₂₈以及空孔迁移阻挡层26的宽度W₂₆的总和。如图1N所示，第二图案50落在第一图案20的第二导电层28的跨度上。例如，第二图案50的通孔部分50a落在第一图案20的第二导电层28的跨度上。在一些实施例中，通孔部分50a完全位于空孔迁移阻挡层26以及第二导电层28的跨度内。例如，在俯视图中，通孔部分50a的边缘不延伸超出空孔迁移阻挡层26的外边缘。在一些实施例中，在俯视图中，通孔部分50a的轮廓与空孔迁移阻挡层26的外轮廓完全重叠。然而，本揭露并不限于此。在一些替代性实施例中，在俯视图中，通孔部分50a的轮廓可以位于由空孔迁移阻挡层26的外轮廓定义的边界内。

在一些实施例中，第一导电层24以及第二导电层28在其材料中具有本征空孔(intrinsic vacancy)。当执行双镶嵌工艺以在第一图案20上形成第二图案50时，由于热膨胀失配产生的拉伸应力，第一导电层24以及第二导电层28内的空孔可能会迁移至第一图案20与第二图案50之间的界面。然后，空孔会聚集在第一图案20与第二图案50之间的界面处形成空隙，从而导致第一图案20与第二图案50之间的连接失败。然而，如图1N所示，第一图案20具有夹置在第一导电层24与第二导电层28之间的空孔迁移阻挡层26。空孔迁移阻挡层26可以充分阻挡第一导电层24中的空孔到达第一图案20与第二图案50之间的界面。换句话说，第一导电层24的空孔会聚集在空孔迁移阻挡层26周围，而不会影响第一图案20与第二图案50之间的连接。尽管第二导电层28的一些空孔可能会迁移到第一图案20与第二图案50之间的界面，但由于第二导电层28的尺寸较小，故这些空孔的量可以忽略不计。因此，第二导电层28中的空孔不会形成足够大的空隙而导致第一图案20与第二图案50之间的连接失败。综上所述，第一图案20中的空孔迁移阻挡层26能够解决由于空孔迁移而导致的第一图案20与第二图案50之间连接失败的问题，从而提高具有第一图案20以及第二图案50的装置的可靠性。

在一些实施例中，图1A至图1N所示的形成图案的方法可以适用于各种应用中。在一些实施例中，此形成图案的方法可用于形成封装中的导电特征。例如，可以透过此方法形成封装中的管芯内的内连线结构中的导电图案或封装中的重布线路结构中的导电图案。或者，此形成图案的方法也可用于形成场效晶体管(field effect transistor，FET)中的导电特征。举例来说，可以透过此方法形成FET中的栅极接触件。值得注意的是，以上所列举的构件仅作为示例性说明，而本揭露并不限于此。上述形成图案的方法也适用于形成任何其他图案。以下将举例说明在封装的重布线路结构中采用上述形成图案的方法。

图4A至图4N是根据本揭露一些实施例的封装PKG的制造流程的示意性剖视图。参照图4A，提供载板C1。在一些实施例中，载板C1由硅、聚合物、聚合物复合物、金属箔、陶瓷、玻璃、玻璃环氧树脂、胶带或用于结构性支撑的其他适合材料制成。在一些实施例中，载板C1中没有有源元件以及无源元件。在一些实施例中，载板C1中也没有布线。例如，载板C1可以是空白衬底，其仅起到支撑组件的作用，而不具有任何信号传输功能。

如图4A所示，在载板C1上放置第一管芯100。在一些实施例中，第一管芯100包括半导体衬底110、多个装置120、内连线结构130、多个半导体穿孔(through semiconductorvia，TSV)140、多个导电垫150以及钝化层160。半导体衬底110可以由以下材料制成：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、砷化镓、砷化铟或磷化铟；或合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷、或磷化镓铟。半导体衬底110可为块状硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。在一些实施例中，装置120形成于半导体衬底110中。装置120可以包括有源元件(例如，晶体管等)及/或无源元件(例如，电阻器、电容器、电感器等)。

如图4A所示，内连线结构130形成在半导体衬底110上。在一些实施例中，内连线结构130包括介电层132、多个导电图案134以及多个导通孔136。为了简单起见，介电层132被绘示为单一介电层，而导电图案134被绘示为嵌入在介电层132中。然而，从制造流程的角度来看，介电层132由至少两个介电层构成，而导电图案134则夹置在两个相邻的介电层之间。在一些实施例中，位于不同水平高度的导电图案134透过导通孔136彼此连接。换句话说，导电图案134透过导通孔136彼此电连接。在一些实施例中，最底部的导通孔136与嵌入在半导体衬底110中的装置120连接。换句话说，最底部的导通孔136在装置120与内连线结构130的导电图案134之间建立电连接。在一些实施例中，最底部的导通孔136可以被称为装置120的“接触结构”。

在一些实施例中，介电层132的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适当的聚合物系介电材料。介电层132可以透过合适的制造技术形成，例如旋涂、CVD、PECVD等。在一些实施例中，导电图案134以及导通孔136的材料包括铝、钛、铜、镍、钨或其合金。导电图案134以及导通孔136可以透过例如电镀、沉积及/或光刻和蚀刻来形成。在一些实施例中，导电图案134以及下伏的导通孔136同时形成。值得注意的是，图4A所示的介电层132的数量、导电图案134的数量以及导通孔136的数量仅用于说明目的，而本揭露并不限于此。在一些替代性实施例中，取决于电路设计，可以形成更少或更多层的介电层132、导电图案134或导通孔136。

在一些实施例中，TSV 140嵌入在半导体衬底110以及内连线结构130的介电层132中。也就是说，TSV 140从半导体衬底110延伸到内连线结构130。举例来说，每一TSV 140的一部分嵌入在半导体衬底110中，而同一TSV 140的另一部分嵌入在内连线结构130的介电层132中。在一些实施例中，TSV 140直接与导电图案134接触以提供与内连线结构130的电连接。

如图4A所示，导电垫150形成在内连线结构130上。在一些实施例中，导电垫150透过最顶部的导通孔136与内连线结构130的导电图案134电连接。在一些实施例中，导电垫150用于与随后形成或提供的其他构件(未示出)或管芯(未示出)建立电连接。在一些替代性实施例中，导电垫150可以是测试垫。在一些实施例中，导电垫150是铝垫、铜垫或其他适当的金属垫。

在一些实施例中，钝化层160形成在内连线结构130以及导电垫150上。在一些实施例中，钝化层160的材料包括氧化物，例如氧化硅等。或者，钝化层160可以包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适当的聚合物系介电材料。钝化层160可以透过合适的制造技术形成，例如旋涂、CVD、PECVD等。

参照图4B，在载板C1上形成第一包封体200以横向包封第一管芯100。在一些实施例中，第一包封体200的材料包括模塑化合物或聚合材料(例如聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO、其组合、或其他适当的聚合物系介电材料)。在一些替代性实施例中，第一包封体200可以包括氧化硅及/或氮化硅。在一些实施例中，第一包封体200更包含填料。或者，第一包封体200可以不含填料。在一些实施例中，第一包封体200透过模塑工艺(例如压缩模塑工艺)、旋涂工艺、CVD工艺、PECVD工艺、ALD工艺等形成。如图4B所示，钝化层160的顶面实质上与第一包封体200的顶面共面。在一些实施例中，第一包封体200可以被称为“间隙填充氧化物(gap fill oxide)”。

参照图4C，多个接合通孔170形成为穿透钝化层160以及内连线结构130的至少部分介电层132，以与内连线结构130的导电图案134建立电连接。在一些实施例中，接合通孔170可以被视为是第一管芯100的一部分。如图4C所示，第一管芯100具有有源表面AS1以及与有源表面AS1相对的后表面RS1。

在一些实施例中，第一管芯100能够执行存储功能。例如，第一管芯100可以是动态随机存取内存(Dynamic Random Access Memory，DRAM)、电阻式随机存取内存(ResistiveRandom Access Memory，RRAM)、静态随机存取内存(Static Random Access Memory，SRAM)等。然而，本揭露并不限于此。在一些替代性实施例中，第一管芯100可以是中央处理单元(Central Process Unit，CPU)管芯、图形处理单元(Graphic Process Unit，GPU)管芯、现场可程序化门阵列(Field-Programmable Gate Array，FPGA)等。

如图4C所示，在第一管芯100以及第一包封体200上形成接合层300。举例来说，在第一管芯100的有源表面AS1上形成接合层300。在一些实施例中，接合层300包括介电层302以及多个接合垫304。在一些实施例中，接合垫304嵌入在介电层302中。在一些实施例中，接合层300的接合垫304与第一管芯100的接合通孔170电连接。也就是说，接合通孔170将内连线结构130与接合垫304电连接。在一些实施例中，接合垫304也藉由位于接合垫304与导电垫150之间的导通孔与一些导电垫150电连接。也就是说，在一些实施例中，一些导电垫150是电性浮置(electrically floating)的，而一些导电垫150能够向接合垫304传输信号。

在一些实施例中，接合通孔170以及接合垫304可以透过双镶嵌工艺形成。举例来说，先在钝化层160上形成介电层302。在一些实施例中，介电层302的材料包括氧化物，例如氧化硅等。或者，介电层302可以包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适当的聚合物系介电材料。介电层302可以透过合适的制造技术形成，例如旋涂、CVD、PECVD等。随后，通过移除介电层302以及钝化层160的部分，在介电层302以及钝化层160中形成沟槽以及介层孔(未示出)。在一些实施例中，沟槽的宽度大于介层孔的宽度。此后，将导电材料(未示出)填入到介层孔中以形成接合通孔170。同时，导电材料(未示出)也填入到沟槽中以形成接合垫304。也就是说，透过同时填满介层孔以及上覆的沟槽(未示出)来形成接合通孔170以及接合垫304。然而，本揭露并不限于此。在一些替代性实施例中，接合通孔170可以在介电层302以及接合垫304之前形成。在一些实施例中，每一接合垫304的宽度可以大于下伏的每一接合通孔170的宽度。在一些实施例中，接合通孔170以及接合垫304包括相同的材料。例如，接合通孔170以及接合垫304可以由铝、钛、铜、镍、钨或其合金制成。在一些实施例中，介电层302的顶面以及接合垫304的顶面实质上位于相同的水平高度处以提供用于混合接合的合适的顶面300a。

参照图4D，提供第二管芯400以及多个虚设管芯600。在一些实施例中，第二管芯400包括半导体衬底410、多个装置420、内连线结构430、多个导电垫440、钝化层450以及多个接合通孔460。在一些实施例中，装置420形成于半导体衬底410中。第二管芯400的半导体衬底410以及装置420分别与第一管芯100的半导体衬底110以及装置120类似，故在此不再赘述。

如图4D所示，内连线结构430设置在半导体衬底410上。在一些实施例中，内连线结构430与形成在半导体衬底410中的装置420电连接。在一些实施例中，内连线结构430包括介电层432、多个导电图案434以及多个导通孔436。内连线结构430的介电层432、导电图案434以及导通孔436分别与内连线结构130的介电层132、导电图案134以及导通孔136类似，故在此不再赘述。

在一些实施例中，导电垫440、钝化层450以及接合通孔460形成在内连线结构430上。在一些实施例中，第二管芯400的导电垫440、钝化层450以及接合通孔460分别与第一管芯100的导电垫150、钝化层160以及接合通孔170类似，故在此不再赘述。在一些实施例中，导电垫440与内连线结构430电连接。在一些实施例中，接合通孔460形成为穿透钝化层450以及内连线结构430的至少部分介电层432，以与内连线结构430的导电图案434建立电连接。也就是说，每一接合通孔460的一部分嵌入在钝化层450中，而同一接合通孔460的另一部分嵌入在内连线结构430的介电层432中。

如图4D所示，第二管芯400具有有源表面AS2以及与有源表面AS2相对的后表面RS2。在一些实施例中，第二管芯400能够执行存储功能。例如，第二管芯400可以是DRAM、RRAM、SRAM等。然而，本揭露并不限于此。在一些替代性实施例中，第二管芯400可以是CPU管芯、GPU管芯、FPGA等。

如图4D所示，在第二管芯400上形成接合层500。举例来说，在第二管芯400的有源表面AS2上形成接合层500。在一些实施例中，接合层500包括介电层502以及多个接合垫504。接合层500的介电层502以及接合垫504分别与接合层300的介电层302以及接合垫304类似，故在此不再赘述。在一些实施例中，接合垫504与接合通孔460电连接。也就是说，接合通孔460将内连线结构430与接合垫504电连接。在一些实施例中，接合垫504也与导电垫440电连接。在一些实施例中，介电层502的底面以及接合垫504的底面实质上位于相同的水平高度处以提供用于混合接合的合适的底面500a。

在一些实施例中，每一虚设管芯600包括半导体衬底610、内连线结构620、导电垫630以及钝化层640。虚设管芯600的半导体衬底610与第一管芯100的半导体衬底110类似，故在此不再赘述。

如图4D所示，内连线结构620设置在半导体衬底610上。在一些实施例中，内连线结构620包括介电层622、多个导电图案624以及多个导通孔626。内连线结构620的介电层622、导电图案624以及导通孔626分别与内连线结构130的介电层132、导电图案134以及导通孔136类似，故在此不再赘述。

在一些实施例中，导电垫630以及钝化层640形成在内连线结构620上。在一些实施例中，虚设管芯600的导电垫630以及钝化层640分别与第一管芯100的导电垫150以及钝化层160类似，故在此不再赘述。在一些实施例中，导电垫630藉由位于导电垫630以及内连线结构620之间的导通孔与内连线结构620电连接。

如图4D所示，每一虚设管芯600具有有源表面AS3以及与有源表面AS3相对的后表面RS3。在一些实施例中，每一虚设管芯600不含有有源元件以及无源元件。例如，虚设管芯600可能对随后形成的封装PKG的操作没有贡献。

如图4D所示，在每一虚设管芯600上形成接合层700。举例来说，在虚设管芯600的有源表面AS3上形成接合层700。在一些实施例中，接合层700包括介电层702以及多个接合垫704。接合层700的介电层702以及接合垫704分别与接合层300的介电层302以及接合垫304类似，故在此不再赘述。在一些实施例中，接合垫704与虚设管芯600电隔离。也就是说，接合垫704是虚设接合垫。在一些实施例中，介电层702的底面以及接合垫704的底面实质上位于相同的水平高度处以提供用于混合接合的合适的底面700a。

在一些实施例中，将第二管芯400以及虚设管芯600放置在接合层300上，使得第二管芯400以及虚设管芯600接合至第一管芯100。在一些实施例中，第二管芯400以及虚设管芯600可以透过混合接合工艺接合至第一管芯100。以下将详细描述混合接合工艺。

首先，将其上分别形成有接合层500以及接合层700的第二管芯400以及虚设管芯600拾取并放置到接合层300上，使得第二管芯400以及虚设管芯600与第一管芯100电连接。在一些实施例中，虚设管芯600相邻第二管芯400设置。在一些实施例中，第二管芯400以及虚设管芯600被放置为使得接合层500的底面500a以及接合层700的底面700a与接合层300的顶面300a接触。同时，接合层500的接合垫504以及接合层700的接合垫704与接合层300的相应的接合垫304实质上对齐且直接接触。在一些实施例中，为了促进第一管芯100、第二管芯200以及虚设管芯600之间的混合接合，可以对接合层300、500、700的接合表面(即顶面300a、底面500a以及底面700a)进行表面准备。表面准备可以包括例如表面清洁及活化。可以对顶面300a、底面500a、底面700a进行表面清洁，以移除介电层302的接合面、接合垫304的接合面、介电层的502接合面、接合垫的504接合面、介电层702的接合面以及接合垫704的接合面上的颗粒。在一些实施例中，可以例如透过湿式清洁来清洁顶面300a、底面500a以及底面700a。不仅会移除颗粒，而且亦可移除在接合垫304、接合垫504以及接合垫704的接合表面上形成的自生氧化物(native oxide)。形成在接合垫304、接合垫504以及接合垫704的接合表面上的自生氧化物可以例如透过在湿式清洁工艺中使用的化学物质来移除。

在对顶面300a、底面500a以及底面700a进行清洁之后，可执行介电层302、介电层502以及介电层702的接合表面的活化以产生高接合强度。在一些实施例中，可以执行等离子体活化来对介电层302、介电层502以及介电层702的接合表面进行处理。当介电层502、702的经活化的接合表面与介电层302的经活化的接合表面接触时，接合层300的介电层302、接合层500的介电层502以及接合层700的介电层702被预接合。换句话说，第二管芯400以及虚设管芯600预接合到第一管芯100上。

在将第二管芯400以及虚设管芯600预接合到第一管芯100上后，进行第二管芯400、虚设管芯600以及第一管芯100的混合接合。第二管芯400、虚设管芯600以及第一管芯100的混合接合可以包括用于介电质接合的热处理以及用于导体接合的热退火。在一些实施例中，执行用于介电质接合的热处理以强化介电层502、702与介电层302之间的接合。举例来说，用于介电质接合的热处理可以在介于从约200℃至约400℃的温度范围内执行。在执行用于介电质接合的热处理之后，执行用于导体接合的热退火以促进接合垫504、704与接合垫304之间的接合。举例来说，用于导体接合的热退火可以在介于从约150℃至约400℃的温度范围内执行。在执行用于导体接合的热退火之后，介电层502、702混合接合至介电层302，且接合垫504、704混合接合至接合垫304。举例来说，介电层502、702与介电层302直接接触。类似地，接合垫504、704与接合垫304直接接触。因此，接合层500以及接合层700与接合层300混合接合。换言之，第二管芯400以及虚设管芯600与第一管芯100混合接合。尽管图4D示出接合垫304、接合垫504以及接合垫704具有尖角(侧壁垂直于顶面/底面)，但本揭露并不限于此。在一些替代性实施例中，在接合垫504、704混合接合到接合垫304之后，可能发生接合垫的角圆化(corner rounding)。举例来说，面向接合垫504、704的接合垫304的角为圆角。类似地，面向接合垫304的接合垫504、704的角也为圆角。也就是说，每一接合垫304的顶面的边缘为弧形的。类似地，每一接合垫504以及每一接合垫704的底面的边缘也为弧形的。此外，尽管图4D示出接合垫304与接合垫504、704具有相同的宽度且接合垫304的侧壁与对应的接合垫504、704的侧壁对齐，但本揭露并不限于此。在一些替代性实施例中，每一接合垫304的宽度可以小于或大于每一接合垫504以及每一接合垫704的宽度。

在一些实施例中，由于第一管芯100被包封在第一包封体200中而构成晶片形式(wafer form)，且第二管芯400以及虚设管芯600为芯片形式(chip form)，因此图4D中的混合接合工艺可以被称为“晶片上芯片接合工艺(chip-on-wafer bonding process)”。在一些实施例中，由于第一管芯100的有源表面AS1面向第二管芯400的有源表面AS2以及虚设管芯600的有源表面AS3，因此第一管芯100与第二管芯400以及虚设管芯600的接合可以被视为是面对面接合(face-to-face bonding)。

参照图4E，在接合层300上形成第二包封体800以横向包封第二管芯400以及虚设管芯600。在一些实施例中，第二包封体800的形成方法以及材料分别与第一包封体200的形成方法以及材料类似，故在此不再赘述。如图4E所示，第二管芯400的后表面RS2以及虚设管芯600的后表面RS3与第二包封体800的顶面800a实质上共面。在一些实施例中，第二包封体800可以被称为“间隙填充氧化物”。

参照图4E以及图4F，将图4E所示的结构上下翻转并透过接合膜BF贴附到载板C2上。在一些实施例中，载板C2由硅、聚合物、聚合物复合材料、金属箔、陶瓷、玻璃、玻璃环氧树脂、胶带或用于结构性支撑的其他适合材料制成。在一些实施例中，图4E所示的结构可以透过熔融接合(fusion bonding)接合至载板C2以及接合膜BF。

参照图4F以及图4G，将载板C1移除。在一些实施例中，透过蚀刻工艺、研磨工艺、剥离工艺等移除载板C1。例如，可以透过CMP工艺移除载板C1。在移除载板C1后，暴露出第一管芯100以及第一包封体200。举例来说，暴露出第一管芯100的后表面RS1。

参照图4G以及图4H，移除第一管芯100的部分以及第一包封体200的部分。例如，减薄第一管芯100以及第一包封体200直到暴露出TSV 140。也就是说，将第一管芯100从后表面RS1减薄。在一些实施例中，可以透过研磨工艺(诸如机械研磨工艺、CMP工艺等)来减薄或平坦化第一管芯100以及第一包封体200。在一些实施例中，在暴露出TSV 140之后，可以进一步减薄第一管芯100以及第一包封体200以减少第一管芯100的总体厚度。如图4H所示，在减薄工艺之后，TSV 140穿透第一管芯100的半导体衬底110。

参照图4H以及图4I，移除第一管芯100的部分以形成凹陷R1。举例来说，移除第一管芯100的半导体衬底110的部分以形成凹陷R1。如图4I所示，每一TSV 140部分地位于凹陷R1中。在一些实施例中，每一TSV 140的至少一部分从第一管芯100的半导体衬底110突出。也就是说，每一TSV140的顶面以及第一包封体200的顶面位于比第一管芯100的后表面RS1高的水平高度处。在一些实施例中，可以透过蚀刻工艺部分地移除半导体衬底110。蚀刻工艺例如包括各向同性工艺及/或各向异性蚀刻工艺。例如，可以透过湿式蚀刻工艺、干式蚀刻工艺或其组合来部分地移除半导体衬底110。

参照图4J，形成保护层900以填满凹陷R1。在一些实施例中，保护层900包括模塑化合物、模塑底部填充剂等。或者，保护层900可以由聚合材料制成，例如聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适当的聚合物系介电材料。在一些实施例中，保护层900可以包含填料。或者，保护层900可以不含填料。如图4J所示，每一TSV 140的突出部分被保护层900横向包封。在一些实施例中，保护层900可以透过以下步骤形成。首先，在凹陷R1中以及第一包封体200上形成保护材料层(未示出)。随后，对保护材料层进行研磨或减薄工艺，直到暴露出TSV 140。减薄工艺包括例如机械研磨工艺、CMP工艺等。如图4J所示，第一包封体200横向包封保护层900。

参照图4K至图4N，在第一管芯100以及第一包封体200上形成重布线路结构1000。在一些实施例中，可以采用图1A至图1N所示的形成图案的方法来形成重布线路结构1000。以下将详细描述形成重布线路结构1000的工艺。

参照图4K，在第一管芯100、第一包封体200以及保护层900上形成介电层1010。举例来说，第一介电层1010与第一管芯100的TSV 140、第一包封体200以及保护层900物理接触。在一些实施例中，介电层1010具有多个开口OP4。在一些实施例中，一些开口OP4暴露出第一管芯100的TSV 140。在一些实施例中，图4K中的介电层1010与图1A以及图1B中的第一介电层10类似，因此在此省略其详细描述。

如图4K所示，形成多个导电图案1020以填满介电层1000的开口OP4。换句话说，导电图案1020嵌入在介电层1000中。在一些实施例中，一些导电图案1020与第一管芯100的TSV 140物理接触。在一些实施例中，图4K中的导电图案1020与图1H中的第一导电图案20类似，因此图4K中的每一导电图案1020可以透过图1C至图1H中所示的工艺形成。以下将简单描述形成导电图案1020的步骤。

首先，形成晶种层1022以及导电层1024以填满开口OP4。在一些实施例中，图4K中的晶种层1022以及导电层1024分别与图1D中的第一晶种层22以及第一导电层24类似，因此在此省略对其的详细描述。在一些实施例中，晶种层1022以及导电层1024嵌入在介电层1010中。如图4K所示，晶种层1022环绕导电层1024。例如，晶种层1022在图4K的剖视图中呈现U形以环绕导电层1024。也就是说，晶种层1022覆盖导电层1024的侧壁以及底面。

此后，移除每一导电层1024的部分以形成凹陷R2。然后，形成空孔迁移阻挡层1026以及导电层1028以填满凹陷R2。在一些实施例中，图4K中的空孔迁移阻挡层1026以及导电层1028分别类似图1H中的空孔迁移阻挡层26以及第二导电层28，因此这里省略其详细描述。在一些实施例中，空孔迁移阻挡层1026环绕导电层1028。例如，空孔迁移阻挡层1026在图4K的剖视图中呈现U形以环绕导电层1028。也就是说，空孔迁移阻挡层1026覆盖导电层1028的侧壁以及底面。如图4K所示，空孔迁移阻挡层1026以及导电层1028嵌入在导电层1024中。举例来说，空孔迁移阻挡层1026在空间上与晶种层1022分离。在一些实施例中，导电层1024夹置在晶种层1022与空孔迁移阻挡层1026之间。同时，空孔迁移阻挡层1026夹置在导电层1024与导电层1028之间。

在一些实施例中，晶种层1022的材料与空孔迁移阻挡层1026的材料相同。然而，本揭露并不限于此。在一些替代性实施例中，晶种层1022的材料不同于空孔迁移阻挡层1026的材料。举例来说，晶种层1022由两个子层(未示出)构成。晶种层1022的第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，晶种层1022的第二子层可以包括铜、铜合金或其他合适的材料。类似地，空孔迁移阻挡层1026也由两个子层(未示出)构成。空孔迁移阻挡层1026的第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，空孔迁移阻挡层1026的第二子层可以包括铜、铜合金或其他合适的材料。

在一些实施例中，导电层1024的材料与导电层1028的材料相同。然而，本揭露并不限于此。在一些替代性实施例中，导电层1024的材料不同于导电层1028的材料。举例来说，导电层1024以及导电层1028分别由铝、钛、铜、钨及/或其合金制成。在某些实施例中，导电层1024的材料以及导电层1028的材料包括铜。

如图4K所示，每一导电图案1020包括晶种层1022、导电层1024、空孔迁移阻挡层1026以及导电层1028。

参照图4L，在介电层1010以及导电图案1020上形成介电层1030以及介电层1040。举例来说，介电层1030与介电层1010以及导电图案1020物理接触。在一些实施例中，介电层1030具有多个开口OP5且介电层1040具有多个开口OP6。在一些实施例中，开口OP5暴露出每一导电图案1020的导电层1028。同时，开口OP6暴露出介电层1030的部分以及开口OP5。在一些实施例中，图4L中的介电层1030以及介电层1040分别与图1I中的第二介电层30以及第三介电层40类似，因此在此不再赘述。

在一些实施例中，开口OP5以及开口OP6的形成步骤与图1J至图1M所示的工艺类似，以下将简单描述。

首先，移除介电层1040的部分以在介电层1040中形成开口OP6。举例来说，可以对介电层1040进行蚀刻工艺以形成开口OP6。随后，移除介电层1030的部分以在介电层1030中形成开口OP5。举例来说，可以对介电层1030进行蚀刻工艺以形成开口OP5。在一些实施例中，由于较高的深宽比，介电层1030底部的蚀刻速率可能比介电层1030顶部的蚀刻速率慢。因此，每一开口OP5形成为具有倾斜的侧壁，如图4L所示。在一些实施例中，移除导电层1024的部分以形成凹陷R2的步骤以及移除介电层1030的部分以形成开口OP5的步骤使用相同的光掩模。因此，每一开口OP5的尺寸可以与每一凹陷R2的尺寸相同或稍小。换句话说，每一开口OP5的最大宽度等于或小于导电层1028的宽度以及空孔迁移阻挡层1026的宽度的总和。

如图4L所示，形成多个导电图案1050以填满介电层1030的开口OP5以及介电层1040的开口OP6。换句话说，导电图案1050嵌入在介电层1030以及介电层1040中。在一些实施例中，导电图案1050与导电图案1020物理接触。在一些实施例中，每一导电图案1050包括晶种层1052以及导电层1054。换句话说，晶种层1052以及导电层1054填满开口OP5以及开口OP6以形成导电图案1050。在一些实施例中，图4L中的晶种层1052以及导电层1054分别与图1N中的第二晶种层52以及第三导电层54类似，故在此不再赘述。在一些实施例中，晶种层1052由两个子层(未示出)构成。第一子层可以包括钛、氮化钛、钽、氮化钽、钴、锰、其他适当的材料或其组合。另一方面，第二子层可以包括铜、铜合金或其他合适的材料。在一些实施例中，导电层1054由铝、钛、铜、钨及/或其合金制成。

如图4L所示，晶种层1052环绕导电层1054。例如，晶种层1052覆盖导电层1054的侧壁以及底面。在一些实施例中，导电层1054在图4L的剖视图中呈现T形。在一些实施例中，每一导电图案1050可以被分为通孔部分1050a以及配置在通孔部分1050a上的线部分1050b。在一些实施例中，通孔部分1050a对应位于开口OP5中的晶种层1052以及导电层1054。同时，线部分1050b对应位于开口OP6中的晶种层1052以及导电层1054。换句话说，通孔部分1050a嵌入在介电层1030中且线部分1050b嵌入在介电层1040中。在一些实施例中，每一通孔部分1050a与对应的线部分1050b连接。如图4L所示，导电图案1050与导电图案1020物理接触。举例来说，每一导电图案1050的通孔部分1050a与对应的导电图案1020的导电层1028物理接触。如上所述，每一开口OP5的尺寸可以与每一凹陷R2的尺寸相同或稍小。由于通孔部分1050a是透过填满开口OP5而形成的，因此通孔部分1050a的最大宽度等于或小于导电层1028的宽度以及空孔迁移阻挡层1026的宽度的总合。如图4L所示，每一导电图案1050落在对应的导电图案1020的导电层1028的跨度上。例如，每一导电图案1050的通孔部分1050a落在对应的导电图案1020的导电层1028的跨度上。在一些实施例中，每一通孔部分1050a完全位于对应的空孔迁移阻挡层1026以及对应的导电层1028的跨度内。例如，在俯视图中，每一通孔部分1050a的边缘不延伸超出对应的空孔迁移阻挡层1026的外边缘。在一些实施例中，在俯视图中，每一通孔部分1050a的轮廓与对应的空孔迁移阻挡层1026的外轮廓完全重叠。然而，本揭露并不限于此。在一些替代性实施例中，在俯视图中，每一通孔部分1050a的轮廓可以位于由对应的空孔迁移阻挡层1026的外轮廓定义的边界内。

如图4L所示，每一导电图案1020具有夹置在导电层1024与导电层1028之间的空孔迁移阻挡层1026。空孔迁移阻挡层1026可以充分阻挡导电层1024中的空孔到达导电图案1020与导电图案1050之间的界面。换句话说，导电层1024的空孔会聚集在空孔迁移阻挡层1026周围，而不会影响导电图案1020与导电图案1050之间的连接。尽管导电层1028的一些空孔可能会迁移到导电图案1020与导电图案1050之间的界面，但由于导电层1028的尺寸较小，故这些空孔的量可以忽略不计。因此，导电层1028中的空孔不会形成足够大的空隙而导致导电图案1020与导电图案1050之间的连接失败。综上所述，导电图案1020中的空孔迁移阻挡层1026能够解决由于空孔迁移而导致的导电图案1020与导电图案1050之间连接失败的问题，从而提高后续形成的封装PKG的可靠性。

参照图4M，在介电层1040以及导电图案1050上形成介电层1060以及介电层1070。在一些实施例中，介电层1060以及介电层1070的材料以及形成方法分别与介电层1010的形成方法以及材料类似，因此在此不再赘述。在一些实施例中，多个导电垫1080形成在介电层1060以及介电层1070中。也就是说，导电垫1080嵌入在介电层1060以及介电层1070中。在一些实施例中，每一导电垫1080具有通孔部分1080a以及配置在通孔部分1080a上的线部分1080b。在一些实施例中，通孔部分1080a嵌入在介电层1060中且线部分1080b嵌入在介电层1070中。在一些实施例中，导电垫1080与导电图案1050电连接。举例来说，每一导电垫1080的通孔部分1080a与导电图案1050物理接触以实现与导电图案1050的电连接。在一些实施例中，导电垫1080用于与随后形成或提供的其他构件(未示出)建立电连接。在一些替代性实施例中，导电垫1080可以是测试垫。在一些实施例中，导电垫1080是铝垫、铜垫或其他适当的金属垫。在一些实施例中，导电垫1080透过溅镀工艺、PVD工艺、镀覆工艺等形成。

参照图4N，在介电层1070以及导电垫1080上形成介电层1090。在一些实施例中，介电层1090的材料以及形成方法分别与介电层1010的材料以及形成方法类似，因此在此省略其详细描述。

如图4N所示，在介电层1090以及导电垫1080上形成多个凸块下金属(UBM)图案1095，以完成重布线路结构1000的形成。如图4N所示，UMB图案1095部分地嵌入在介电层1090中。在一些实施例中，UBM图案1095与导电垫1080物理接触以实现与导电垫1080的电连接。在一些实施例中，UBM图案1095透过溅镀工艺、PVD工艺、镀覆工艺等形成。在一些实施例中，UBM图案1095由铝、钛、铜、钨及/或其合金制成。

在一些实施例中，重布线路结构1000包括介电层1010、导电图案1020、介电层1030、1040、导电图案1050、介电层1060、1070、导电垫1080、介电层1090以及UBM图案1095。如图4N所示，重布线路结构1000以及第二管芯400配置在第一管芯100的相对两侧。

在于第一管芯100以及第一包封体200上形成重布线路结构1000之后，在UBM图案1095上设置多个导电端子1100。在一些实施例中，导电端子1100透过助焊剂附接至UBM图案1095。在一些实施例中，导电端子1100例如是焊球、球栅阵列(ball grid array，BGA)球、或受控塌陷晶粒连接(controlled collapse chip connection，C4)凸块。在一些实施例中，导电端子1100由低电阻率的导电材料制成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。

之后，对重布线路结构1000、第一包封体200、接合层300、第二包封体800、接合膜BF以及载板C2进行单体化工艺，以获得多个封装PKG。在一些实施例中，单体化工艺通常涉及使用旋转刀片及/或激光束进行切割。换句话说，单体化工艺包括激光切割工艺、机械切割工艺、激光开槽工艺、其他适当的工艺或其组合。

如图4N所示，空孔迁移阻挡层1026仅形成在重布线路结构1000的最底层(即导电图案1020)。然而，本揭露并不限于此。在一些替代性实施例中，重布线路结构1000的其他层可以包括空孔迁移阻挡层。以下将结合图5描述在其他导电图案中具有空孔迁移阻挡层的实施例。

图5是根据本揭露的一些替代性实施例的封装PKG1的示意性剖视图。参照图5，图5中的封装PKG1与图4N中的封装PKG类似，因此类似的元件由相同的标号表示，并且在此省略其详细描述。图5中的封装PKG1与图4N中的封装PKG的差异在于，图4N中的封装PKG1中的部分导电图案1050被替换为导电图案1050’。如图5所示，每一导电图案1050’包括晶种层1052、导电层1054、空孔迁移阻挡层1056以及导电层1058。在一些实施例中，晶种层1052、导电层1054、空孔迁移阻挡层1056以及导电层1058的形成方法以及材料分别类似于图4K中的晶种层1022、导电层1024、空孔迁移阻挡层1026以及导电层1028的形成方法以及材料，因此这里省略其详细描述。

在一些实施例中，空孔迁移阻挡层1056环绕导电层1058。例如，空孔迁移阻挡层1056在图5的剖视图中呈现U形以环绕导电层1058。也就是说，空孔迁移阻挡层1056覆盖导电层1058的侧壁以及底面。如图5所示，空孔迁移阻挡层1056以及导电层1058嵌入在导电层1054中。举例来说，空孔迁移阻挡层1056在空间上与晶种层1052分离。在一些实施例中，导电层1054夹置在晶种层1052与空孔迁移阻挡层1056之间。同时，空孔迁移阻挡层1056夹置在导电层1054与导电层1058之间。

如图5所示，位于重布线路结构1000的第二层中的一些导电图案(即导电图案1050’)具有空孔迁移阻挡层1056，而位于重布线路结构1000的第二层中的其余导电图案(即导电图案1050)不具有空孔迁移阻挡层。然而，本揭露并不限于此。在一些替代性实施例中，位于重布线路结构1000的第二层中的所有导电图案可以具有空孔迁移阻挡层1056。如图5所示，导电图案1050’位于导电端子1100的正下方。然而，本揭露并不限于此。在一些替代性实施例中，导电图案1050’不与导电端子1100垂直重叠。

值得注意的是，仅管图5示出了空孔迁移阻挡层(即空孔迁移阻挡层1026、1056)仅位于重布线路结构1000的第一层(即最底层)以及第二层，但本揭露内容并不限于此。在一些替代性实施例中，空孔迁移阻挡层也可以存在于位于重布线路结构1000的其他层的导电图案中。

如图5所示，每一导电图案1050’具有夹置在导电层1054与导电层1058之间的空孔迁移阻挡层1056。空孔迁移阻挡层1056可以充分阻挡导电层1054中的空孔到达导电图案1050’与导电垫1080之间的界面。换句话说，导电层1054的空孔会聚集在空孔迁移阻挡层1056周围，而不会影响导电图案1050’与导电垫1080之间的连接。尽管导电层1058的一些空孔可能会迁移到导电图案1050’与导电垫1080之间的界面，但由于导电层1058的尺寸较小，故这些空孔的量可以忽略不计。因此，导电层1058中的空孔不会形成足够大的空隙而导致导电图案1050’与导电垫1080之间的连接失败。综上所述，导电图案1050’中的空孔迁移阻挡层1056能够解决由于空孔迁移导致的导电图案1050’与导电垫1080之间连接失败的问题，从而提高封装PKG1的可靠性。

如上所述，图1A至图1N所示的形成图案的方法可以用于形成封装中的导电特征。以下将结合图6举例说明在不同封装的重布线路结构中采用上述形成图案的方法。

图6是根据本揭露的一些替代性实施例的封装PKG2的示意性剖视图。参照图6，封装PKG2包括多个集成电路1200、中介层1500、多个导电端子1400、衬底SUB以及多个导电端子1700。如图6所示，每一集成电路1200包括半导体衬底、内连线结构、导电垫、钝化层以及后钝化层。内连线结构设置于半导体衬底上。导电垫、钝化层以及后钝化层依序地设置在内连线结构上。在一些实施例中，集成电路1200能够执行逻辑功能。例如，集成电路1200可以是CPU管芯、GPU管芯、FPGA等。

在一些实施例中，中介层1500可以被称为重布线路(RDL)中介层。在一些实施例中，中介层1500包括多个介电层1510、多个导电图案1520a以及多个导电图案1520b。在一些实施例中，介电层1510的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其他适当的聚合物系介电材料。在一些实施例中，介电层1510包括与填料混合的树脂。介电层1510可以透过适当的制造技术形成，例如薄膜层合(film lamination)、旋涂、CVD、PECVD等。

在一些实施例中，每一导电图案1520a包括晶种层1522以及导电层1524。在一些实施例中，晶种层1522以及导电层1524的形成方法以及材料分别与图4L中的晶种层1052以及导电层1054的形成方法以及材料类似，因此在此省略其详细描述。在一些实施例中，导电层1524配置在晶种层1522上。

在一些实施例中，每一导电图案1520b包括晶种层1522、导电层1524、空孔迁移阻挡层1526以及导电层1528。在一些实施例中，晶种层1522、导电层1524、空孔迁移阻挡层1526以及导电层1528的形成方法以及材料分别类似于图4K中的晶种层1022、导电层1024、空孔迁移阻挡层1026以及导电层1028的形成方法以及材料，因此这里省略其详细描述。在一些实施例中，空孔迁移阻挡层1526环绕导电层1528。例如，空孔迁移阻挡层1526在图6的剖视图中呈现U形以环绕导电层1528。也就是说，空孔迁移阻挡层1526覆盖导电层1528的侧壁以及底面。如图6所示，空孔迁移阻挡层1526以及导电层1528嵌入在导电层1524中。举例来说，空孔迁移阻挡层1526在空间上与晶种层1522分离。在一些实施例中，导电层1524夹置在晶种层1522与空孔迁移阻挡层1526之间。同时，空孔迁移阻挡层1526夹置在导电层1524与导电层1528之间。

空孔迁移阻挡层1526可以充分阻挡导电层1524中的空孔到达导电图案1520b与垂直相邻的导电图案1520a或垂直相邻的导电图案1520b之间的界面。换句话说，导电层1524的空孔会聚集在空孔迁移阻挡层1526周围，而不会影响导电图案1520b与垂直相邻的导电图案1520a或垂直相邻的导电图案1520b之间的连接。尽管导电层1528的一些空孔可能会迁移到导电图案1520b与垂直相邻的导电图案1520a或垂直相邻的导电图案1520b之间的界面，但由于导电层1528的尺寸较小，故这些空孔的量可以忽略不计。因此，导电层1528中的空孔不会形成足够大的空隙而导致导电图案1520b与垂直相邻的导电图案1520a或垂直相邻的导电图案1520b之间的连接失败。综上所述，导电图案1520b中的空孔迁移阻挡层1526能够解决由于空孔迁移导致的导电图案1520b与垂直相邻的导电图案1520a或垂直相邻的导电图案1520b之间连接失败的问题，从而提高封装PKG2的可靠性。

如图6所示，集成电路1200与中介层1500接合。在一些实施例中，集成电路1200透过导电柱1300以及导电端子1400附接到中介层1500。在一些实施例中，导电柱1300与集成电路1200的导电垫以及导电端子1400物理接触。另一方面，导电端子1400与导电柱1300以及最顶部的导电图案1520a物理接触。也就是说，集成电路1200与中介层1500电连接。在一些实施例中，集成电路1200透过倒装芯片接合(flip-chip bonding)附接到中介层1500。

在一些实施例中，衬底SUB包括嵌入在其中的多个布线图案RP。在一些实施例中，布线图案RP彼此互连。也就是说，布线图案RP彼此电连接。在一些实施例中，衬底SUB是印刷电路板(printed circuit board，PCB)等。在一些实施例中，衬底SUB被称为电路衬底。

如图6所示，中介层1500透过导电端子1600与衬底SUB连接。在一些实施例中，导电端子1600是焊球、球栅阵列(BGA)球等。在一些实施例中，导电端子1600由低电阻率的导电材料制成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。在一些实施例中，导电端子1600将中介层1500与衬底SUB电连接。

在一些实施例中，导电端子1700形成在衬底SUB的与中介层1500的相对侧上。在一些实施例中，导电端子1700是焊球、BGA球等。在一些实施例中，导电端子1700由低电阻率的导电材料制成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。在一些实施例中，导电端子1700与衬底SUB的布线图案RP物理接触。在一些实施例中，封装PKG2可以被称为衬底上晶片上芯片(chip-on-wafer-on substrate，CoWoS)封装。

根据本揭露的一些实施例，形成图案的方法至少包括以下步骤。提供具有第一开口的第一介电层。在所述第一开口中沉积第一晶种层以及第一导电层。移除所述第一导电层的部分以形成凹陷。在所述凹陷中沉积空孔迁移阻挡层以及第二导电层，使得所述第一晶种层、所述第一导电层、所述空孔迁移阻挡层以及所述第二导电层形成第一图案。

根据本揭露的一些实施例，所述的形成图案的方法更包括至少以下步骤。在所述第一介电层以及所述第一图案上沉积第二介电层以及第三介电层。移除所述第三介电层的部分，以在所述第三介电层中形成第二开口。移除所述第二介电层的部分，以在所述第二介电层中形成第三开口。在所述第二开口以及所述第三开口中沉积第二晶种层以及第三导电层，以形成第二图案。

根据本揭露的一些实施例，移除所述第一导电层的所述部分的所述步骤与移除所述第二介电层的所述部分的所述步骤使用相同的光掩模。

根据本揭露的一些实施例，所述第二图案被形成为落在所述第二导电层的跨度上。

根据本揭露的一些实施例，所述第一晶种层的材料以及所述空孔迁移阻挡层的材料包括钛、氮化钛、钽、氮化钽、钴以及锰，且所述第一导电层的材料以及所述第二导电层的材料包括铜。

根据本揭露的一些实施例，所述空孔迁移阻挡层形成为夹置在所述第一导电层与所述第二导电层之间。

根据本揭露的一些实施例，封装包括第一管芯、第一包封体以及重布线路结构。所述第一包封体横向包封所述第一管芯。所述重布线路结构配置在所述第一管芯以及所述第一包封体上。所述重布线路结构包括第一介电层以及嵌入在所述第一介电层中的第一导电图案。所述第一导电图案包括晶种层、第一导电层、空孔迁移阻挡层以及第二导电层。所述空孔迁移阻挡层夹置在所述第一导电层与所述第二导电层之间。

根据本揭露的一些实施例，所述第一导电层夹置在所述晶种层与所述空孔迁移阻挡层之间。

根据本揭露的一些实施例，所述空孔迁移阻挡层在剖视图中呈现U形。

根据本揭露的一些实施例，所述晶种层的材料与所述空孔迁移阻挡层的材料相同，且所述第一导电层的材料与所述第二导电层的材料相同。

根据本揭露的一些实施例，所述晶种层的所述材料以及所述空孔迁移阻挡层的所述材料包括钛、氮化钛、钽、氮化钽、钴以及锰，且所述第一导电层的所述材料以及所述第二导电层的所述材料包括铜。

根据本揭露的一些实施例，所述重布线路结构更包括第二介电层、第三介电层以及第二导电图案。所述第二介电层以及所述第三介电层配置在所述第一介电层以及所述第一导电图案上。所述第二导电图案包括通孔部分以及设置在所述通孔部分上的线部分。所述通孔部分嵌入在所述第二介电层中并与所述第一导电图案物理接触，且所述线部分嵌入在所述第三介电层中。

根据本揭露的一些实施例，所述第二导电图案的所述通孔部分落在所述第一导电图案的所述第二导电层的跨度上。

根据本揭露的一些实施例，所述通孔部分的最大宽度等于或小于所述第二导电层的宽度以及所述空孔迁移阻挡层的宽度的总和。

根据本揭露的一些实施例，所述封装更包括第二管芯、虚设管芯以及第二包封体。所述第二管芯配置在所述第一管芯的与所述重布线路结构的相对侧上。所述虚设管芯与所述第二管芯相邻。所述第二包封体横向包封所述第二管芯以及所述虚拟管芯。

根据本揭露的一些实施例，封装的制造方法至少包括以下步骤。提供管芯。藉由包封体包封所述管芯。在所述管芯以及所述包封体上形成重布线路结构。所述重布线路结构至少透过以下步骤形成。在所述管芯上形成第一介电层。所述第一介电层具有第一开口。将所述第一晶种层以及所述第一导电层填入所述第一开口中。移除所述第一导电层的部分以形成凹陷。将空孔迁移阻挡层以及第二导电层填入所述凹陷中，使得所述第一晶种层、所述第一导电层、所述空孔迁移阻挡层以及所述第二导电层形成第一导电图案。

根据本揭露的一些实施例，形成所述重布线路结构的所述步骤更包括至少以下步骤。在所述第一介电层以及所述第一导电图案上形成第二介电层以及第三介电层。移除所述第三介电层的部分，以在所述第三介电层中形成第二开口。移除所述第二介电层的部分，以在所述第二介电层中形成第三开口。将第二晶种层以及第三导电层填入所述第二开口以及所述第三开口中，以形成第二导电图案。

根据本揭露的一些实施例，移除所述第一导电层的所述部分的所述步骤与移除所述第二介电层的所述部分的所述步骤使用相同的光掩模。

根据本揭露的一些实施例，所述第二导电图案被形成为落在所述第二导电层的跨度上。

根据本揭露的一些实施例，所述空孔迁移阻挡层被形成为夹置在所述第一导电层与所述第二导电层之间。

前述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中作出各种改变、替代及更改。

Claims (10)

1.一种形成图案的方法，其特征在于，包括：

提供具有第一开口的第一介电层；

在所述第一开口中沉积第一晶种层以及第一导电层；

移除所述第一导电层的部分以形成凹陷；以及

在所述凹陷中沉积空孔迁移阻挡层以及第二导电层，使得所述第一晶种层、所述第一导电层、所述空孔迁移阻挡层以及所述第二导电层形成第一图案。

2.根据权利要求1所述的形成图案的方法，其特征在于，还包括：

在所述第一介电层以及所述第一图案上沉积第二介电层以及第三介电层；

移除所述第三介电层的部分，以在所述第三介电层中形成第二开口；

移除所述第二介电层的部分，以在所述第二介电层中形成第三开口；以及

在所述第二开口以及所述第三开口中沉积第二晶种层以及第三导电层，以形成第二图案。

3.根据权利要求2所述的形成图案的方法，其特征在于，移除所述第一导电层的所述部分的所述步骤与移除所述第二介电层的所述部分的所述步骤使用相同的光掩模。

4.一种封装，其特征在于，包括：

第一管芯；

第一包封体，横向包封所述第一管芯；以及

重布线路结构，配置在所述第一管芯以及所述第一包封体上，包括：

第一介电层；以及

第一导电图案，嵌入在所述第一介电层中，其中所述第一导电图案包括晶种层、第一导电层、空孔迁移阻挡层以及第二导电层，且所述空孔迁移阻挡层夹置在所述第一导电层与所述第二导电层之间。

5.根据权利要求4所述的封装，其特征在于，所述第一导电层夹置在所述晶种层与所述空孔迁移阻挡层之间。

6.根据权利要求4所述的封装，其特征在于，所述空孔迁移阻挡层在剖视图中呈现U形。

7.根据权利要求4所述的封装，其特征在于，所述重布线路结构更包括：

第二介电层以及第三介电层，配置在所述第一介电层以及所述第一导电图案上；以及

第二导电图案，包括通孔部分以及设置在所述通孔部分上的线部分，其中所述通孔部分嵌入在所述第二介电层中并与所述第一导电图案物理接触，且所述线部分嵌入在所述第三介电层中。

8.根据权利要求4所述的封装，其特征在于，所述第二导电图案的所述通孔部分落在所述第一导电图案的所述第二导电层的跨度上。

9.一种封装的制造方法，其特征在于，包括：

提供管芯；

藉由包封体包封所述管芯；以及

在所述管芯以及所述包封体上形成重布线路结构，包括：

在所述管芯上形成第一介电层，其中所述第一介电层具有第一开口；

将第一晶种层以及第一导电层填入所述第一开口中；

移除所述第一导电层的部分以形成凹陷；以及

将空孔迁移阻挡层以及第二导电层填入所述凹陷中，使得所述第一晶种层、所述第一导电层、所述空孔迁移阻挡层以及所述第二导电层形成第一导电图案。

10.根据权利要求9所述的封装的制造方法，其特征在于，所述空孔迁移阻挡层被形成为夹置在所述第一导电层与所述第二导电层之间。