CN119812009A - 一种嵌入式多层互连电子封装结构及其制备工艺 - Google Patents

Abstract

本发明公开了一种嵌入式多层互连电子封装结构及其制备工艺，包括：提供绝缘基板，在绝缘基板的预定位置形成微型嵌槽，电子组件放置于嵌槽中，在绝缘基板和嵌入的电子组件上采用沉积技术逐层叠加介电层和导电层，构建多层互连网络，其中，通过深反应离子刻蚀技术形成垂直互连通道，引入热管理结构，在多层互连网络中集成石墨烯基散热片，进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，形成嵌入式多层互连电子封装结构；通过在基板中嵌入安装电子组件，利用沉积介电层和导电层的方法，构建高密度、多层次的互连网络，实现了电子设备的小型化和高度集成，兼顾了紧凑尺寸和散热性能的需求，提供了一种高密度互联和高效散热的解决方案。

Description

一种嵌入式多层互连电子封装结构及其制备工艺

技术领域

本发明涉及芯片技术领域，尤其涉及一种嵌入式多层互连电子封装结构及其制备工艺。

背景技术

近年来，随着电子设备功能的不断增强和应用领域的拓展，电子产品正朝着小型化、高性能和高集成度的方向迅速发展。在智能手机、可穿戴设备、物联网装置和高性能计算等领域，市场对具有紧凑尺寸、高密度集成和优异散热性能的电子封装技术需求日益迫切。这种趋势要求电子封装结构能够在有限的空间内集成更多的功能模块，实现更高的电路密度和更快的信号传输速度，同时还需要有效地管理由高功率密度带来的热量，确保设备的可靠运行。

现有的电子封装技术主要采用表面贴装技术（SMT），将电子元件安装在印制电路板（PCB）的表面，然后通过布线层实现电气连接。然而，这种传统的封装方式存在一些局限。首先，元件的表面安装和多层布线导致封装结构的厚度增加，限制了设备的小型化和紧凑设计。其次，随着电子元件集成度的提高，热量在封装内部聚集，传统的散热方式难以满足高功率密度器件的散热需求，容易导致器件过热，影响性能和可靠性。此外，多层布线的复杂工艺增加了制造成本，制约了产品的经济性。

因此，需要对现有技术中的电子封装工艺加以改进，以解决集成度和散热性能的综合性能较差的技术问题。

发明内容

本发明的目的在于提供一种嵌入式多层互连电子封装结构及其制备工艺，解决以上的技术问题。

为达此目的，本发明采用以下技术方案：

一种嵌入式多层互连电子封装结构的制备工艺，包括：

提供绝缘基板，在所述绝缘基板的预定位置形成微型嵌槽；其中，所述微型嵌槽的尺寸与待嵌入的电子组件相匹配；

将经过表面处理的电子组件放置于所述嵌槽中，使其与绝缘基板内壁紧密接触；

在所述绝缘基板和嵌入的电子组件上采用沉积技术逐层叠加介电层和导电层，构建多层互连网络，其中，通过深反应离子刻蚀技术形成垂直互连通道，实现各个导电层之间的电连接；

引入热管理结构，在所述多层互连网络中集成石墨烯基散热片，并形成贯通的热通道，获得元器胚件；

对所述元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，形成嵌入式多层互连电子封装结构。

可选的，所述提供绝缘基板，在所述绝缘基板的预定位置形成微型嵌槽，具体包括：

提供具有高导热性能的绝缘基板；所述绝缘基板选用高分子聚合物材料的基板；

在所述绝缘基板表面涂覆一层感光蚀刻胶，形成均匀的光敏涂层；

通过光刻技术，采用光刻掩膜板，根据待嵌入电子组件的尺寸和位置，在所述光敏涂层上曝光出微型嵌槽的图案；

对曝光后的光敏涂层进行显影处理，去除曝光区域的感光蚀刻胶，显现出所述绝缘基板的表面的微型嵌槽区域；

采用激光微刻蚀加工技术，对微型嵌槽区域进行刻蚀，加工出预设深度和尺寸的微型嵌槽，使所述微型嵌槽的尺寸与待嵌入的电子组件相匹配。

可选的，所述加工出预设深度和尺寸的微型嵌槽，使所述微型嵌槽的尺寸与待嵌入的电子组件相匹配，之后还包括：

去除残留的感光蚀刻胶，对刻蚀完成的绝缘基板进行清洗和干燥处理；

对所述微型嵌槽的内壁进行等离子体清洗，以进行表面改性处理。

可选的，在所述绝缘基板和嵌入的电子组件上采用沉积技术逐层叠加介电层和导电层，构建多层互连网络，其中，通过深反应离子刻蚀技术形成垂直互连通道，实现各个导电层之间的电连接，具体包括：

对绝缘基板和嵌入的电子组件的表面采用等离子体清洗方法对绝缘基板和嵌入的电子组件的表面进行清洗，在清洗后的表面进行氧化处理，形成一层薄的氧化物层，以进行表面处理；

采用化学气相沉积技术在表面处理后的表面上沉积一层厚度为200nm至1μm的介电材料，形成第一介电层；所述介电材料为二氧化硅或氮化硅；

在所述第一介电层表面旋涂一层光刻胶，厚度为1μm至3μm，采用紫外曝光光刻技术，通过掩膜板将通孔位置的图案曝光到光刻胶上，进行显影处理，以在所述第一介电层上形成对应于第一互连通孔的暴露区域：

在等离子体反应腔中，采用高纵横比的刻蚀工艺参数，对暴露区域进行各向异性刻蚀，形成贯穿所述第一介电层的第一互连通孔。

可选的，所述在等离子体反应腔中，采用高纵横比的刻蚀工艺参数，对暴露区域进行各向异性刻蚀，形成贯穿所述第一介电层的第一互连通孔，之后还包括：

采用物理气相沉积技术，在所述第一介电层和第一互连通孔上方沉积一层厚度为100nm至500nm的金属导电材料，形成第一导电层：

在所述第一导电层上旋涂一层厚度为1μm至3μm的正性光刻胶，采用光刻技术将导电图形制备到所述第一导电层上，得到第一层金属互连线。

可选的，所述采用光刻技术将导电图形制备到所述第一导电层上，得到第一层金属互连线，之后还包括：

在图案化的第一导电层上再次沉积一层介电材料，形成第二介电层，在第二介电层上形成第二互连通孔和第二导电层；

根据设计需求，重复叠加多层介电层和导电层，构建所需层数的多层互连网络；其中，多层互连通孔构成垂直互连通道。

可选的，所述引入热管理结构，在所述多层互连网络中集成石墨烯基散热片，并形成贯通的热通道，获得元器胚件，具体包括：

根据嵌入的电子组件的热功耗和热分布情况，确定需要加强散热的关键区域，设计贯通整个多层互连网络的散热通道的布局、尺寸和位置，在多层互连网络的布局设计中，预留散热通道区域；

提供石墨烯基散热片，在预留的散热通道区域，放置石墨烯基散热片，使其与下层介电层紧密接触；

在石墨烯基散热片的上下表面分别沉积一层厚度为5nm至20nm的粘附促进层；

在所述粘附促进层上分别沉积一层厚度为10nm至50nm的介电缓冲层，所述介电缓冲层的材料为氮化硅或氧化铝。

可选的，所述在所述粘附促进层上分别沉积一层厚度为10nm至50nm的介电缓冲层，之后还包括：

在多层互连网络的顶层或底层，采用刻蚀工艺，开设与散热通道位置对应的热接触区域，去除顶层或底层介电层及保护层，暴露出石墨烯基散热片的端面；

在石墨烯端面上涂覆一层厚度为10μm至50μm的高导热界面材料层；所述高导热界面材料层的材料为含银纳米颗粒的导热膏或导热胶；

在顶层或底层的热接触区域，分别安装散热组件，使所述散热组件贴合于所述高导热界面材料层设置；其中，所述散热组件为金属散热片、热管或石墨烯膜散热器；

在每层介电层的图案化过程中，使每层的散热通道的位置保持贯通，形成贯通的热通道，获得元器胚件。

可选的，所述对所述元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，形成嵌入式多层互连电子封装结构，具体包括：

对元器胚件进行表面清洁和准备，采用等离子体清洗和湿法清洗方法，去除表面的杂质颗粒；

采用旋涂技术，在元器胚件的顶层和侧壁表面均匀涂覆一层厚度为5μm至20μm的保护性涂层，并进行固化处理；

定义引出端的连接焊盘位置，在所述保护性涂层上旋涂一层光刻胶，采用紫外光刻技术进行曝光和显影，形成引出端位置的图案，之后采用各向异性干法刻蚀技术，刻蚀暴露区域的保护性涂层，直至下方的导电层引出端露出；

对暴露的引出端进行金属化处理，采用无电沉积技术在引出端区域沉积厚度为500nm至5μm的导电性金属层，形成连接焊盘；

对所述连接焊盘进行热处理，形成嵌入式多层互连电子封装结构。

本发明提供了一种嵌入式多层互连电子封装结构，采用如上所述的嵌入式多层互连电子封装结构的制备工艺制得，所述嵌入式多层互连电子封装结构包括：

绝缘基板，具有微型嵌槽，所述微型嵌槽尺寸与嵌入的电子组件相匹配；

电子组件，经过表面处理后嵌入绝缘基板的微型嵌槽中，与基板内壁紧密接触；

多层互连网络，包括在绝缘基板和嵌入的电子组件上，交替叠加沉积形成的多层介电层和导电层；

垂直互连通道，通过深反应离子刻蚀技术形成，贯穿多个介电层，用于实现各导电层之间以及与嵌入电子组件之间的电连接；

石墨烯基散热片，集成在所述多层互连网络中的热管理结构，形成有贯通的热通道；

保护性涂层，覆盖在多层互连电子结构的表面；

连接焊盘，在保护性涂层上定义的外部连接部位，通过金属化处理形成，用于连接外部电路。

与现有技术相比，本发明具有以下有益效果：通过在绝缘基板上预先形成与电子组件尺寸相匹配的微型嵌槽，将经过表面处理的电子组件精确嵌入其中，与基板内壁紧密接触，在基板和嵌入的电子组件表面，采用沉积技术逐层叠加介电层和导电层，构建多层互连网络结构；并通过深反应离子刻蚀技术形成垂直的互连通道，同时在多层互连网络中引入石墨烯基散热片，形成贯通的热通道，增强整个结构的散热性能，对元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，完成嵌入式多层互连电子封装结构的制备；本方法通过在基板中嵌入安装电子组件，利用沉积介电层和导电层的方法，构建高密度、多层次的互连网络，实现了电子设备的小型化和高度集成，兼顾了紧凑尺寸和散热性能的需求，为电子封装领域提供了一种高密度互联和高效散热的解决方案。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

图1为本实施例一的嵌入式多层互连电子封装结构的制备工艺的流程示意图之一；

图2为本实施例一的嵌入式多层互连电子封装结构的制备工艺的流程示意图之二；

图3为本实施例二的嵌入式多层互连电子封装结构的布局示意图。

具体实施方式

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。需要说明的是，当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。

实施例一：

结合图1至图2所示，本发明实施例提供了一种嵌入式多层互连电子封装结构的制备工艺，包括：

S1，提供绝缘基板，在绝缘基板的预定位置形成微型嵌槽；其中，微型嵌槽的尺寸与待嵌入的电子组件相匹配；

制备一块绝缘基板（如陶瓷、玻璃或高分子材料），并在其预定位置精确加工出微型嵌槽，这些嵌槽的尺寸与待嵌入的电子组件完全匹配。

S2，将经过表面处理的电子组件放置于嵌槽中，使其与绝缘基板内壁紧密接触；保证了电子组件的机械稳定性和初步的电接触。

S3，在绝缘基板和嵌入的电子组件上采用沉积技术逐层叠加介电层和导电层，构建多层互连网络，其中，通过深反应离子刻蚀技术形成垂直互连通道，实现各个导电层之间的电连接；

通过沉积技术（如化学气相沉积、物理气相沉积）在基板和嵌入的电子组件上交替沉积介电层和导电层，构建多层的互连结构。通过深反应离子刻蚀（DRIE）在指定位置形成垂直互连通道（通孔或过孔），使不同层的导电层之间实现电气连接，构建三维的电路网络，大幅提升电路的集成度和功能性。

S4，引入热管理结构，在多层互连网络中集成石墨烯基散热片，并形成贯通的热通道，获得元器胚件；

通过在多层互连网络中集成高导热性能的石墨烯基散热片，引入热管理结构，在预留的散热通道位置嵌入石墨烯散热片，并通过上下贯通的设计形成连续的热通道，确保电子组件产生的热量能够快速传导至外部散热器，有效降低器件工作温度，提升元器件的性能和可靠性，最终获得具备初步功能的元器胚件。

S5，对元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，形成嵌入式多层互连电子封装结构。

对元器胚件进行整体封装处理。首先，采用涂覆保护性涂层的方法，覆盖元器胚件的表面，提供机械保护和环境隔离。然后，通过光刻和刻蚀工艺在指定位置暴露出内部导电层的引出端，经过金属化处理形成连接焊盘，实现与外部电路的可靠连接。如此完成了嵌入式多层互连电子封装结构的制备，得到具备高密度集成、优异散热性能和可靠电气连接的封装产品。

本发明的工作原理为：通过在绝缘基板上预先形成与电子组件尺寸相匹配的微型嵌槽，将经过表面处理的电子组件精确嵌入其中，与基板内壁紧密接触，在基板和嵌入的电子组件表面，采用沉积技术逐层叠加介电层和导电层，构建多层互连网络结构；并通过深反应离子刻蚀技术形成垂直的互连通道，同时在多层互连网络中引入石墨烯基散热片，形成贯通的热通道，增强整个结构的散热性能，对元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，完成嵌入式多层互连电子封装结构的制备；本方法通过在基板中嵌入安装电子组件，利用沉积介电层和导电层的方法，构建高密度、多层次的互连网络，实现了电子设备的小型化和高度集成，兼顾了紧凑尺寸和散热性能的需求，为电子封装领域提供了一种高密度互联和高效散热的解决方案。

在本实施例中，具体说明的是，步骤S1具体包括：

S11，提供具有高导热性能的绝缘基板；绝缘基板选用高分子聚合物材料的基板。

S12，在绝缘基板表面涂覆一层感光蚀刻胶，形成均匀的光敏涂层；感光蚀刻胶对特定波长的光敏感，能够在后续的光刻过程中，通过光照发生化学反应，为微型嵌槽图案的形成提供必要的条件。

S13，通过光刻技术，采用光刻掩膜板，根据待嵌入电子组件的尺寸和位置，在光敏涂层上曝光出微型嵌槽的图案；

利用光刻技术和定制的光刻掩膜板，将设计好的微型嵌槽图案精确地曝光到光敏涂层上。根据待嵌入电子组件的具体尺寸和位置，确保曝光的图案与组件准确匹配，这一步决定了嵌槽的位置精度和尺寸精度。

S14，对曝光后的光敏涂层进行显影处理，去除曝光区域的感光蚀刻胶，显现出绝缘基板的表面的微型嵌槽区域；

对经过曝光的光敏涂层进行显影处理，显影剂会溶解并去除曝光过的区域的感光蚀刻胶，留下未曝光区域的蚀刻胶保护基板。这样，在绝缘基板表面就形成了微型嵌槽的开放区域，准备进行后续的刻蚀加工。

S15，采用激光微刻蚀加工技术，对微型嵌槽区域进行刻蚀，加工出预设深度和尺寸的微型嵌槽，使微型嵌槽的尺寸与待嵌入的电子组件相匹配。

利用激光微刻蚀技术对显露的微型嵌槽区域进行精密刻蚀。通过控制激光的能量、焦点和扫描路径，准确地加工出具有预设深度和精确尺寸的微型嵌槽，确保嵌槽与电子组件的尺寸完全匹配，为电子组件的嵌入提供理想的物理空间。

在本实施例中，进一步说明的是，步骤S15之后还包括：

S16，去除残留的感光蚀刻胶，对刻蚀完成的绝缘基板进行清洗和干燥处理；

使用有机溶剂（如丙酮、异丙醇）去除基板表面残留的感光蚀刻胶，确保没有化学残留物。随后，对刻蚀完成的绝缘基板进行全面的清洗，去除微粒和杂质，并进行干燥处理。这一步保证了基板表面的洁净度。

S17，对微型嵌槽的内壁进行等离子体清洗，以进行表面改性处理。以提高电子组件与嵌槽内壁之间的结合力，确保后续嵌入的电子组件具有良好的机械稳定性和热传导性能。

在本实施例中，具体说明的是，步骤S3具体包括：

S31，对绝缘基板和嵌入的电子组件的表面采用等离子体清洗方法对绝缘基板和嵌入的电子组件的表面进行清洗，在清洗后的表面进行氧化处理，形成一层薄的氧化物层，以进行表面处理；

利用等离子体清洗技术，对绝缘基板和嵌入的电子组件的表面进行彻底的清洁，去除表面的有机物、微粒和其他杂质。随后，对清洗后的表面进行氧化处理，形成一层薄的氧化物层（如二氧化硅或氧化铝）。这层氧化物层可以提高后续介电层和导电层的附着力，提高界面质量，确保后续沉积材料的均匀性和稳定性。

S32，采用化学气相沉积技术在表面处理后的表面上沉积一层厚度为200nm至1μm的介电材料，形成第一介电层；介电材料为二氧化硅或氮化硅；

采用化学气相沉积（CVD）技术，在经过表面处理的绝缘基板和电子组件表面，沉积一层厚度在200纳米至1微米之间的介电材料，常用的材料为二氧化硅（SiO2）或氮化硅（Si3N4）。这层介电层起到绝缘的作用，隔离不同导电层之间的电气干扰，同时提供一个光滑的表面。

S33，在第一介电层表面旋涂一层光刻胶，厚度为1μm至3μm，采用紫外曝光光刻技术，通过掩膜板将通孔位置的图案曝光到光刻胶上，进行显影处理，以在第一介电层上形成对应于第一互连通孔的暴露区域。

S34，在等离子体反应腔中，采用高纵横比的刻蚀工艺参数，对暴露区域进行各向异性刻蚀，形成贯穿第一介电层的第一互连通孔。

将处理过的样品放入等离子体反应腔，采用高纵横比的各向异性刻蚀工艺，对光刻胶去除后的暴露区域进行刻蚀。通过精确控制刻蚀参数，如气体成分、功率和时间，形成侧壁垂直、尺寸精确的第一互连通孔，贯穿第一介电层，为导电层之间的垂直电连接提供通道。

S35，采用物理气相沉积技术，如溅射沉积，在第一介电层和第一互连通孔上方沉积一层厚度为100nm至500nm的金属导电材料，形成第一导电层：

利用物理气相沉积（PVD）技术（如溅射沉积或电子束蒸发），在第一介电层和刻蚀出的第一互连通孔上方，沉积一层厚度为100纳米至500纳米的金属导电材料，常用的金属为铜（Cu）、铝（Al）或钨（W）。这层导电材料填充通孔并覆盖介电层表面，形成第一导电层，构建了电气连接。

S36，在第一导电层上旋涂一层厚度为1μm至3μm的正性光刻胶，采用光刻技术将导电图形制备到第一导电层上，得到第一层金属互连线。其中，导电图形可以采用将导电图形曝光到光刻胶上，之后进行显影，去除曝光区域的光刻胶，之后采用干法刻蚀去除暴露的导电材料，保留受光刻胶保护的导电图形。

S37，在图案化的第一导电层上再次沉积一层介电材料，形成第二介电层，在第二介电层上形成第二互连通孔和第二导电层；

在步骤S37中，重复步骤S32的工艺，在图案化的第一导电层上再次沉积一层介电材料，形成第二介电层。然后，按照步骤S33和S34的工艺，在第二介电层上形成第二互连通孔。接着，按照步骤S35和S36的工艺，沉积第二导电层并进行图案化，形成第二层金属互连线，实现不同层之间的垂直电连接和水平电路布局。

S38，根据设计需求，重复叠加多层介电层和导电层，构建所需层数的多层互连网络；其中，多层互连通孔构成垂直互连通道。

根据电路设计的需求，重复上述介电层沉积、通孔刻蚀、导电层沉积和图案化的步骤，逐层构建多层次的介电层和导电层，直至达到需要的层数。各层之间的互连通孔构成垂直的互连通道，实现各导电层之间的电气连接，形成一个完整的三维多层互连网络，满足复杂电路系统的集成需求。

在本实施例中，具体说明的是，步骤S4具体包括：

S41，根据嵌入的电子组件的热功耗和热分布情况，确定需要加强散热的关键区域，设计贯通整个多层互连网络的散热通道的布局、尺寸和位置，在多层互连网络的布局设计中，预留散热通道区域；

设计贯通整个多层互连网络的散热通道的布局、尺寸和位置，以确保热量能够高效地从内部传导至外部散热组件。在多层互连网络的布局设计过程中，预留这些散热通道区域，避免在这些位置布置导电线路或填充介电材料。

S42，提供石墨烯基散热片，在预留的散热通道区域，放置石墨烯基散热片，使其与下层介电层紧密接触；

制备高导热性能的石墨烯基散热片，并将其放置在预先预留的散热通道区域。确保石墨烯基散热片与下层的介电层紧密接触，以建立有效的热传导路径。这一步骤通过利用石墨烯的优异热导率，增强整体封装结构的热管理能力，有助于迅速将电子组件产生的热量导出。

S43，在石墨烯基散热片的上下表面分别沉积一层厚度为5nm至20nm的粘附促进层；

为了增强石墨烯基散热片与上下介电层或导电层的粘附性，在其上下表面分别沉积一层厚度为5纳米至20纳米的粘附促进层。常用的粘附促进材料包括钛（Ti）或铬（Cr），这层超薄金属层能够改善石墨烯与其他材料的界面结合力，确保结构的机械稳定性和长期可靠性。

S44，在粘附促进层上分别沉积一层厚度为10nm至50nm的介电缓冲层，介电缓冲层的材料为氮化硅或氧化铝。

在粘附促进层的上下表面，分别沉积一层厚度为10纳米至50纳米的介电缓冲层，材料选用氮化硅（Si₃N₄）或氧化铝（Al₂O₃）。这层介电缓冲层具有优异的绝缘性能和热稳定性，既能够保护石墨烯基散热片，又可避免上下导电层间的电气干扰

在本实施例中，进一步说明的是，步骤S44之后还包括：

S45，在多层互连网络的顶层或底层，采用刻蚀工艺，开设与散热通道位置对应的热接触区域，去除顶层或底层介电层及保护层，暴露出石墨烯基散热片的端面；

在多层互连网络的最上层和最下层，通过光刻和刻蚀工艺，精确地去除与散热通道位置对应的介电层和保护层，形成热接触区域。这样，石墨烯基散热片的端面被暴露出来，为后续与外部散热组件的连接提供了直接的物理通道

S46，在石墨烯端面上涂覆一层厚度为10μm至50μm的高导热界面材料层；高导热界面材料层的材料为含银纳米颗粒的导热膏或导热胶；采用点胶或丝网印刷的方法完成。

S47，在顶层或底层的热接触区域，分别安装散热组件，使散热组件贴合于高导热界面材料层设置；其中，散热组件为金属散热片、热管或石墨烯膜散热器；将内部的热量有效传递至外部散热器，提高整体散热性能。

S48，在每层介电层的图案化过程中，使每层的散热通道的位置保持贯通，形成贯通的热通道，获得元器胚件。

在各层介电层的制备和图案化过程中，始终确保散热通道的位置在垂直方向上保持对齐和贯通，不被其他材料填充或阻断。通过这种方式，形成了从嵌入电子组件到外部散热组件的连续热通道，保证了热量的高效传导。

在本实施例中，具体说明的是，步骤S5具体包括：

S51，对元器胚件进行表面清洁和准备，采用等离子体清洗和湿法清洗方法，去除表面的杂质颗粒；

对元器胚件的整体表面进行清洁处理。首先，采用等离子体清洗技术，利用活性等离子体去除表面的有机物、微粒和氧化物，提高表面洁净度和表面能。随后，进行湿法清洗，使用超纯水、无水乙醇或其他溶剂清洗剂，进一步去除残留的杂质和颗粒物。最后，用高纯氮气或洁净的压缩空气将元器胚件吹干，确保表面无尘、无污，达到高级别的洁净度，为后续涂覆保护性涂层做好准备。

S52，采用旋涂技术，在元器胚件的顶层和侧壁表面均匀涂覆一层厚度为5μm至20μm的保护性涂层，并进行固化处理；高分子保护性涂层为聚酰亚胺、环氧树脂或液晶高分子；

通过控制旋涂的转速和时间，调节涂层厚度在5μm至20μm之间，确保涂层的均匀性。随后，将涂覆好的元器胚件放入固化炉中，按照材料要求的温度曲线进行固化处理，使涂层材料充分交联固化，形成致密的保护层，提升封装的机械强度和环境稳定性。

S53，定义引出端的连接焊盘位置，在保护性涂层上旋涂一层光刻胶，采用紫外光刻技术进行曝光和显影，形成引出端位置的图案，之后采用各向异性干法刻蚀技术，刻蚀暴露区域的保护性涂层，直至下方的导电层引出端露出。

S54，对暴露的引出端进行金属化处理，采用无电沉积技术在引出端区域沉积厚度为500nm至5μm的导电性金属层，形成连接焊盘；导电性金属层如金、银或镍合金。

无电沉积不需要外加电流，依靠化学反应在金属表面均匀沉积金属薄膜，能够在复杂形状和微小区域内形成均匀的金属层。该金属层具有高导电性和良好的焊接性能，形成了可靠的连接焊盘。

S55，对连接焊盘进行热处理，形成嵌入式多层互连电子封装结构。为提高连接焊盘金属层的致密性和附着力，对其进行热处理。热处理通常在惰性气氛（如氮气、氩气）或还原性气氛（如氢气）中进行，温度范围为100℃至300℃，时间为30分钟至1小时。热处理能够消除金属层中的应力，改善晶粒结构，增强金属层的导电性和耐蚀性。同时，热处理有助于金属层与下方导电层的结合，提升连接焊盘的机械强度和可靠性。经过热处理，整个嵌入式多层互连电子封装结构的制备工艺完成，最终得到具备高密度互连、高性能散热和可靠电气连接的电子封装产品。

实施例二：

结合图3所示，本发明还提供了一种嵌入式多层互连电子封装结构，采用如实施例一的嵌入式多层互连电子封装结构的制备工艺制得，嵌入式多层互连电子封装结构包括：

绝缘基板10，具有微型嵌槽11，微型嵌槽11尺寸与嵌入的电子组件20相匹配。

电子组件20，经过表面处理后嵌入绝缘基板10的微型嵌槽11中，与绝缘基板10内壁紧密接触。

多层互连网络30，包括在绝缘基板10和嵌入的电子组件20上，交替叠加沉积形成的多层介电层31和导电层32。

垂直互连通道40，通过深反应离子刻蚀技术形成，贯穿多个介电层31，用于实现各导电层32之间以及与嵌入电子组件20之间的电连接。

石墨烯基散热片50，集成在多层互连网络30中的热管理结构，形成有贯通的热通道60。

保护性涂层70，覆盖在多层互连电子结构的表面。

连接焊盘，在保护性涂层70上定义的外部连接部位，通过金属化处理形成，用于连接外部电路。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种嵌入式多层互连电子封装结构的制备工艺，其特征在于，包括：

提供绝缘基板，在所述绝缘基板的预定位置形成微型嵌槽；其中，所述微型嵌槽的尺寸与待嵌入的电子组件相匹配；

将经过表面处理的电子组件放置于所述嵌槽中，使其与绝缘基板内壁紧密接触；

在所述绝缘基板和嵌入的电子组件上采用沉积技术逐层叠加介电层和导电层，构建多层互连网络，其中，通过深反应离子刻蚀技术形成垂直互连通道，实现各个导电层之间的电连接；

引入热管理结构，在所述多层互连网络中集成石墨烯基散热片，并形成贯通的热通道，获得元器胚件；

对所述元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，形成嵌入式多层互连电子封装结构。

2.根据权利要求1所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述提供绝缘基板，在所述绝缘基板的预定位置形成微型嵌槽，具体包括：

提供具有高导热性能的绝缘基板；所述绝缘基板选用高分子聚合物材料的基板；

在所述绝缘基板表面涂覆一层感光蚀刻胶，形成均匀的光敏涂层；

通过光刻技术，采用光刻掩膜板，根据待嵌入电子组件的尺寸和位置，在所述光敏涂层上曝光出微型嵌槽的图案；

对曝光后的光敏涂层进行显影处理，去除曝光区域的感光蚀刻胶，显现出所述绝缘基板的表面的微型嵌槽区域；

采用激光微刻蚀加工技术，对微型嵌槽区域进行刻蚀，加工出预设深度和尺寸的微型嵌槽，使所述微型嵌槽的尺寸与待嵌入的电子组件相匹配。

3.根据权利要求2所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述加工出预设深度和尺寸的微型嵌槽，使所述微型嵌槽的尺寸与待嵌入的电子组件相匹配，之后还包括：

去除残留的感光蚀刻胶，对刻蚀完成的绝缘基板进行清洗和干燥处理；

对所述微型嵌槽的内壁进行等离子体清洗，以进行表面改性处理。

4.根据权利要求1所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，在所述绝缘基板和嵌入的电子组件上采用沉积技术逐层叠加介电层和导电层，构建多层互连网络，其中，通过深反应离子刻蚀技术形成垂直互连通道，实现各个导电层之间的电连接，具体包括：

对绝缘基板和嵌入的电子组件的表面采用等离子体清洗方法对绝缘基板和嵌入的电子组件的表面进行清洗，在清洗后的表面进行氧化处理，形成一层薄的氧化物层，以进行表面处理；

采用化学气相沉积技术在表面处理后的表面上沉积一层厚度为200nm至1μm的介电材料，形成第一介电层；所述介电材料为二氧化硅或氮化硅；

在所述第一介电层表面旋涂一层光刻胶，厚度为1μm至3μm，采用紫外曝光光刻技术，通过掩膜板将通孔位置的图案曝光到光刻胶上，进行显影处理，以在所述第一介电层上形成对应于第一互连通孔的暴露区域：

在等离子体反应腔中，采用高纵横比的刻蚀工艺参数，对暴露区域进行各向异性刻蚀，形成贯穿所述第一介电层的第一互连通孔。

5.根据权利要求4所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述在等离子体反应腔中，采用高纵横比的刻蚀工艺参数，对暴露区域进行各向异性刻蚀，形成贯穿所述第一介电层的第一互连通孔，之后还包括：

采用物理气相沉积技术，在所述第一介电层和第一互连通孔上方沉积一层厚度为100nm至500nm的金属导电材料，形成第一导电层：

在所述第一导电层上旋涂一层厚度为1μm至3μm的正性光刻胶，采用光刻技术将导电图形制备到所述第一导电层上，得到第一层金属互连线。

6.根据权利要求5所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述采用光刻技术将导电图形制备到所述第一导电层上，得到第一层金属互连线，之后还包括：

在图案化的第一导电层上再次沉积一层介电材料，形成第二介电层，在第二介电层上形成第二互连通孔和第二导电层；

根据设计需求，重复叠加多层介电层和导电层，构建所需层数的多层互连网络；其中，多层互连通孔构成垂直互连通道。

7.根据权利要求1所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述引入热管理结构，在所述多层互连网络中集成石墨烯基散热片，并形成贯通的热通道，获得元器胚件，具体包括：

根据嵌入的电子组件的热功耗和热分布情况，确定需要加强散热的关键区域，设计贯通整个多层互连网络的散热通道的布局、尺寸和位置，在多层互连网络的布局设计中，预留散热通道区域；

提供石墨烯基散热片，在预留的散热通道区域，放置石墨烯基散热片，使其与下层介电层紧密接触；

在石墨烯基散热片的上下表面分别沉积一层厚度为5nm至20nm的粘附促进层；

在所述粘附促进层上分别沉积一层厚度为10nm至50nm的介电缓冲层，所述介电缓冲层的材料为氮化硅或氧化铝。

8.根据权利要求7所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述在所述粘附促进层上分别沉积一层厚度为10nm至50nm的介电缓冲层，之后还包括：

在多层互连网络的顶层或底层，采用刻蚀工艺，开设与散热通道位置对应的热接触区域，去除顶层或底层介电层及保护层，暴露出石墨烯基散热片的端面；

在石墨烯端面上涂覆一层厚度为10μm至50μm的高导热界面材料层；所述高导热界面材料层的材料为含银纳米颗粒的导热膏或导热胶；

在顶层或底层的热接触区域，分别安装散热组件，使所述散热组件贴合于所述高导热界面材料层设置；其中，所述散热组件为金属散热片、热管或石墨烯膜散热器；

在每层介电层的图案化过程中，使每层的散热通道的位置保持贯通，形成贯通的热通道，获得元器胚件。

9.根据权利要求8所述的嵌入式多层互连电子封装结构的制备工艺，其特征在于，所述对所述元器胚件进行封装，覆盖保护性涂层，并定义引出端的连接焊盘，形成嵌入式多层互连电子封装结构，具体包括：

对元器胚件进行表面清洁和准备，采用等离子体清洗和湿法清洗方法，去除表面的杂质颗粒；

采用旋涂技术，在元器胚件的顶层和侧壁表面均匀涂覆一层厚度为5μm至20μm的保护性涂层，并进行固化处理；

定义引出端的连接焊盘位置，在所述保护性涂层上旋涂一层光刻胶，采用紫外光刻技术进行曝光和显影，形成引出端位置的图案，之后采用各向异性干法刻蚀技术，刻蚀暴露区域的保护性涂层，直至下方的导电层引出端露出；

对暴露的引出端进行金属化处理，采用无电沉积技术在引出端区域沉积厚度为500nm至5μm的导电性金属层，形成连接焊盘；

对所述连接焊盘进行热处理，形成嵌入式多层互连电子封装结构。

10.一种嵌入式多层互连电子封装结构，其特征在于，采用如权利要求1至9任一项所述的嵌入式多层互连电子封装结构的制备工艺制得，所述嵌入式多层互连电子封装结构包括：

绝缘基板，具有微型嵌槽，所述微型嵌槽尺寸与嵌入的电子组件相匹配；

电子组件，经过表面处理后嵌入绝缘基板的微型嵌槽中，与基板内壁紧密接触；

多层互连网络，包括在绝缘基板和嵌入的电子组件上，交替叠加沉积形成的多层介电层和导电层；

垂直互连通道，通过深反应离子刻蚀技术形成，贯穿多个介电层，用于实现各导电层之间以及与嵌入电子组件之间的电连接；

石墨烯基散热片，集成在所述多层互连网络中的热管理结构，形成有贯通的热通道；

保护性涂层，覆盖在多层互连电子结构的表面；

连接焊盘，在保护性涂层上定义的外部连接部位，通过金属化处理形成，用于连接外部电路。