CN119156001A - 存储器的制备方法、存储器、器件及设备 - Google Patents

Abstract

本申请提供一种存储器的制备方法、存储器、器件及设备，方法包括：在衬底上形成依次堆叠的第一半导体结构和第一有源结构，第一半导体结构的掺杂浓度与第二有源结构的掺杂浓度相同；在第一半导体结构上靠近第一有源结构的区域内进行离子注入，以形成位于第一半导体结构和第一有源结构之间的BL结构，第一半导体结构、BL结构和第一有源结构在BL区域自对准；基于第一有源结构，形成第一存储器；对第一存储器进行倒片并去除衬底，以暴露第一半导体结构；在BL区域刻蚀第一半导体结构，形成第二有源结构；基于第二有源结构，形成第二存储器，第一存储器的第一源漏结构和第二存储器的第二源漏结构共用BL结构。本申请可以提高存储器的集成度。

Description

存储器的制备方法、存储器、器件及设备

技术领域

本申请涉及集成半导体领域，尤其涉及一种存储器的制备方法、存储器、器件及设备。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)通常采用一个晶体管和一个电容(1T1C)的结构作为芯片的存储单元。通过架构的不断演化，DRAM存储单元的面积为4F²(F为特征尺寸)。但是，随着摩尔定律的延续，传统DRAM的面积微缩遇到瓶颈。亟需一种能够减小DRAM存储单元的面积并提高存储密度的方法。

发明内容

本申请提供一种存储器的制备方法、存储器、器件及设备，可以减小存储器的存储单元的面积，并提高存储密度和集成度。

第一方面，本申请实施例提供一种存储器的制备方法，该方法包括：在衬底上形成堆叠结构，堆叠结构包括：在第一方向上依次堆叠的第一半导体结构和第一有源结构，第一半导体结构的掺杂浓度与第一有源结构的掺杂浓度相同；在第一半导体结构上靠近第一有源结构的区域内进行离子注入，以形成位线BL结构，BL结构位于第一半导体结构和第一有源结构之间，第一半导体结构、BL结构和第一有源结构在BL区域内沿第一方向自对准；基于第一有源结构，形成第一存储器；对第一存储器进行倒片并去除衬底，以暴露第一半导体结构；在BL区域内刻蚀第一半导体结构，以形成第二有源结构；基于第二有源结构，形成第二存储器，其中，第一存储器中的第一源漏结构和第二存储器中的第二源漏结构共用BL结构。

在一种可能的实施方式中，在衬底上形成堆叠结构，包括：在衬底上沿第一方向依次堆叠形成第一材料层和第二材料层；沿BL方向对第一材料层和第二材料层进行刻蚀，以形成第一半导体结构和第二半导体结构；沿WL方向刻蚀第二半导体结构，以形成第一有源结构。

在一种可能的实施方式中，在第一半导体结构上靠近第一有源结构的区域内进行离子注入，以形成位线BL结构，包括：对BL区域内的第一半导体结构上靠近第一有源结构的区域进行离子注入，以形成BL区域内的第三半导体结构；对第三半导体进行退火处理，以形成BL结构。

在一种可能的实施方式中，基于第一有源结构，形成第一存储器，包括：基于第一有源结构，形成第一晶体管；在第一晶体管上形成第一电容结构；基于第二有源结构，形成第二存储器，包括：基于第二有源结构，形成第二晶体管；在第二晶体管上形成第二电容结构。

在一种可能的实施方式中，基于第一有源结构，形成第一晶体管，包括：基于第一有源结构，形成第一栅极结构；在BL区域内去除第一栅极结构，形成第一凹槽；在WL区域内的第一栅极结构上以及第一凹槽内沉积绝缘材料，以形成第一绝缘层，第一绝缘层的上表面与第一掩膜的上表面齐平，第一掩膜位于第一有源结构上；去除第一掩膜，形成第二凹槽；在第二凹槽内形成第一源漏结构。

在一种可能的实施方式中，第一栅极结构包括第一栅电极层和环绕第一栅电极层的第一栅介质层，第一栅电极层的高度低于第一栅介质层的高度；在BL区域内去除第一栅极结构，形成第一凹槽，包括：在位于BL区域内的第一栅电极层上形成牺牲层，牺牲层的上表面与第一栅介质层的上表面齐平；各向异性刻蚀牺牲层的底部和位于牺牲层下方的第一栅电极层，以形成第一凹槽。

在一种可能的实施方式中，在第一晶体管上形成第一电容结构，包括：在第一源漏结构上形成第一介质层；刻蚀第一介质层的第一部分，以暴露第一源漏结构；在第一源漏结构上形成第一电容结构。

在一种可能的实施方式中，基于第二有源结构，形成第二晶体管，包括：基于第二有源结构，形成第二栅极结构；在BL区域内去除第二栅极结构，形成第三凹槽；在WL区域内的第二栅极结构上以及第三凹槽内沉积绝缘材料，以形成第二绝缘层，第二绝缘层的上表面与第二掩膜的上表面齐平，第二掩膜位于第二有源结构上；去除第二掩膜，形成第四凹槽；在第四凹槽内形成第二源漏结构。

第二方面，本申请实施例提供一种存储器，该存储器采用如上述第一方面及其任一实施方式中所述的制备方法制成，包括：BL结构；第一存储器；第二存储器，第二存储器与第一存储器相背设置，第二存储器中的第一源漏结构与第一存储器中的第二源漏结构共用BL结构。

第三方面，本申请实施例提供一种半导体器件，该半导体器件包括：如上述第二方面所述的存储器。

第四方面，本申请实施例提供一种电子设备，该电子设备包括：电路板以及如上述第三方面所述的半导体器件，半导体器件设置于电路板。

在本申请中，通过在衬底上形成第一半导体结构和第一有源结构，然后在第一半导体上靠近第一有源结构的区域内进行离子注入，以形成位于第一半导体结构和第一有源结构之间的BL结构，第一半导体结构、BL结构和第二有源结构在BL区域内自对准；然后基于正面的有源结构(第一有源结构)，制备第一存储器(正面存储器)；对正面存储器进行倒片并去除衬底，以暴露第一半导体结构；接着在BL区域刻蚀第一半导体结构，形成第二有源结构；最后基于第二有源结构，制备第二存储器(背面存储器)。本申请通过BL区域一体化成型，保证了正背面BL的自对准。通过晶圆键合和倒片，实现正背面集成4F²大小的两个存储单元，因此存储器的等效面积为2F²，相当于减小了存储器的存储单元的面积，并提高了存储器的存储密度和集成度。而且，本申请通过离子注入的方式形成BL结构，步骤简单，可以节约成本。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请实施例中存储器的制备方法的一种实施流程示意图；

图2为本申请实施例中存储器的俯视示意图；

图3至24为本申请实施例中存储器在制备过程中的结构示意图；

图25为本申请实施例中存储器的结构示意图。

以上各图：

10、存储器；11、第一晶体管(正面晶体管)；111、第一有源结构；112、第一源漏结构；113、第一栅极结构；1131、第一栅介质层；1132、第一栅电极层；12、第二晶体管；121、第二有源结构；122、第二源漏结构；123、第二栅极结构；1231、第二栅介质层；1232、第二栅电极层；13、第三绝缘层；14、载片晶圆；20、衬底；21、第一材料层；22、第二材料层；23、第一掩膜；24、有源结构；241：第一半导体结构；242：第二半导体结构；25、第一浅沟槽隔离结构；26、第三掩膜；27、第三半导体结构；28、BL结构；29、第二浅沟槽隔离结构；30、隔离层；31、牺牲层；32、第一凹槽；33、第一氧化层；34、第一绝缘层；35、第二凹槽；36、第一介质层；37、第一电容结构；38、第二掩膜；39、第三浅沟槽隔离结构；40、第二氧化层；41、第二绝缘层；42、第二介质层；43、第二电容结构。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。

在摩尔定律不断深化的当下，继续推进晶体管尺寸微缩是当前业界研发的热点问题。堆叠晶体管通过三维晶体管堆叠，可以实现两层或多层晶体管在垂直空间内的集成，有助于进一步提升晶体管集成密度，提高电路性能，被认为是延续集成电路尺寸微缩的重要技术之一。随着晶体管技术的不断发展，一种倒装堆叠晶体管应运而生，通过刻蚀形成上下层同源晶体管的有源区，并通过倒片实现在晶圆的正背面制作倒装堆叠晶体管，可以克服现有方案的缺点。

在DRAM、铁电随机存取存储器(ferroelectric random access memory，FeRAM)或其他存储器中，存储单元可以包括晶体管和电容结构。其中，晶体管设置于衬底上，电容结构位于晶体管远离衬底的一端，晶体管与电容结构之间电连接。

以DRAM为例，DRAM的基本组成为1T1C。目前，DRAM主要有三种形式，第一种DRAM的面积是8F²，通过水平放置晶体管和电容结构来实现；第二种DRAM的面积是6F²，通过将晶体管和电容结构放置的位置倾斜，可以增大排布密度，进而实现更小的集成面积；第三种DRAM的面积是4F²，通过竖直放置晶体管和电容结构，充分利用竖直方向的体积，实现DRAM更小面积的缩放。

在集成电路尺寸进一步微缩的当下，亟需一种能够减小存储器的存储单元的面积并提高存储密度的方法。

基于此，本申请实施例提供一种存储器的制备方法，可以减小存储器的存储单元的面积，并提高存储密度和集成度。

在一些实施例中，存储器可以包括多个存储单元，每个存储单元可以包括倒装堆叠晶体管和电容结构(电容器)，其中，电容结构与倒装堆叠晶体管电连接。

在一些实施例中，倒装堆叠晶体管可以包括栅极结构、源极结构和漏极结构，电容结构与倒装堆叠晶体管电连接可以是倒装堆叠晶体管的源极结构与电容结构电连接，也可以是倒装堆叠晶体管的漏极结构与电容结构电连接，倒装堆叠晶体管控制对电容结构中信息的写入、更改或读取。即倒装堆叠晶体管作为选择器件(或开关器件)，可控制对电容结构中信息的写入、更改或读取。

在一些实施例中，电容结构可以包括第一电极和第二电极、以及位于第一电极和第二电极之间的电容电介质层。示例性地，第一电极可以与倒装堆叠晶体管的漏极结构电连接，第二电极可以接地。

在一些实施例中，存储单元中还可以包括多条字线(word line，WL)结构和多条位线(bit line，BL)结构，其中，WL结构可以与倒装堆叠晶体管的栅极结构相连，从而控制倒装堆叠晶体管的导通和断开。BL结构可以与倒装堆叠晶体管的源极结构或漏极结构相连，从而在倒装堆叠晶体管导通时向与该倒装堆叠晶体管相连的电容结构中写入数据。

在一些实施例中，倒装堆叠晶体管可以包括至少两个晶体管，以第一晶体管和第二晶体管为例，第一晶体管和第二晶体管相背设置，第一晶体管的第二有源结构与第二晶体管的第一有源结构是通过同一工序形成的，因此可以理解为第一晶体管与第二晶体管共用有源结构。

在本申请实施例中，倒装堆叠晶体管中的第一晶体管和第二晶体管为同类型的晶体管，例如垂直沟道晶体管(vertical channel transistor，VCT)，也可以称为垂直环栅晶体管。

图1为本申请实施例中存储器的制备方法的一种实施流程示意图，如图1所示，本申请实施例中的存储器的制备方法可以包括：

步骤S110：在衬底上形成堆叠结构。

其中，堆叠结构包括：在第一方向上依次堆叠的第一半导体结构和第二有源结构，第一半导体结构和第二有源结构在WL区域内沿第一方向自对准。第一方向为衬底的生长方向，即从底部向上生长的方向。

在一些实施例中，步骤S110的实现过程可以分为以下三个步骤：步骤一：在衬底上沿第一方向依次堆叠形成第一材料层和第二材料层；步骤二：在WL区域内对第一材料层和第二材料层进行刻蚀，以形成第一半导体结构和第二半导体结构；步骤三：在BL区域内刻蚀第二半导体结构，以形成第一有源结构。

在步骤一中，第一材料层与第二材料层掺杂相同。

示例地，衬底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(silicon-on-insulator，SOI)衬底等任一半导体衬底。

可以理解的，第一材料层与第二材料层掺杂相同，这样，后续可以将相同掺杂的第一材料层和第二材料层刻蚀后作为倒装堆叠晶体管中正面晶体管(第一晶体管)与背面晶体管(第二晶体管)共用的有源结构。

由于存储器的存储单元包括WL区域和BL区域，因此在衬底上依次堆叠形成第一材料层和第二材料层后，可以刻蚀WL区域和BL区域以形成有源结构。首先可以基于步骤二在WL区域内刻蚀第一材料层和第二材料层，以形成第一半导体结构和第二半导体结构。

在一些实施例中，步骤二的实现过程可以为：在第二材料层上形成第一掩膜，第一掩膜用于定位WL区域；基于第一掩膜，刻蚀第一材料层和第二材料层，以形成第一半导体结构和第二半导体结构。也即是，通过光刻形成掩膜后，沿BL方向进行刻蚀，以形成第一半导体结构和第二半导体结构。

可以理解的，首先可以在第二材料层上形成第一掩膜，第一掩膜用于定位WL区域，因此第一掩膜在WL区域是覆盖一部分第二材料层的，在BL区域是覆盖整个第二材料层的，这样基于第一掩膜对第二材料层和第一材料层进行刻蚀，可以形成第二半导体结构和第一半导体结构。其中，第二半导体结构包括WL区域内的第一有源结构和BL区域内的第二材料层。第一半导体结构包括WL区域内的第二有源结构和BL区域内的第一材料层。

示例地，刻蚀工艺可以为干法刻蚀、湿法刻蚀、反应离子刻蚀等至少一种。

在形成第一半导体结构和第二半导体结构后，可以基于步骤三在BL区域内刻蚀第二半导体结构，以形成第一有源结构。也即是，沿BL方向进行刻蚀，刻蚀停止于第一材料层上，以形成第一有源结构。

在一些实施例中，步骤三的实现过程可以为：在第一掩膜上形成第三掩膜，第三掩膜用于BL的区域；基于第三掩膜，刻蚀第一掩膜和第二半导体结构，以形成第一有源结构。

可以理解的，可以通过第三掩膜定位BL区域，在第一掩膜形成第三掩膜，第三掩膜在BL区域是覆盖一部分第一掩膜的，在WL区域是覆盖整个第一掩膜的，这样基于第三掩膜向下刻蚀时，可以刻蚀BL区域内的第二材料层，以形成第一有源结构。在基于第三掩膜向下刻蚀时，可以以第一材料层为刻蚀阻止层，即基于第三掩膜，向下刻蚀第一掩膜和第二半导体结构，从而形成第一有源结构，WL区域内的结构则不受影响。

在一些实施例中，在刻蚀WL区域，形成第一半导体结构和第二半导体结构后，可以在衬底上沉积氧化物材料，以形成第一浅沟槽隔离(shallow trench isolation，STI)结构。

可以理解的，可以在衬底上沉积氧化物材料，并减薄氧化物材料，使得形成的浅沟槽隔离结构的上表面与第一掩膜的上表面齐平。其中，形成浅沟槽隔离结构的氧化物材料示例地可以为以下任一种：氮化硅(SiN、Si3N4)、二氧化硅(SiO2)或碳氧化硅(SiCO)等。减薄工艺示例地可以为化学机械平坦化(chemical-mechanical planarization，CMP)等工艺。

步骤S120：在第一半导体结构上靠近第一有源结构的区域内进行离子注入，以形成BL结构。

其中，BL结构位于第一半导体结构和第一有源结构之间，第一半导体结构、BL结构和第一有源结构在BL区域内沿第一方向自对准，BL结构的掺杂浓度与第一半导体结构的掺杂浓度不同。

在一些实施例中，步骤S120的实现过程可以为：对BL区域内的第一半导体结构上靠近第一有源结构的区域进行离子注入，以形成BL区域内的第三半导体结构；对第三半导体结构进行退火处理，以形成BL结构。

可以理解的，前述形成的第三掩膜在WL区域是覆盖整个第一掩膜的，也即是，第三掩膜是覆盖整个WL区域的，因此可以基于前述形成的第三掩膜对BL区域内的第一半导体结构上靠近第一有源结构的区域进行离子注入，以形成第三半导体结构。然后对第三半导体结构进行退火处理，由于退火时温度升高，离子会扩散运动至与第三半导体位于同一水平方向的有源结构中，从而形成BL结构，其中，BL结构在WL区域不连续，在BL区域连续。

在一些实施例中，第三半导体的掺杂浓度可以高于第一半导体结构的掺杂浓度，这样可以形成掺杂浓度较高的BL结构。BL结构作为数据传输的通道，它的掺杂浓度主要影响数据传输的效率和噪声性能，较高的掺杂浓度可以提高BL结构的导电性能，降低电阻，从而加快数据传输速度。

在一些实施中，在形成BL结构后，可以去除第三掩膜。

在一些实施例中，在形成BL有源结构后，可以在BL结构上沉积氧化物材料，以形成第二浅沟槽隔离结构。

可以理解的，在形成第一浅沟槽隔离结构和第二浅沟槽隔离结构之后，可以减薄第一浅沟槽隔离结构和第二浅沟槽隔离结构至预设高度，以暴露出正面晶体管的栅极区域，以便后续制备正面晶体管的栅极结构。

步骤S130：基于第一有源结构，形成第一存储器。

在一些实施例中，步骤S130的实现过程可以包括以下两个步骤：基于第一有源结构，形成第一晶体管；在第一晶体管上形成第一电容结构。

在一些实施例中，基于第一有源结构，形成第一晶体管的实现过程可以为：基于第一有源结构，形成第一栅极结构；在BL区域内去除第一栅极结构，形成第一凹槽；在WL区域内的第一栅极结构上以及第一凹槽内沉积绝缘材料，以形成第一绝缘层，第一绝缘层的上表面与第一掩膜的上表面齐平；去除第一掩膜，形成第二凹槽；在第二凹槽内形成第一源漏结构。

可以理解的，在减薄第一浅沟槽隔离结构和第二浅沟槽隔离结构至预设高度后，正面晶体管的栅极区域被暴露，即在第一有源结构之间形成第一栅极凹槽，这样，可以在第一栅极凹槽处沉积绝缘材料，形成第一栅介质层，并在第一栅介质层上沉积金属材料，形成第一栅电极层。第一栅电极层和环绕第一栅电极层的第一栅介质层共同构成第一栅极结构。其中，第一栅介质层的高度可以高于第一栅电极层的高度。

示例地，第一栅介质层可以由氧化硅层加高K值的氧化铪层构成，且氧化硅层和氧化铪层的厚度可以根据晶体管的极性和性能确定。

示例地，第一栅电极层可以由多层的电极材料组成，每层的电极材料包括但不限于铪、锆、钛、钽、铝、这些金属的合金。

由于WL区域中的WL结构是与晶体管的栅极结构连接的，因此WL区域内的第一栅极结构是必要的，而BL区域内的第一栅极结构可以不存在，因此可以选择性去除BL区域内的第一栅极结构。

在一些实施例中，在BL区域内去除第一栅极结构，形成第一凹槽的实现过程可以为：在BL区域内的第一栅电极层上形成牺牲层，牺牲层的上表面与第一栅介质层的上表面齐平；各向异性刻蚀牺牲层的底部和位于牺牲层下方的第一栅电极层，以形成第一凹槽。

可以理解的，可以在BL区域内的第一栅电极层上沉积形成贴附于第一栅电极层的底部、第一栅介质层的侧壁、以及第一掩膜的侧壁上的牺牲层，牺牲层的上表面与第一栅介质层的上表面齐平，然后各向异性刻蚀牺牲层的底部以及位于牺牲层下方的第一栅电极层，得到第一凹槽。由于各向异性刻蚀是从牺牲层的底部向下刻蚀的，而牺牲层的侧壁下方还存在一部分第一栅电极层，因此这部分第一栅电极层得以保留。

其中，绝缘材料示例地可以为氧化物、氮化物等材料。在沉积形成牺牲层时，可以通过原子层沉积(atomic layer deposition，ALD)的方式，在基底的表面沉积形成一层很薄的薄膜。

在一些实施例中，在形成第一凹槽后，可以去除牺牲层。

可以理解的，在形成第一凹槽后，可以在WL区域内的第一栅极结构上以及第一凹槽内沉积绝缘材料，以形成第一绝缘层，第一绝缘层的上表面与第一掩膜的上表面齐平。之后可以去除第一掩膜，形成第二凹槽，并在第二凹槽内形成正面晶体管的第一源漏结构。其中，第一绝缘层用于与正面晶体管的第一源漏结构隔离。在本申请实施例形成的晶体管为VCT的情况下，VCT的源极结构和漏极结构近似对称，因此为便于说明，本申请实施例中提及的第一源漏结构为简称，具体是指第一源极结构和/或第一漏极结构。此外，后续出现的第二源漏结构也是如此。

示例地，可以在第二凹槽内先进行离子注入，沉积金属材料，之后退火形成硅化物，将硅化物作为第一源漏结构，这里仅作示例性说明，在实际操作时可以根据需要决定。在将硅化物作为第一源极结构的情况下，可以将BL结构作为第一漏极结构。在将硅化物作为第一漏极结构的情况下，可以将BL结构作为第一源极结构。

在一些实施例中，可以在WL区域内的第一栅极结构上沉积绝缘材料，形成隔离层，以便只对BL区域进行工艺。如此，可以在去除牺牲层后，去除WL区域上方的隔离层，以便在WL区域和BL区域上都形成第一绝缘层。

在一些实施例中，在去除牺牲层后，还可以在BL区域内的第一凹槽内沉积氧化物材料，形成第一氧化层。然后在BL区域内的第一氧化层和WL区域内的第一栅极结构上形成第一绝缘层。其中，第一氧化层示例地也可以通过ALD沉积形成。

在形成第一源漏结构之后，可以在正面晶体管上形成正面存储器的电容结构。

在一些实施例中，在第一晶体管上形成第一电容结构的实现过程可以为：在第一源漏结构上形成第一介质层；刻蚀第一介质层的第一部分，以暴露第一源漏结构；在第一源漏结构上形成第一电容结构。

可以理解的，可以在第一源漏结构上沉积绝缘介质，形成第一介质层，之后刻蚀第一介质层的一部分，以暴露出下方的第一源漏结构，并在第一源漏结构上先沉积一层金属材料，再沉积电介质材料，之后再沉积一层金属材料，如此可以形成包括第一电极和第二电极、以及位于第一电极和第二电极之间的电容电介质层的第一电容结构，这样即可制备完成正面存储器。其中，位于第一电容结构之间的第一介质层可以作为第一电容结构之间的隔离结构。

步骤S140：对第一存储器进行倒片并去除衬底，以暴露第一半导体结构。

在一些实施例中，步骤S140的实现过程可以为：对第一存储器进行倒片并去除衬底；减薄第一浅沟槽隔离结构至预设高度，以暴露第一半导体结构，减薄后的第一浅沟槽隔离结构用于隔离第一晶体管与第二晶体管。

可以理解的，在形成第一电容结构之后，可以将第一电容结构与载片晶圆键合，随后将第一电容结构进行倒片，并去除衬底，使得第一半导体结构暴露出来，便于后续制备背面存储器。

在一些实施例中，可以在第一电容结构上沉积绝缘材料(如氧化硅)，以形成第三绝缘层，并将第三绝缘层与载片晶圆键合，之后将第一电容结构进行倒片并去除衬底。

在去除衬底后，第一半导体结构的上表面与第一浅沟槽隔离结构的上表面齐平，因此可以减薄第一浅沟槽隔离结构至预设高度，暴露第一半导体结构。其中，预设高度可以根据实际需求进行设定，本申请实施例对此不作限定。

步骤S150：在BL区域内刻蚀第一半导体结构，以形成第二有源结构。

可以理解的，前述形成的第一半导体结构包括WL区域内的第二有源结构和BL区域内的第一材料层。因此，在倒片后，需要刻蚀背面区域停止在BL结构处，以形成第二有源结构，也即沿WL方向刻蚀第一材料层，形成第二有源结构，第二有源结构包括WL区域内的第二有源结构和BL区域内的第二有源结构。

在一些实施例中，在减薄第一浅沟槽隔离结构之后，可以在BL区域内的第一材料层以及WL区域内的第二有源结构上形成第二掩膜，第二掩膜用于定位BL区域的第二有源结构，因此基于第二掩膜向下刻蚀时，可以对BL区域内的第一材料层进行刻蚀，可以形成BL区域的第二有源结构，WL区域内的结构则不受影响。

在一些实施例中，在形成第二有源结构后，可以在BL区域内的BL结构上沉积氧化物材料，以形成第三浅沟槽隔离结构。

可以理解的，在形成第一浅沟槽隔离结构和第三浅沟槽隔离结构之后，可以减薄第一浅沟槽隔离结构和第三浅沟槽隔离结构至预设高度，以暴露出背面晶体管的栅极区域，以便后续制备背面晶体管的栅极结构。

步骤S160：基于第二有源结构，形成第二存储器。

在一些实施例中，步骤S160的实现过程可以包括以下两个步骤：基于第二有源结构，形成第二晶体管；在第二晶体管上形成第二电容结构。

在一些实施例中，基于第二有源结构，形成第二晶体管的实现过程可以为：基于第二有源结构，形成第二栅极结构；在BL区域内去除第二栅极结构，形成第三凹槽；在WL区域内的第二栅极结构上以及第二凹槽内沉积绝缘材料，以形成第二绝缘层，第二绝缘层的上表面与第二掩膜的上表面齐平，第二掩膜位于第二有源结构上；去除第二掩膜，形成第四凹槽；在第四凹槽内形成第二源漏结构。

可以理解的，在减薄第一浅沟槽隔离结构和第三浅沟槽隔离结构至预设高度后，背面晶体管的栅极区域被暴露，即在第二有源结构之间形成第二栅极凹槽，这样，可以在第二栅极凹槽处沉积绝缘材料，形成第二栅介质层，并在第二栅介质层上沉积金属材料，形成第二栅电极层。第二栅介质层和第二栅电极层共同构成第二栅极结构。其中，第二栅介质层的高度可以高于第二栅电极层的高度。

在一些实施例中，在BL区域内去除第二栅极结构，形成第三凹槽的实现过程可以为：在位于BL区域内的第二栅电极层上形成牺牲层，牺牲层的上表面与第二栅介质层的上表面齐平；各向异性刻蚀牺牲层的底部和位于牺牲层下方的第二栅电极层，以形成第三凹槽。

可以理解的，可以在BL区域内的第二栅电极层上沉积形成贴附于第二栅电极层的底部、第二栅介质层的侧壁、以及第二掩膜的侧壁上的牺牲层，牺牲层的上表面与第二栅介质层的上表面齐平，然后各向异性刻蚀牺牲层的底部以及位于牺牲层下方的第二栅电极层，得到第三凹槽。由于各向异性刻蚀是从牺牲层的底部向下刻蚀的，而牺牲层的侧壁下方还存在一部分第二栅电极层，因此这部分第二栅电极层得以保留。

在一些实施例中，在形成第三凹槽后，可以去除牺牲层。

在形成第三凹槽后，可以在WL区域内的第二栅极结构上以及第三凹槽内沉积绝缘材料，以形成第二绝缘层，第二绝缘层的上表面与第二掩膜的上表面齐平。之后可以去除第二掩膜，形成第四凹槽，并在第四凹槽内形成背面晶体管的第二源漏结构。

在一些实施例中，可以在WL区域内的第二栅极结构上沉积绝缘材料，形成隔离层，以便只对BL区域进行工艺。如此，可以在去除牺牲层后，去除WL区域上方的隔离层，以便在WL区域和BL区域上都形成第二绝缘层。

在一些实施例中，在去除牺牲层后，还可以在BL区域内的第三凹槽内沉积氧化物材料，形成第二氧化层。然后在BL区域内的第二氧化层和WL区域内的第二栅极结构上形成第二绝缘层。其中，第二氧化层示例地也可以通过ALD沉积形成。

在形成第二源漏结构之后，可以在背面晶体管上形成背面存储器的电容结构。

在一些实施例中，在第二晶体管上形成第二电容结构的实现过程可以为：在第二源漏结构上形成第二介质层；刻蚀第二介质层的第一部分，以暴露第二源漏结构；在第二源漏结构上形成第二电容结构。

可以理解的，可以在第二源漏结构上沉积绝缘介质，形成第二介质层，之后刻蚀第二介质层的一部分，以暴露出下方的第二源漏结构，并在第二源漏结构上先沉积一层金属材料，再沉积电介质材料，之后再沉积一层金属材料，如此可以形成包括第一电极和第二电极、以及位于第一电极和第二电极之间的电容电介质层的第二电容结构，这样即可制备完成背面存储器。其中，位于第二电容结构之间的第二介质层可以作为第二电容结构之间的隔离结构。

在本申请中，通过在衬底上形成第一半导体结构和第二有源结构，然后在第一半导体上靠近第二有源结构的区域内进行离子注入，以形成位于第一半导体结构和第一有源结构之间的BL结构，第一半导体结构、BL结构和第一有源结构在BL区域内自对准；然后基于正面的有源结构(第一有源结构)，制备第一存储器(正面存储器)；对正面存储器进行倒片并去除衬底，以暴露第一半导体结构；接着在BL区域刻蚀第一半导体结构，形成第二有源结构；最后基于第二有源结构，制备第二存储器(背面存储器)。本申请通过BL区域一体化成型，保证了正背面BL的自对准。通过晶圆键合和倒片，实现正背面集成4F²大小的两个存储单元，因此存储器的等效面积为2F²，相当于减小了存储器的存储单元的面积，并提高了存储器的存储密度和集成度。而且，本申请通过离子注入的方式形成BL结构，步骤简单，可以节约成本。

下面以VCT为例，对本申请实施例提供的存储器的制备方法进行说明。图2为本申请实施例中存储器的俯视示意图，需要说明的是，为便于理解，俯视图中仅示出了BL结构、WL结构以及电容结构。其中，A-A＇方向为存储器沿BL结构的切面方向；B-B＇方向为存储器沿WL结构的切面方向。

图3至图24为本申请实施例的存储器在制备过程中的结构示意图，图25为本申请实施例的存储器的结构示意图。其中，图3至图25的(a)为存储器沿BL结构的切面方向(即A-A＇方向)的切面图，图3至图25的(b)为存储器沿WL结构的切面方向(即B-B＇方向)的切面图。

在一示例中，存储器10的制备过程可以包括以下步骤：

第一步：在原始衬底20上依次形成第一材料层21和第二材料层22，并在第二材料层22上形成第一掩膜23，第一掩膜23用于定义WL区域的有源结构，得到如图3所示的结构。

其中，第一材料层和第二材料层掺杂相同，用于形成正面晶体管和背面晶体管共用的有源结构。

第二步：基于第一掩膜23，依次刻蚀WL区域的第二材料层22和第一材料层21直至衬底20，以形成自对准的半导体结构24，其中，半导体结构24包括第一半导体结构241和第二半导体结构242，得到如图4所示的结构。

第三步：在WL区域内的衬底20上沉积氧化物材料，以形成第一浅沟槽隔离结构25，并进行CMP至第一掩膜23的上表面，得到如图5所示的结构。

第四步：通过光刻、刻蚀形成第三掩膜26，为WL刻蚀做准备，第三掩膜26用于定义WL区域的有源结构，得到如图6所示的结构。

第五步：按照WL光刻版图刻蚀，即基于第三掩膜26进行刻蚀，以形成第一有源结构111，得到如图7所示的结构。

第六步：基于第三掩膜26在第一半导体结构251上进行离子注入，以形成BL区域内的第三半导体结构27，得到如图8所示的结构。

其中，第三半导体结构27的掺杂浓度高于第一半导体结构251的掺杂浓度。

第七步：退火，促进离子扩散，形成完整连接的BL结构28，得到如图9所示的结构。

如图9中的(a)所示，BL结构在BL区域内为连续的结构。如图9中的(b)所示，BL结构在WL区域内为不连续的结构。此步可以保证BL方向的自对准。

第八步：刻蚀第三掩膜26，并在BL区域内的BL结构上沉积形成第二浅沟槽隔离结构29，并CMP第一浅沟槽隔离结构和第二浅沟槽隔离结构至一定高度，得到如图10所示的结构。

第九步：选择性在第一有源结构111的表面沉积绝缘材料，形成第一栅介质层1131，得到如图11所示的结构。

第十步：在第一栅介质层1131上沉积金属材料并CMP至一定高度，形成第一栅电极层1132，得到如图12所示的结构。

其中，第一栅介质层1131和第一栅电极层1132构成第一栅极结构113，第一栅介质层1131的高度高于第一栅电极层1132的高度。

第十一步：通过光刻、刻蚀形成隔离层30，覆盖住WL区域，以便后续只对BL区域进行工艺，得到如图13所示的结构。

第十二步：在第一栅电极层1132上沉积形成贴附于第一栅电极层1132的底部、第一栅介质层1131的侧壁、以及第一掩膜23的侧壁上的牺牲层31，得到如图14所示的结构。

第十三步：各向异性刻蚀牺牲层31的底部以及位于牺牲层31下方的第一栅电极层1132，之后去除牺牲层31，形成第一凹槽32，得到如图15所示的结构。

可以理解的，各向异性刻蚀是从牺牲层的底部向下刻蚀的，而牺牲层的侧壁下方还存在一部分第一栅电极层，因此这部分的第一栅电极层得以保留，参见图15的(a)。

示例地，在沉积形成牺牲层时，可以通过ALD沉积的方式，在基底表面沉积形成一层很薄的牺牲层。

第十四步：在第一凹槽32内沉积氧化物材料，形成第一氧化层33，得到如图16所示的结构。

第十五步：去除WL区域上方的隔离层30，在两个区域内沉积绝缘材料(如SiN)形成第一绝缘层34，得到如图17所示的结构。

第十六步：选择性刻蚀第一掩膜23，形成第二凹槽35，得到如图18所示的结构。

第十七步：在第二凹槽35内形成第一源漏结构112，并在第一源漏结构112上沉积绝缘介质，形成第一介质层36，得到如图19所示的结构。

示例地，可以在第二凹槽35内先进行离子注入，沉积金属材料，之后退火形成硅化物，将硅化物作为第一源漏结构。

第十八步：刻蚀第一介质层36的一部分，以暴露第一源漏结构112，并在第一源漏结构112上形成第一电容结构37，得到如图20所示的结构。

其中，第一电容结构可以包括金属上极板的沉积、电介质层的沉积和金属下极板的沉积，图20仅作简化表示。

在此，第一晶体管的第一漏极结构与BL结构28连接，第一晶体管的第一源极结构与第一电容结构37连接。

第十九步：在第一电容结构37上沉积绝缘材料，形成第三绝缘层13，并将第三绝缘层13与载片晶圆14键合，之后进行倒片，得到如图21所示的结构。

第二十步：去除衬底20至第一浅沟槽隔离结构25处，得到如图22所示的结构。

第二十一步：形成第二掩膜38，基于第二掩膜38进行刻蚀，以形成第二有源结构121，得到如图23所示的结构。

第二十二步：在BL区域内的BL结构上沉积氧化物材料并CMP至一定高度，以形成第三浅沟槽隔离结构39，得到如图24所示的结构。

第二十三步：制备第二晶体管以及第二电容结构43，得到如图25所示的结构。

可以理解的，首先选择性在第二有源结构121的表面沉积绝缘材料，形成第二栅介质层1231，在第二栅介质层1231上沉积金属材料并CMP至一定高度，形成第二栅电极层1232，如此可以构成第二栅极结构123。接着通过光刻、刻蚀形成隔离层，覆盖住WL区域，便于对BL区域进行工艺。之后可以在第二栅电极层1232上沉积形成贴附于第二栅电极层1242的底部、第二栅介质层1231的侧壁、以及第二掩膜38的侧壁上的牺牲层，各向异性刻蚀牺牲层的底部以及位于牺牲层下方的第二栅电极层1232，之后去除牺牲层，形成一凹槽，并在凹槽内沉积氧化物材料，形成第二氧化层40，去除WL区域上方的隔离层，在两个区域内沉积绝缘材料(如SiN)形成第二绝缘层41，选择性刻蚀第二掩膜38，形成一凹槽，在凹槽内形成第二漏极结构122，并在第二源漏结构122上沉积绝缘介质，形成第二介质层42，刻蚀第二介质层42的一部分，以暴露第二源漏结构122，并在第二源漏结构122上形成第二电容结构43。在此，第二晶体管的第二漏极结构与BL结构28连接，第二晶体管的第二源极结构与第二电容结构43连接。

这里可以参考第九步至第十八步。

本申请通过BL区域一体化成型，保证了正背面BL的自对准。通过晶圆键合和倒片，实现正背面集成4F²大小的两个存储单元，因此存储器的等效面积为2F²，相当于减小了存储器的存储单元的面积，并提高了存储器的存储密度和集成度。而且，本申请通过离子注入形成BL结构，步骤简单，可以节约成本。

进一步地，本申请从自对准倒装堆叠晶体管的具体工艺流程出发，与4F² DRAM的制作流程相结合，通过BL一体化成型，保证了BL区域的自对准，通过晶圆键合的倒片，实现正背面DRAM的制作，其体积等效为2F²，实现集成电路尺寸下的进一步微缩。

进一步地，本申请实施例提供的存储器可以使用检测分析仪器进行检测，例如：扫描电子显微镜(scanning electron microscope，SEM)、透射电子显微镜(transmissionelectron microscope，TEM)、扫描透射电子显微镜(scanning transmission electronmicroscopy、STEM)等。以TEM为例，本申请实施例可以采用TEM切片的方式，检测上述存储器的结构，可以观测到正背面都存在存储器基本结构中的1T1C结构。而且切开衬底的截面，可以看到最初是一块完整的硅衬底，后续通过离子注入形成BL结构。

本申请实施例提供一种半导体器件，包括：如上述实施例的存储器。存储器的具体限定可以参见上述的存储器，在此不作赘述。

本申请实施例提供一种电子设备，包括：电路板以及如上述实施例的半导体器件，半导体器件设置于电路板。该半导体器件包括上述存储器。存储器的具体限定可以参见上述的存储器，在此不作赘述。

在本申请实施例中的描述中，参考术语“一个实施例”、“一实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请实施例的至少一个实施例或示例中。在本申请中，对上述术语的示意性表述不是必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本申请中描述的不同实施例或示例以及不同实施例或示例的特征进行结合。

以上所述仅为本申请的较佳实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种存储器的制备方法，其特征在于，所述方法包括：

在衬底上形成堆叠结构，所述堆叠结构包括：在第一方向上依次堆叠的第一半导体结构和第一有源结构，所述第一半导体结构的掺杂浓度与所述第一有源结构的掺杂浓度相同；

在所述第一半导体结构上靠近所述第一有源结构的区域内进行离子注入，以形成位线BL结构，所述BL结构位于所述第一半导体结构和所述第一有源结构之间，所述第一半导体结构、所述BL结构和所述第一有源结构在所述BL区域内沿所述第一方向自对准；

基于所述第一有源结构，形成第一存储器；

对所述第一存储器进行倒片并去除所述衬底，以暴露所述第一半导体结构；

在BL区域内刻蚀所述第一半导体结构，以形成第二有源结构；

基于所述第二有源结构，形成第二存储器，其中，所述第一存储器中的第一源漏结构和所述第二存储器中的第二源漏结构共用所述BL结构。

2.根据权利要求1所述的方法，其特征在于，所述在衬底上形成第一堆叠结构，包括：

在所述衬底上沿所述第一方向依次堆叠形成第一材料层和第二材料层；

在字线WL区域对所述第一材料层和所述第二材料层进行刻蚀，以形成所述第一半导体结构和第二半导体结构；

在所述BL区域内刻蚀所述第二半导体结构，以形成所述第一有源结构。

3.根据权利要求1所述的方法，其特征在于，所述在所述第一半导体结构上靠近所述第一有源结构的区域内进行离子注入，以形成位线BL结构，包括：

对所述BL区域内的第一半导体结构上靠近所述第一有源结构的区域进行离子注入，以形成所述BL区域内的第三半导体结构；

对所述第三半导体进行退火处理，以形成所述BL结构。

4.根据权利要求1所述的方法，其特征在于，所述基于所述第一有源结构，形成第一存储器，包括：

基于所述第一有源结构，形成第一晶体管；

在所述第一晶体管上形成第一电容结构；

所述基于所述第二有源结构，形成第二存储器，包括：

基于所述第二有源结构，形成第二晶体管；

在所述第二晶体管上形成第二电容结构。

5.根据权利要求4所述的方法，其特征在于，所述基于所述第一有源结构，形成第一晶体管，包括：

基于所述第一有源结构，形成第一栅极结构；

在所述BL区域内去除所述第一栅极结构，形成第一凹槽；

在WL区域内的第一栅极结构上以及所述第一凹槽内沉积绝缘材料，以形成第一绝缘层，所述第一绝缘层的上表面与第一掩膜的上表面齐平，所述第一掩膜位于所述第一有源结构上；

去除所述第一掩膜，形成第二凹槽；

在所述第二凹槽内形成第一源漏结构。

6.根据权利要求5所述的方法，其特征在于，所述第一栅极结构包括第一栅电极层和环绕所述第一栅电极层的第一栅介质层，所述第一栅电极层的高度低于所述第一栅介质层的高度；

所述在所述BL区域内去除所述第一栅极结构，形成第一凹槽，包括：

在所述BL区域内的所述第一栅电极层上形成牺牲层，所述牺牲层的上表面与所述第一栅介质层的上表面齐平；

各向异性刻蚀所述牺牲层的底部和所述位于所述牺牲层下方的第一栅电极层，以形成所述第一凹槽。

7.根据权利要求5或6所述的方法，其特征在于，所述在所述第一晶体管上形成第一电容结构，包括：

在所述第一源漏结构上形成第一介质层；

刻蚀所述第一介质层的第一部分，以暴露所述第一源漏结构；

在所述第一源漏结构上形成所述第一电容结构。

8.根据权利要求4所述的方法，其特征在于，所述基于所述第二有源结构，形成第二晶体管，包括：

基于所述第二有源结构，形成第二栅极结构；

在所述BL区域内去除第二栅极结构，形成第三凹槽；

在WL区域内的第二栅极结构上以及所述第三凹槽内沉积绝缘材料，以形成第二绝缘层，所述第二绝缘层的上表面与第二掩膜的上表面齐平，所述第二掩膜位于所述第二有源结构上；

去除所述第二掩膜，形成第四凹槽；

在所述第四凹槽内形成第二源漏结构。

9.一种存储器，使用如权利要求1至8任一项所述制备方法制备而成，其特征在于，包括：

BL结构；

第一存储器；

第二存储器，所述第二存储器与所述第一存储器相背设置，所述第二存储器中的第一源漏结构与所述第一存储器中的第二源漏结构共用所述BL结构。

10.一种半导体器件，其特征在于，包括：如权利要求9所述的存储器。

11.一种电子设备，其特征在于，包括：电路板以及如权利要求10所述的半导体器件，所述半导体器件设置于所述电路板。