CN118899256A - 半导体元件及其制作方法 - Google Patents

Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法主要包括：先将一上晶片接合至一下晶片，其中该上晶片包含一第一金属内连线且该第一金属内连线包含一第一阻障层由该上晶片底表面暴露出来，然后形成一介电层于该上晶片底表面，再形成一第二金属内连线于该介电层内并连接该第一金属内连线，其中该第二金属内连线包含一第二阻障层且该第一阻障层以及该第二阻障层包含一H形。

Description

半导体元件及其制作方法

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种接合上下晶片后于上晶片背面形成金属内连线的方法。

背景技术

随着科技进展，扩增实境(Augmented Reality,AR)、虚拟实境(Virtual Reality,VR)等技术逐渐成熟，在可预见的将来，扩增实境与虚拟实境等技术将普遍应用于人类生活，例如应用于教育、物流、医疗和军事等领域。

目前，扩增实境与虚拟实境主要以头带式显示装置(Head-mounted Display)来实现。其中现行头戴式显示装置通常是将包含有高压元件、中压元件以及/或低压元件的显示器驱动集成电路(display driver integrated circuits,DDIC)经由很长的导线或金属内连线连接至一显示模块(display module)，而经此设计所呈现的通常是尺寸较大的产品，不但占据空间又增加穿戴上的难度。因此，如何通过改良现行制作工艺来提供一种可用于AR或VR环境的显示器即为现行一重要课题。

发明内容

本发明一实施例揭露一种制作半导体元件的方法，其主要先将一上晶片接合至一下晶片，其中该上晶片包含一第一金属内连线且该第一金属内连线包含一第一阻障层由该上晶片底表面暴露出来，然后形成一介电层于该上晶片底表面，再形成一第二金属内连线于该介电层内并连接该第一金属内连线，其中该第二金属内连线包含一第二阻障层且该第一阻障层以及该第二阻障层包含一H形。

本发明另一实施例揭露一种半导体元件，其主要包含一上晶片接合至一下晶片，其中该晶片包含一第一金属内连线且第一金属内连线包含一第一阻障层由上晶片底表面暴露出来。半导体元件又包含一介电层设于上晶片底表面以及一第二金属内连线设于介电层内并连接第一金属内连线，其中第二金属内连线包含一第二阻障层且第一阻障层以及第二阻障层一同包含一H形。

附图说明

图1至图2为本发明一实施例制作一半导体元件的方法示意图；

图3为本发明一实施例的一半导体元件的结构示意图；

图4为本发明一实施例的一半导体元件的结构示意图。

符号说明

12:基底

14:芯片区

16:晶粒封环区

18:第一半导体层

20:绝缘层

22:第二半导体层

24:浅沟隔离

26:主动(有源)元件

28:栅极结构

30:间隙壁

32:间隙壁

34:轻掺杂漏极

36:源极/漏极区域

38:硅化金属层

40:栅极介电层

42:栅极材料层

44:接触洞蚀刻停止层

46:层间介电层

48:接触插塞

50:停止层

52:金属间介电层

54:金属内连线

64:金属内连线

66:介电层

68:金属内连线

70:接触垫

72:保护层

74:阻障层

76:金属层

78:阻障层

80:金属层

M1:第一层金属内连线

M2:第二层金属内连线

M3:第三层金属内连线

具体实施方式

尽管本文讨论了具体的配置及布置，但应该理解，这仅仅是为了说明的目的而完成的。相关领域的技术人员将认识到，在不脱离本案公开内容的精神及范围的情况下，可以使用其他配置及布置。对于相关领域的技术人员显而易见的是，本案公开内容还可以用于各种其他应用中。

需注意到，在说明书中对“一个实施例”、“实施例”、“例示实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括特定的特征、结构或特性。而且，这样的用语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性在相关领域的技术人员的知识范围内。

通常，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”(至少部分取决于上、下文)可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合。类似地，术语诸如“一”、“一个”或“该”再次可以被理解为表达单数用法或传达复数用法，至少部分取决于上、下文。此外，术语“基于”可以被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附加因素，并且至少部分取决于上、下文。

应该容易理解的是，本案公开内容中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得“在...上面”不仅意味着“直接”在某物上，而且还包括在某物上且具有中间特征或其间的层的意义，并且“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括没有中间特征或层(即，直接在某物上)的含义。

此外，为了便于描述，如附图中所表示者，可以使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“较高”等空间相对术语来描述一个元件或特征与另一个元件的关系(一个或多个)或特征(一个或多个)。除了附图中描绘的方向之外，空间相对术语旨在涵盖使用或操作中的元件的不同方位。该装置可以以其他方式定向(旋转90度或在其他方位)并且同样可以相应地解释这里使用的空间相对描述。

如本文所用，术语“基底”是指后续在其上添加材料层的材料。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持未图案化。此外，基底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶片。

如本文所使用的，术语“层”是指包括具有厚度的一区域的材料部分。一层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的程度。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面及底表面之间或在顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地及/或沿着渐缩表面延伸。基底可以是一层，其中可以包括一层或多层，及/或可以在其上面及/或下面具有一层或多层。一层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互连线及/或通孔)以及一个或多个介电层。

请参照图1至图2，图1至图2为本发明一实施例制作一种可应用至AR或VR环境显示器的一半导体元件的方法示意图。如图1所示，首先提供由半导体材料所构成的下晶片例如晶片112与上晶片如晶片114，其中晶片112、114上可定义有一芯片区14以及一晶粒封环区16，且晶片112、114上可依据制作工艺需求设有中压元件、高压元件、像素电路、低压驱动电路的低压元件以及/或图形处理器(graphics processing unit,GPU)等。在本实施例中，各晶片112、114包含由半导体材料所构成的基底12且各基底12又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底甚至硅覆绝缘(silicon-on-insulator,SOI)所构成的基底，这些材料选择均属本发明所涵盖的范围。另外各晶片112、114的基底12上可依据制作工艺或产品需求形成MOS晶体管等主动元件，层间介电层以及/或金属间介电层于金属氧化物半导体晶体管上以及金属内连线设于层间介电层或金属间介电层内并连接各金属氧化物半导体晶体管。

以制备下晶片或晶片112为例，基底12较佳为一硅覆绝缘(silicon-on-insulator,SOI)基底，其主要包含一第一半导体层18、一绝缘层20设于第一半导体层18上以及一第二半导体层22设于绝缘层20上。更具体而言，第一半导体层18与第二半导体层22可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的组，设置于第一半导体层18与第二半导体层22之间的绝缘层20较佳包含二氧化硅(SiO₂)，但不局限于此。需注意的是，本实施例虽较佳选用硅覆绝缘基底作为半导体元件的基底，但依据本发明的其他实施例，基底12又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底，这些材料选择也均属本发明所涵盖的范围。

然后可去除部分第二半导体层22以形成一浅沟隔离(shallow trenchisolation,STI)24环绕第二半导体层22，其中被浅沟隔离24所环绕的第二半导体层22较佳用来设置一主动元件。接着形成至少一主动元件26于芯片区14以及/或晶粒封环区16的基底12上。在本实施例中，所制备的主动元件26较佳为一金属氧化物半导体晶体管，其主要包含一栅极结构28、一间隙壁30与间隙壁32设于栅极结构28侧壁、一轻掺杂漏极34设于间隙壁30两侧的第二半导体层22内以及一源极/漏极区域36设于间隙壁32两侧的第二半导体层22内、一选择性外延层(图未示)设于间隙壁32两侧的第二半导体层22内以及一选择性硅化金属层38设于源极/漏极区域36表面与栅极结构28顶部。

在本实施例中，栅极结构28又细部包含一栅极介电层40以及一栅极材料层42或栅极电极设于栅极介电层40上，其中栅极介电层40可包含二氧化硅、氮化硅或高介电常数(high dielectric constant,high-k)材料而栅极材料层42可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料。

间隙壁30与间隙壁32各自为单一间隙壁，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的组，但不局限于此。除此之外，依据本发明一实施例，各间隙壁30、32又可依据制作工艺需求为一复合式间隙壁，例如又可细部包含一第一子间隙壁(图未示)与第二子间隙壁(图未示)，第一子间隙壁与第二子间隙壁的其中一者的剖面可呈现L型或I型，第一子间隙壁与第二子间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的组，这些实施例均属本发明所涵盖的范围。

然后形成一由氮化硅所构成的接触洞蚀刻停止层(contact etch stop layer,CESL)44于基底12上覆盖栅极结构28，形成一层间介电层46于接触洞蚀刻停止层44上以及接触插塞48于层间介电层46内并连接源极/漏极区域36。之后可进行金属内连线制作工艺形成复数个金属内连线结构于芯片区14以及晶粒封环区16的层间介电层46上，其中各金属内连线结构可包含停止层50、金属间介电层52以及金属内连线54设于停止层50与金属间介电层52内并连接接触插塞48。举例来说，层间介电层46往上可依序形成多层金属内连线54如第一层金属内连线M1、第二层金属内连线M2以及第三层金属内连线M3。

需注意的是，在此阶段晶片112正面或顶表面较佳有金属内连线54暴露出来等待后续与晶片114进行对接，而晶片112背面或底表面也可选择性形成背面接触插塞(backside contact)或金属内连线64连接第一层金属内连线M1。

在本实施例中，金属内连线结构中的各金属内连线54、64可包含沟槽导体(trenchconductor)或接触洞导体(via conductor)，且各金属内连线结构中的各金属内连线54、64均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层52以及/或停止层50中并彼此电连接。例如各金属内连线54、64可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技艺，在此不另加赘述。此外在本实例中金属间介电层52可包含氧化硅或超低介电常数介电层而停止层50则可包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(siliconcarbon nitride,SiCN)，但不局限于此。

在本实施例中，下晶片与上晶片较佳包含相同组成，例如晶片114与晶片112般也包含主动元件26设于SOI所构成的基底12上、层间介电层46以及金属间介电层52设于主动元件26上以及金属内连线54设于金属间介电层52内并连接主动元件26。为了使图示更为简洁并凸显后续设于上晶片背面的制作工艺元件，晶片112、114中的相同元件较佳采用相同编号且晶片114中的部分元件也省略部分标号。

随后将上晶片或晶片114翻转使晶片114正面朝向晶片112正面并将晶片114接合至晶片112，其中晶片112、114可通过例如混合式接合(hybrid bonding)制作工艺等方式将两个晶片112、114中的金属内连线54以正面朝向正面的方式进行对接。

接着形成一介电层66于晶片114底表面，利用可光刻及蚀刻制作工艺去除芯片区14以及晶粒封环区16的部分介电层66以及晶片114内的部分基底12以及部分层间介电层46形成深沟槽开口，填入导电材料于深沟槽开口内并搭配平坦化制作工艺以形成一深沟槽导体(deep via conductor)或金属内连线68于介电层66内并连接晶片114的金属内连线54或更具体而言第一层金属内连线M1。之后可再选择性形成一接触垫(contact pad)70于金属内连线68上以及一保护层72于介电层66上并暴露出接触垫70。在本实施例中，介电层66较佳包含氮化硅，金属内连线64、68较佳包含铜，接触垫70则较佳包含铝，而保护层72则可包含氧化硅或氮化硅，但均不局限于此。

请继续参照图2至图4，图2至图4为图1中深沟槽导体或金属内连线68与晶片114内的金属内连线54连接处的放大示意图。如图2所示，金属内连线68内较佳包含一阻障层74以及一金属层76设于阻障层74上，金属内连线54也包含一阻障层78以及一金属层80设于阻障层78上，其中阻障层74、78可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的组，而金属层76、80可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的组。

从细部来看，金属内连线54内的阻障层78包含一倒U形，金属内连线68内的阻障层74包含U形，阻障层74底表面小于阻障层78底表面或阻障层74宽度小于阻障层78宽度，且阻障层74与阻障层78一同构成一H形。在本实施例中，深沟槽导体或金属内连线68的高度较佳大于金属内连线54高度一倍以上例如两倍、三倍、四倍甚至五倍或以上，因此金属内连线68内的阻障层74高度也较佳大于金属内连线54内的阻障层78高度一倍以上例如两倍、三倍、四倍甚至五倍或以上。另外金属内连线54的宽度则较佳大于金属内连线68宽度，例如金属内连线54宽度可大于金属内连线68本身宽度的10％、20％、30％、40％、50％、60％、70％、80、90％、甚至100％或以上。

此外如图2所示，金属内连线54内的阻障层78底表面较佳切齐金属间介电层52底表面，但金属内连线68内的阻障层74底表面则低于同一层金属间介电层52底表面使U形阻障层74深入倒U形阻障层78内或从另一角度来看金属内连线68底部系向下深入金属内连线54内使两者的底部不相互切齐。

但不局限于此，如图3所示，依据本发明另一实施例，金属内连线54内的阻障层78底表面较佳切齐金属间介电层52底表面，金属内连线68内的阻障层74底表面也切齐同一层金属间介电层52底表面使U形阻障层74与倒U形阻障层78的底部同时切齐金属间介电层52表面。

另外如图4所示，相较于图2实施例中金属内连线68底部向下深入金属内连线54内但金属内连线54中的阻障层78仍接触金属内连线68底部，依据本发明又一实施例当金属内连线68向下深入金属内连线54后可截断金属内连线54中的阻障层78并将其分隔为左右两部分。换句话说，金属内连线68中的阻障层74底表面较佳接触金属层80而阻障层74两侧则接触阻障层78，此变化型也属本发明所涵盖的范围。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种制作半导体元件的方法，其特征在于，包含：

将上晶片接合至下晶片，其中该上晶片包含第一金属内连线且该第一金属内连线包含第一阻障层；

形成介电层于该上晶片底表面；以及

形成第二金属内连线于该介电层以及该上晶片内并连接该第一金属内连线，其中该第二金属内连线包含第二阻障层且该第一阻障层以及该第二阻障层包含H形。

2.如权利要求1所述的方法，其中该第一阻障层包含倒U形。

3.如权利要求1所述的方法，其中该第二阻障层包含U形。

4.如权利要求1所述的方法，其中该第二阻障层底表面小于该第一阻障层底表面。

5.如权利要求1所述的方法，其中该第二阻障层宽度小于该第一阻障层宽度。

6.如权利要求1所述的方法，其中该第一阻障层底表面切齐该上晶片底表面。

7.如权利要求1所述的方法，其中该第二阻障层底表面低于该介电层底表面。

8.如权利要求1所述的方法，其中该第二阻障层深入该第一阻障层内。

9.一种半导体元件，其特征在于，包含：

上晶片，接合至下晶片，其中该上晶片包含第一金属内连线且该第一金属内连线包含第一阻障层；

介电层，设于该上晶片底表面；以及

第二金属内连线，设于该介电层以及该上晶片内并连接该第一金属内连线，其中该第二金属内连线包含第二阻障层且该第一阻障层以及该第二阻障层包含H形。

10.如权利要求9所述的半导体元件，其中该第一阻障层包含倒U形。

11.如权利要求9所述的半导体元件，其中该第二阻障层包含U形。

12.如权利要求9所述的半导体元件，其中该第二阻障层底表面小于该第一阻障层底表面。

13.如权利要求9所述的半导体元件，其中该第二阻障层宽度小于该第一阻障层宽度。

14.如权利要求9所述的半导体元件，其中该第一阻障层底表面切齐该上晶片底表面。

15.如权利要求9所述的半导体元件，其中该第二阻障层底表面低于该介电层底表面。

16.如权利要求9所述的半导体元件，其中该第二阻障层深入该第一阻障层内。