CN118824984A - 高性能半导体扇出封装 - Google Patents

Abstract

本公开涉及高性能半导体扇出封装。本文中描述的实施方案涉及各种半导体装置组合件。在一些实施方案中，一种半导体装置组合件可包含：第一扇出重布层；第一半导体裸片，其安置于所述第一扇出重布层在一方向上的第一侧上且耦合到所述第一扇出重布层的第一面；及第二半导体裸片，其安置于所述第一扇出重布层在所述方向上与所述第一侧不同的第二侧上且耦合到所述第一扇出重布层的与所述第一面不同的第二面。

Description

高性能半导体扇出封装

相关申请案的交叉参考

本专利申请案主张2023年4月20日申请且标题为“高性能半导体扇出封装(HIGH-PERFORMANCE SEMICONDUCTOR FAN OUT PACKAGE)”的第63/497,325号美国临时专利申请案的优先权。现有申请案的公开内容被视为本专利申请案的部分且以引用方式并入到本专利申请案中。

技术领域

本公开大体上涉及半导体装置及形成半导体装置的方法。举例来说，本公开涉及高性能半导体扇出封装。

背景技术

半导体封装可包含半导体衬底、耦合到及/或嵌入于半导体衬底中的一或多个半导体电子组件及形成于半导体衬底之上以囊封一或多个半导体电子组件的壳体。一或多个半导体电子组件可通过电互连件互连以形成一或多个半导体装置，例如一或多个集成电路(IC)(例如一或多个裸片或芯片)。举例来说，半导体电子组件及电互连件可在切割成裸片或芯片之前制造于半导体晶片上以形成一或多个IC且接着封装。半导体封装可称为包含一或多个IC的半导体芯片封装。半导体封装保护半导体电子组件及电互连件免受损坏且包含用于将半导体电子组件及电互连件连接到外部组件(例如电路衬底)的机构，例如经由球、引脚、引线、接触垫或其它电互连结构。半导体装置组合件可为或可包含一半导体封装、多个半导体封装及/或半导体封装的一或多个组件(例如具有或不具有壳体的一或多个半导体装置)。

电子系统组合件可包含电耦合到载体衬底(例如电路衬底)的多个半导体封装。电子系统组合件可包含电耦合到载体衬底的额外系统组件。载体衬底可包含用于使系统组件(包含多个半导体封装及电子系统组合件的其它系统组件)互连的电互连件及导电路径。因此，多个半导体封装可经由载体衬底来电连接到彼此及/或一或多个额外系统组件以形成电子系统组合件。举例来说，其它系统组件可包含无源组件(例如存储电容器)、处理单元(例如中央处理单元(CPU)、图形处理单元(GPU)、微处理器及/或微控制器)、控制单元(例如微控制器、存储器控制器及/或电力管理控制器)或一或多个其它电子组件。

发明内容

根据本公开的一方面，提供一种半导体装置组合件。所述半导体装置组合件包括：第一扇出重布层；第一半导体裸片，其安置于所述第一扇出重布层在一方向上的第一侧上且耦合到所述第一扇出重布层的第一面；及第二半导体裸片，其安置于所述第一扇出重布层在所述方向上与所述第一侧不同的第二侧上且耦合到所述第一扇出重布层的与所述第一面不同的第二面。

根据本公开的另一方面，提供一种半导体封装。所述半导体封装包括：第一重布层；及多个半导体裸片，其无需使用穿硅通路而电耦合到所述第一重布层，所述多个半导体裸片包含：第一半导体裸片，其包含第一多个电触点，其中所述第一半导体裸片电耦合到所述第一重布层的第一侧；及第二半导体裸片，其包含第二多个电触点，其中所述第二半导体裸片电耦合到所述第一重布层的相对第二侧，使得第一多个电触点面向所述第二多个电触点，其中所述第一重布层安置于所述第一多个电触点与所述第二多个电触点之间。

根据本公开的又一方面，提供一种方法。所述方法包括：在第一载体上形成第一重布层，所述第一重布层包含第一多个电迹线；将第一半导体裸片接合到所述第一重布层的第一面，使得所述第一半导体裸片电耦合到所述第一多个电迹线；将所述第一半导体裸片围封于第一模制化合物中；将第二半导体裸片接合到所述第一重布层的第二面，使得所述第二半导体裸片电耦合到所述第一多个电迹线，所述第一重布层的所述第二面背向所述第一重布层的所述第一面；及将所述第二半导体裸片围封于第二模制化合物中。

附图说明

图1是与集成电路相关联的实例设备的图。

图2是与集成电路相关联的实例存储器装置的图。

图3是根据一些实施方案的实例半导体扇出封装的图。

图4A到4N是用于制造半导体扇出封装的实例过程的图。

图5是用于制造本文中描述的各种半导体封装、半导体裸片、存储器装置或类似组件的实例装备的图。

图6是形成具有扇出封装的集成组合件或存储器装置的实例方法的流程图。

具体实施方式

半导体装置组合件(有时称为半导体封装)可包含多个半导体芯片或半导体裸片(本文中有时简称为“裸片”)。举例来说，存储器装置或类似半导体装置可与多芯片封装(MCP)相关联。MCP可整体包含控制器(例如存储器控制器、微控制器或类似控制器)及/或多个半导体裸片(例如存储器裸片，例如NAND裸片、动态随机存取存储器(DRAM)裸片或类似裸片)。在一些情况中，MCP可使用有机衬底来支撑控制器及/或多个半导体裸片。此外，为了减小与MCP相关联的占用面积及/或形状因子大小，多个裸片可例如在衬底上垂直布置成裸片堆叠。裸片堆叠中的裸片中的每一者可经由多个电连接来电耦合到彼此及/或衬底。举例来说，裸片堆叠中的裸片可布置成叠瓦堆叠布置，其中裸片边缘可不对准以便为裸片的边缘附近的线接合提供空间。另外或替代地，在一些情况中，穿硅通路(TSV)(有时称为穿芯片通路(TCV))可提供于裸片堆叠中以提供穿过裸片堆叠到衬底的垂直电连接(例如通路)。

在MCP中使用线接合、TSV或类似电连接可导致某些缺点。举例来说，在包含线接合的封装中，封装性能可相对较差，因为线接合无法提供高速应用所需的高质量信号及/或高功率输送。此外，尽管TSV能够提供高速应用所需的高质量信号及/或高功率输送，但TSV相对制造昂贵及/或需要相对复杂制造工艺，借此降低封装制造处理量且增加制造成本。

本文中描述的一些实施方案能够制造高性能半导体扇出封装(FOP)，例如高性能存储器FOP，其提供可通过消除使用线接合及/或TSV而以高封装处理量及相对低制造成本制造的高密度、小形状因子封装。在一些实施方案中，多个裸片(例如多个存储器芯片)可电耦合到通过晶片级或面板级累积工艺形成的扇出重布层(RDL)。此外，FOP中的每一芯片层级可通过穿过FOP的模制层运行的支柱(例如铜柱)电连接，其中支柱作为RDL工艺的部分被电镀。在此类实施方案中，存储器密度可随每一垂直层级累积工艺而缩放同时消除TSV结构的高成本且维持小形状因子封装(例如芯片尺寸封装)。因此，高性能半导体FOP可允许比与例如层叠封装(PoP)技术的常规制造技术减小导体长度，比常规MCP减少时序延迟，及/或比常规MCP增强信号完整性及功率输送。这些及其它好处在下文结合下图更详细描述。

图1是与集成电路相关联的实例设备100的图。

在图1及后续图中，所说明的x轴、y轴及z轴中的每一者基本上垂直于另两个轴。换句话说，x轴基本上垂直于y轴及z轴，y轴基本上垂直于x轴及z轴，且z轴基本上垂直于x轴及y轴。在一些情况中，展示单个参考数字来指代一表面，或部件的非全部例子可用所述部件的所有表面标记。部件的所有例子可包含所述部件的相关联表面，尽管未标记每个表面。

设备100可包含任何类型的装置或系统，其包含一或多个集成电路105。举例来说，设备100可包含存储器装置、快闪存储器装置、NAND存储器装置、NOR存储器装置、随机存取存储器(RAM)装置、只读存储器(ROM)装置、DRAM装置、静态RAM(SRAM)装置、同步动态RAM(SDRAM)装置、铁电RAM(FeRAM)装置、磁RAM(MRAM)装置、电阻RAM(RRAM)装置、全息RAM(HRAM)装置、固态驱动器(SSD)、微芯片及/或单芯片系统(SoC)及其它实例。在一些情况中，设备100可称为半导体封装、组合件、半导体装置组合件或集成组合件。

如图1中展示，设备100可包含安置于衬底110上的一或多个集成电路105，展示为第一集成电路105-1及第二集成电路105-2。集成电路105可包含任何类型的电路，例如模拟电路、数字电路、射频(RF)电路、电力供应器、电力管理电路、输入-输出(I/O)芯片、专用集成电路(ASIC)、现场可编程门阵列(FPGA)及/或存储器装置(例如NAND存储器装置、NOR存储器装置、RAM装置或ROM装置)。集成电路105可安装于或以其它方式安置于衬底110的表面上。尽管设备100被展示为包含两个集成电路105作为实例，但设备100可包含不同数目个集成电路105。

在一些实施方案中，集成电路105可包含单个半导体裸片115(有时称为裸片)，如由第一集成电路105-1展示。在一些实施方案中，集成电路105可包含多个半导体裸片115(有时称为裸片)，如由第二集成电路105-2展示，其被展示为包含5个半导体裸片115-1到115-5。

如图1中展示，对于包含多个裸片115的集成电路105，裸片115可彼此上下堆叠以减小设备100的占用面积。在一些实施方案中，在堆叠中彼此邻近的裸片115之间可存在间隔件以实现电分离及散热。堆叠裸片115可包含三维电互连件(例如TSV)以在裸片115之间路由电信号。尽管集成电路105-2被展示为包含5个裸片115，但集成电路105可包含不同数目个裸片115(例如至少两个裸片115)。第一裸片115-1(有时称为底部裸片或基底裸片)可安置于衬底110上，第二裸片115-2可安置于第一裸片115-1上，等等。尽管图1展示裸片115堆叠成直堆叠(例如，具有对准裸片边缘)，但在一些实施方案中，裸片115可堆叠成不同布置，例如叠瓦堆叠(例如，具有不对准的裸片边缘，这在裸片115的边缘附近为线接合提供空间)。

设备100可包含保护设备100的内部组件(例如集成电路105)免受损坏及可导致设备100故障的环境因素(例如微粒)的壳体120。取决于对设备100的功能要求，壳体120可为模制化合物、塑料(例如环氧塑料)、陶瓷或另一类型的材料。

在一些实施方案中，设备100可例如通过将设备100电连接到例如印刷电路板(PCB)的电路板125来包含为较高级系统(例如计算机、移动电话、网络装置、SSD、车辆或物联网装置)的部分。举例来说，衬底110可安置于电路板125上，使得衬底110的电触点130(例如接合垫)电连接到电路板125的电触点135(例如接合垫)。

在一些实施方案中，衬底110可使用焊料球140(例如，布置成球栅阵列)来安装于电路板125上，焊料球140可经熔化以在衬底110与电路板125之间形成物理及电连接。另外或替代地，衬底110可安装于及/或使用例如引脚或引线的另一类型的连接器来电连接到电路板125。类似地，集成电路105可包含使用例如线接合、凸块接合或类似物的电接合来电连接到衬底110的对应电垫(例如接合垫)的电垫(例如接合垫)。集成电路105、衬底110及电路板125之间的互连使集成电路105能够将信号接收及传输到设备100的其它组件及/或更高级系统。

如上文指示，图1仅供例示。其它实例可不同于关于图1描述的内容。

图2是与集成电路相关联的实例存储器装置200的图。存储器装置200是上文结合图1描述的设备100的实例。存储器装置200可为经配置以将数据存储于存储器中的任何电子装置。在一些实施方案中，存储器装置200可为经配置以将数据持久存储于非易失性存储器205中的电子装置。举例来说，存储器装置200可为硬盘驱动器、SSD、快闪存储器装置(例如NAND快闪存储器装置或NOR快闪存储器装置)、通用串行总线(USB)拇指驱动器、存储卡(例如安全数字(SD)卡)、辅助存储装置、非易失性存储器快速(NVMe)装置及/或嵌入式多媒体卡(eMMC)装置。

如所展示，存储器装置200可包含非易失性存储器205、易失性存储器210及控制器215。存储器装置200的组件可安装于或以其它方式安置于衬底220上。在一些实施方案中，非易失性存储器205包含单个裸片。另外或替代地，非易失性存储器205可包含多个裸片，例如堆叠半导体裸片225(例如，在直堆叠、叠瓦堆叠或另一类型的堆叠中，其可包含一或多个TSV、线接合或类似电连接)，如上文结合图1描述。

非易失性存储器205可经配置以在存储器装置200断电之后维持存储数据。举例来说，非易失性存储器205可包含NAND存储器或NOR存储器。易失性存储器210需要电力来维持存储数据且会在存储器装置200断电之后丢失存储数据。举例来说，易失性存储器210可包含一或多个锁存器及/或RAM，例如DRAM及/或SRAM。作为实例，易失性存储器210可高速缓存从非易失性存储器205读取或写入到非易失性存储器205的数据及/或可高速缓存由控制器215执行的指令。

控制器215可为经配置以与非易失性存储器205、易失性存储器210及主机装置通信(例如，经由存储器装置200的主机接口)的任何装置。举例来说，控制器215可包含存储器控制器、系统控制器、ASIC、FPGA、处理器、微控制器及/或一或多个处理组件。在一些实施方案中，存储器装置200可包含于包含主机装置的系统中。主机装置可包含经配置以执行指令及将数据存储于非易失性存储器205中的一或多个处理器。

控制器215可经配置以例如通过执行一或多个指令(有时称为命令)来控制存储器装置200的操作。举例来说，存储器装置200可将一或多个指令存储为固件，且控制器215可执行所述一或多个指令。另外或替代地，控制器215可经由主机接口从主机装置接收一或多个指令且可执行所述一或多个指令。举例来说，控制器215可基于一或多个指令将信号传输到非易失性存储器205及/或易失性存储器210及/或从非易失性存储器205及/或易失性存储器210接收信号，例如将数据传送(例如写入或编程)到非易失性存储器205的全部或一部分(例如非易失性存储器205的一或多个存储器单元、页面、子块、块或平面)、从非易失性存储器205的所述全部或部分传送(例如读取)数据及/或擦除非易失性存储器205的所述全部或部分。

如上文指示，图2仅供例示。其它实例可不同于关于图2描述的内容。图2中展示的组件的数目及布置仅供例示。实际上，可存在相较于图2中展示的组件的额外组件、更少组件、不同组件或不同布置组件。

图3是根据本公开的一些实施方案的实例半导体封装300的图。更特定来说，实例半导体封装300可为高性能半导体FOP(例如高性能存储器FOP或类似FOP)。“FOP”可指代与从裸片及/或芯片表面“扇出”(例如，经由RDL)的连接(例如I/O连接或其它电连接)相关联的封装工艺，借此实现比提供于基于有机衬底的封装(例如上文结合图1及2描述的半导体封装)上更多的外部I/O连接。另外或替代地，在一些实施方案中，FOP可指代使用模制化合物(例如环氧模制化合物)来完全嵌入MCP存储器装置或类似半导体装置的一或多个芯片及/或裸片(例如控制器、存储器裸片或类似裸片)而非将一或多个裸片附接于衬底或中介层上。在一些实施方案中，FOP可称为晶片级封装(WLP)技术及/或面板级封装(PLP)技术，因为某些RDL可累积于晶片或封装级处，如下文结合图4A到4N更详细描述。

如图3中展示，半导体封装300可包含第一扇出RDL 302、第二扇出RDL 304及电耦合第一扇出RDL 302及第二扇出RDL 304的多个导电穿封装柱306(例如多个铜支柱、铜互连件或类似柱)。在一些实施方案中，每一扇出RDL 302、304可包含多个电触点、接合垫、迹线、指状物及/或类似电连接以便提供到半导体封装300的其它组件的电连接。因此，多个导电穿封装柱306可将第一扇出RDL 302的电连接与第二扇出RDL 304的电连接电耦合。更特定来说，第一扇出RDL 302可包含第一多个电连接308(例如迹线、垫、触点、指状物及/或类似电连接)，且第二扇出RDL 304可包含第二多个电连接310(例如迹线、垫、触点、指状物及/或类似电连接)，其中多个导电穿封装柱306将第一多个电连接308与第二多个电连接310电耦合。

半导体封装300可进一步包含多个半导体裸片312。更特定来说，如图3中展示，半导体封装300可包含第一半导体裸片312-1、第二半导体裸片312-2、第三半导体裸片312-3及第四半导体裸片312-4。半导体裸片312可为存储器芯片及/或裸片(例如非易失性存储器205(例如NAND裸片)、易失性存储器210(例如DRAM裸片)或其它存储器裸片)、控制器及/或类似半导体裸片。

在一些实施方案中，一或多个半导体裸片312可电耦合到第一扇出RDL 302的第一侧，及/或一或多个半导体裸片312可电耦合到第一扇出RDL 302的相对第二侧。更特定来说，在图3中展示的实例中，第一半导体裸片312-1及第三半导体裸片312-3安置于第一扇出RDL 302(在z轴方向上)的第一侧上，其中第一半导体裸片312-1及第三半导体裸片312-3耦合到第一扇出RDL 302的第一面(例如，在图3中展示的实例中，第一扇出RDL 302在z轴方向上面向上的面)。此外，第二半导体裸片312-2及第四半导体裸片312-4安置于第一扇出RDL302(在z轴方向上)的第二侧上，其中第二半导体裸片312-2及第四半导体裸片312-4耦合到第一扇出RDL 302的第二面(例如，在图3中展示的实例中，第一扇出RDL 302在z轴方向上面向下的面)。就此而言，第一半导体裸片312-1及第三半导体裸片312-3可安置于第一扇出RDL 302的与第二半导体裸片312-2及/或第四半导体裸片312-4相对的侧(在z轴方向上)上。

因此，在一些实施方案中，半导体裸片312可面向相对半导体裸片312，其中第一扇出RDL 302提供于两个半导体裸片312之间。更特定来说，如图3中展示，第一半导体裸片312-1可面向第二半导体裸片312-2，其中第一扇出RDL 302提供于第一半导体裸片312-1与第二半导体裸片312-2之间。类似地，第三半导体裸片312-3可面向第四半导体裸片312-4，其中第一扇出RDL 302提供于第三半导体裸片312-3与第四半导体裸片312-4之间。

在一些实施方案中，每一半导体裸片312可包含电耦合到第一扇出RDL 302的多个电触点314。更特定来说，如图3中以虚线框提供的特写图中最佳所见，半导体裸片312可包含电耦合到第一多个电连接308(例如提供于第一扇出RDL 302的表面上的接合垫)的多个电触点314。在一些实施方案中，多个电触点314可经由一或多个焊料接合316耦合到第一多个电连接308。在一些实施方案中，例如当半导体裸片312使用表面安装(SMT)接合技术安装到第一扇出RDL 302时，一或多个焊料接合316可与焊膏相关联。焊膏可包含悬浮于助焊膏中的粉末焊接材料。在此类实施方案中，胶粘助焊膏可使粉末焊接材料及/或各种组件(例如半导体裸片312)保持于适当位置中直到焊接回流工艺或类似焊接工艺熔化焊料，借此在两个端子(例如，在图3中描绘的实例中，半导体裸片312的多个电触点314中的一者与第一扇出RDL 302的对应接合垫或类似电触点)之间建立电连接。在一些其它实施方案中，一或多个焊料接合316可与一或多个焊料凸块(例如在半导体裸片312制造工艺期间沉积于对应半导体裸片312上的一或多个焊料凸块)相关联。

如图3中进一步展示，在一些实施方案中，包含多个电触点314的半导体裸片312的面可面向相对半导体裸片312的类似面，其中第一扇出RDL 302安置于面对裸片312之间。更特定来说，在所描绘实例中，第一半导体裸片312-1包含第一多个电触点314，第二半导体裸片312-2包含第二多个电触点314，且第一半导体裸片312-1及第二半导体裸片312-2电耦合到第一扇出RDL 302的相对侧，使得第一多个电触点314面向第二多个电触点314，其中第一扇出RDL 302安置于第一多个电触点314与第二多个电触点314之间。类似地，第三半导体裸片312-3包含第三多个电触点314，第四半导体裸片312-4包含第四多个电触点314，且第三半导体裸片312-3及第四半导体裸片312-4电耦合到第一扇出RDL 302的相对侧，使得第三多个电触点314面向第四多个电触点314，其中第一扇出RDL 302安置于第三多个电触点314与第四多个电触点314之间。以此方式，半导体裸片312可无需使用TSV而电耦合到第一扇出RDL 302，同时维持相对小形状因子(例如芯片尺寸封装)。

在一些实施方案中，半导体裸片312可由模制化合物围封。更特定来说，如图3中展示，第一半导体裸片312-1及第三半导体裸片312-3可由第一模制化合物318(例如第一模制层)围封，且第二半导体裸片312-2及第四半导体裸片312-4可由第二模制化合物320(例如第二模制层)围封。在一些实施方案中，多个导电穿封装柱306可延伸穿过模制化合物，借此使半导体封装300的组件(例如第一扇出RDL 302及第二扇出RDL 304)不使用TSV而彼此电耦合。更特定来说，在图3中展示的实例中，多个导电穿封装柱306可延伸穿过第一模制化合物318，借此将第一扇出RDL 302电耦合到第二扇出RDL 304。此外，在此实施方案中，第二模制化合物320(例如第二模制层)不包含导电穿封装柱306，因为没有扇出RDL构建于第二模制化合物320的外表面上。然而，在一些其它实施方案中，额外扇出RDL可包含于半导体封装300中，例如用于包含更多半导体裸片312用于需要更高密度封装的应用的目的。在此类实施方案中，第三扇出RDL可包含于第二模制化合物320上(例如，在图3中展示的定向上，在第二模制化合物320在z轴方向上的最下表面上)，且因此导电穿封装柱306可包含于第二模制化合物320中以便将第三扇出RDL电耦合到第一扇出RDL 302。

在一些实施方案中，半导体封装300可包含多个焊料凸块322(例如多个焊料球)，例如用于将半导体封装300耦合到更大系统的衬底的目的。更特定来说，如图3中展示，半导体封装300可包含耦合到第二扇出RDL 304的多个焊料凸块322。在一些实施方案中，多个焊料凸块322可安置于第二扇出RDL 304在z轴方向上的与其上安置第一半导体裸片312-1及/或第三半导体裸片312-3的侧相对的侧上。换句话说，第一半导体裸片312-1及/或第三半导体裸片312-3可安置于第二扇出RDL 304的向内侧上，且多个焊料凸块322可耦合到第二扇出RDL 304的相对向外侧，如图3中展示。

在一些实施方案中，与采用TSV、线接合或其它接合技术的半导体封装相比，图3中展示的扇出半导体封装300可展现性能及其它改进。举例来说，半导体裸片312(例如存储器芯片)可附接到通过晶片级或面板级累积工艺(如下文结合图4A到4N更详细描述)形成的一或多个扇出RDL(例如，在图3中展示的实例中，第一扇出RDL 302)，及/或半导体封装300的每一芯片层级可经由可作为RDL工艺(如下文结合图4B更详细描述)的部分而电镀的穿模支柱、柱或类似互连件来电连接。以此方式，裸片密度(例如存储器密度)可随每一垂直层级累积工艺而缩放，从而消除高成本TSV结构，同时维持小形状因子封装(例如芯片尺寸封装)。与常规PoP技术相比，消除使用TSV同时维持小形状因子封装可降低与半导体封装300相关联的制造成本及/或能够减小导体长度。半导体封装300的结构可进一步减少时序延迟且增强高速应用的信号完整性及功率输送，这是使用线接合技术无法实现的。就此而言，半导体封装300可导致比TSV封装更低的成本、高密度缩放、高速性能及高功率输送，同时实现小形状因子封装(例如芯片尺寸封装)。

如上文指示，图3仅供例示。其它实例可不同于关于图3描述的内容。

图4A到4N是用于制造半导体FOP的实例过程400的图。更特定来说，图4A到4N是可用于制造上文结合图3描述的半导体封装300的实例过程400的图。结合图4A到4N展示及描述的制造工艺400可使用各种半导体制造装备执行，例如下文结合图5描述的半导体制造装备。

如图4A中展示，过程400可包含接收第一载体402。在一些实施方案中，第一载体402可为晶片形载体(例如，在基于晶片的制造工艺中)、面板形载体(例如，在基于面板的制造工艺中)、条形载体(例如，在基于条的制造工艺中)或类似载体。第一载体402可由用于半导体封装制造工艺中的任何合适材料构造。在一些实施方案中，第一载体402可为玻璃载体，其可有助于激光剥离工艺。在一些实施方案中，第一载体402可包含(例如，可层压或涂覆有)第一释放层404，有时称为牺牲层。第一释放层404可通过准许第一载体402在封装形成之后容易地从半导体封装移除来在剥离工艺(例如激光剥离工艺或另一剥离工艺)期间提供帮助，如下文结合图4I更详细描述。

在一些实施方案中，过程400可称为先RDL FOP工艺，因为RDL层(例如第一扇出RDL302)首先构建于第一载体402及/或第一释放层404上，且剩余组件(例如裸片、模制化合物或类似组件)接着在z轴方向上累积于RDL顶上。在这方面，第一载体402及/或第一释放层404可经制备用于在其上形成RDL。此可包含执行某些RDL制备步骤，例如聚酰亚胺图案化工艺、种子层沉积工艺、光致抗蚀剂涂覆工艺或类似制备步骤。

如图4B中展示，过程可包含将扇出RDL、支柱及/或垫累积于第一载体402及/或第一释放层404之上。举例来说，过程400可包含在第一载体402上(更特定来说，在第一载体402的第一释放层404上)形成第一扇出RDL 302。如上文结合图3描述，第一扇出RDL 302可包含第一多个电连接308(例如电迹线、垫、互连件、指状物或类似电连接)，且因此过程可包含在电介质或类似材料中形成及/或电镀第一多个电连接308。换句话说，过程400可包含形成在电介质层内包含导电迹线的电介质层。另外或替代地，过程400可包含形成及/或电镀远离第一扇出RDL 302的第一面(例如，在图4B中展示的实例中，第一扇出RDL 302的向上面)延伸的多个支柱(例如多个导电穿封装柱306)。

更特定来说，例如信号迹线、接合垫、线接合指状物或类似连接(例如第一多个电连接308、多个导电穿封装柱306或类似电连接)的电连接可整体形成于第一扇出RDL 302中(例如，可整体形成于第一扇出RDL 302的电介质内)用于将第一扇出RDL 302接合到半导体封装300的一或多个其它组件(例如第二扇出RDL 304、一或多个半导体裸片312或类似组件)的目的及/或用于在整个第一扇出RDL 302内及/或在整个半导体封装300内传导电(例如信号)的目的。在一些实施方案中，在第一载体402及/或第一释放层404上形成第一扇出RDL 302可包含形成基于金属(例如铜)的RDL及/或形成基于金属(例如铜)的垫层。更特定来说，第一扇出RDL 302可经由镀金属(例如铜)工艺、光致抗蚀剂剥除工艺、种子层蚀刻工艺或类似工艺形成于第一载体402及/或第一释放层404上。

如由图4C及4D展示，过程400可包含将一或多个半导体裸片312接合到第一扇出RDL 302的第一面，使得一或多个半导体裸片312电耦合到第一扇出RDL 302的第一多个电连接308。更特定来说，如图4C及4D中展示，过程400可包含使用焊料接合316将第一半导体裸片312-1及第三半导体裸片312-3接合到第一扇出RDL 302的第一面(例如在z轴方向上面向上的面)。在一些实施方案中，焊料接合316可与焊膏相关联。在一些其它实施方案中，焊料接合316可与凸块接合(例如焊料凸块接合、支柱凸块接合及/或其它凸块接合)相关联。在一些实施方案中，半导体裸片312可为倒装芯片裸片，其经制造有在z轴方向上面向上的多个凸块(例如焊料凸块或球、支柱凸块或类似凸块)及接着在图4C及4D中展示的芯片附接工艺期间倒装，使得凸块面向第一扇出RDL 302且接合到其。焊料接合316可使用回流工艺、热压接合(TCB)工艺或类似工艺形成。

如图4E中展示，过程400可包含将一或多个半导体裸片312及多个导电穿封装柱306围封于第一模制化合物318中。更特定来说，过程400可包含将第一半导体裸片312-1、第三半导体裸片312-3及/或多个导电穿封装柱306围封于第一模制化合物318中。在一些实施方案中，将第一半导体裸片312-1、第三半导体裸片312-3及/或多个导电穿封装柱306围封于第一模制化合物318中可与压缩成型工艺(有时称为晶片级压缩成型工艺及/或面板级压缩成型工艺)相关联。在一些实施方案中，压缩成型工艺可导致包覆成型，其中第一模制化合物318在z轴方向上延伸比半导体封装300原本期望的更高(例如，第一模制化合物318可延伸超过多个导电穿封装柱306的上表面及/或可延伸超过某些设计规格)。在此类实施方案中，可执行额外模具处理步骤，例如背面研磨、穿封装柱显露或类似工艺，如下文结合图4M更详细描述。

如图4F中展示，在一些实施方案中，另一扇出RDL可形成于第一模制化合物318之上。更特定来说，过程400可包含在第一模制化合物318上形成第二扇出RDL 304。在一些实施方案中，第二扇出RDL 304可使用与上文结合形成第一扇出RDL 302描述的过程基本上类似的过程来形成。更特定来说，以与上文结合图4B描述类似的方式，形成第二扇出RDL 304可包含形成基于金属(例如铜)的RDL及/或形成基于金属(例如铜)的垫层。举例来说，第一层可使用镀金属(例如铜)工艺、光致抗蚀剂剥除工艺、种子层蚀刻工艺或其它类似工艺形成于第一模制化合物318上。后续层可通过重复过程(例如镀金属(例如铜)工艺、光致抗蚀剂剥除工艺、种子层蚀刻工艺或其它类似工艺)多次来形成以创建多层RDL。

在一些实施方案中，第二扇出RDL 304可包含第二多个电连接310(例如迹线、垫、互连件、指状物或类似电连接)。在此类实施方案中，第二扇出RDL 304且更特定来说，第二扇出RDL 304的第二多个电连接310可经由多个导电穿封装柱306电耦合到第一多个电连接308，如图4F中展示。此外，在一些实施方案中，第二多个电连接310可包含垫或类似电触点用于将半导体封装300电耦合到更高级系统的衬底(例如PCB)的目的。更特定来说，在一些实施方案中，形成第二扇出RDL 304可包含在第二扇出RDL 304的向外面(例如第二扇出RDL304在z轴方向上面向上的面，如图4F中展示)上形成铜垫或类似电触点，其可用于将半导体封装300电耦合到更高级系统的衬底、PCB或类似组件的目的。

如图4G中展示，过程400可包含在第二扇出RDL 304上形成多个焊料凸块322(例如焊料球)。在一些实施方案中，多个焊料凸块322可焊接(例如，附接及回流)到第二扇出RDL304用于提供到更高级系统的PCB或类似结构的电连接的目的。在一些实施方案中，将多个焊料凸块322附接到第二扇出RDL 304可称为晶片级焊料球附接及回流及/或面板级焊料球附接及回流。

如图4H中展示，过程400可包含将第二载体406(其可包含第二释放层408)接合到第二扇出RDL 304。更特定来说，过程400可包含通过多个焊料凸块322将第二载体406及/或第二释放层408接合到第二扇出RDL 304。第二载体406可用于在后续裸片附接及/或成型步骤期间支撑半导体封装300，如下文结合图4I到4N更详细描述。

如图4I中展示，过程400可包含将第一载体402从第一扇出RDL 302剥离。在一些实施方案中，剥离工艺(有时称为晶片级剥离工艺及/或面板级剥离工艺)可用于将第一载体402从第一扇出RDL 302剥离。在一些实施方案中，第一载体402及/或第一释放层404可经由激光剥离工艺从第一扇出RDL 302移除。在一些实施方案中，将第一载体402及/或第一释放层404从第一扇出RDL 302移除可包含清洁第一扇出RDL 302的底面(在z轴方向上)以便在移除第一载体402之后移除残留粘合剂、第一释放层404的部分(例如牺牲层的部分)或类似污染物。

如图4J及4K中展示，过程400可包含将一或多个半导体裸片312接合到第一扇出RDL 302的第二面(例如背向第一半导体裸片312-1及/或第三半导体裸片312-3附接到的第一扇出RDL 302的面的第一扇出RDL 302的面)，使得半导体裸片312电耦合到第一扇出RDL302的第一多个电连接308。更特定来说，如图4J及4K中展示，过程400可包含使用焊料接合316(例如焊膏、焊料凸块或类似焊料接合，如上文结合图4C及4D描述)将第二半导体裸片312-2及第四半导体裸片312-4接合到第一扇出RDL 302的第二面(例如第一扇出RDL 302在z轴方向上面向下的面)。

如图4L中展示，过程400可包含将第二半导体裸片312-2及/或第四半导体裸片312-4围封于第二模制化合物320中。在一些实施方案中，将第二半导体裸片312-2及/或第四半导体裸片312-4围封于第二模制化合物320中可与压缩成型工艺(例如晶片级压缩成型工艺及/或面板级压缩成型工艺)相关联。在一些实施方案中，压缩成型工艺可导致包覆成型，其中第二模制化合物320在z轴方向上延伸比半导体封装300原本期望的更低(例如，第二模制化合物320可延伸超过某些设计规格)。在此类实施方案中，可执行额外模具处理步骤，例如背面研磨、穿封装柱显露或类似工艺。

更特定来说，如图4M中展示，过程400可包含研磨第二模制化合物320以移除第二模制化合物320的一部分410。在一些实施方案中，移除第二模制化合物320的部分410可经执行用于暴露第二半导体裸片312-2的表面412及/或暴露第四半导体裸片312-4的表面414的目的。暴露第二半导体裸片312-2的表面412及/或第四半导体裸片312-4的表面414可通过在半导体封装300安装到更高级系统的衬底(例如PCB)时将第二半导体裸片312-2及/或第四半导体裸片312-4暴露于周围环境来改进第二半导体裸片312-2及/或第四半导体裸片312-4的散热及/或热性能。

如图4N中展示，过程400可包含将第二载体406从第二扇出RDL 304剥离，从而导致完整半导体封装300。更特定来说，以与上文结合图4I中的第一载体402描述类似的方式，第二载体406及/或第二释放层408可经由激光剥离工艺从第二扇出RDL 304移除。在一些实施方案中，将第二载体406及/或第二释放层408从第二扇出RDL 304移除可包含清洁第二扇出RDL 302的顶面(在z轴方向上)以便在移除第二载体406之后移除残留粘合剂、第二释放层408的部分(例如牺牲层的部分)或类似污染物。

如上文指示，图4A到4N仅供例示。其它实例可不同于关于图4A到4N描述的内容。

图5是用于制造本文中描述的各种半导体封装、半导体裸片、存储器装置或类似组件的实例装备500的图。在一些实施方案中，装备500可用于制造半导体封装300。如图5中展示，装备500可包含封装系统502。封装系统502可包含一或多个装置或工具，例如印刷机504、胶带滚轮506、背面研磨机508、切割及/或钻孔机510、载体512、裸片放置工具514、焊接工具516、回流炉518、助焊剂清除机520、等离子体室522、施配器及/或成型工具524及/或固化装置526。一或多个装置可为可彼此物理或通信耦合。举例来说，一或多个装置可经由有线连接及/或无线连接(例如经由总线528)来互连。另外或替代地，一或多个装置可形成电子组装生产线的部分。

印刷机504可为能够在例如硅、电介质材料、聚酰亚胺层或类似材料的材料中印刷图案用于形成集成电路、RDL或类似物的目的的装置。在一些实施方案中，印刷机504可为能够在材料中印刷图案以形成集成电路的光刻装置。

胶带滚轮506可为能够将胶带(例如背面研磨胶带)层压于半导体晶片及/或半导体裸片上的装置。胶带滚轮506能够在胶带层压到晶片或裸片上时向胶带施加压力。

背面研磨机508可为能够研磨半导体晶片、半导体裸片及/或半导体装置组合件的背面以借此将晶片、裸片及/或半导体装置组合件的厚度减小到期望厚度的装置(例如，如上文结合图4M描述)。在一些实施方案中，背面研磨机508可与旋转台、卡盘台及/或磨轮相关联用于将晶片、裸片及/或组合件研磨到合适厚度的目的。

切割及/或钻孔机510可为能够从晶片切割裸片(例如微控制器、存储器裸片或其它半导体裸片)的装置。在一些实施方案中，切割及/或钻孔机510可包含用于从晶片切割裸片的一或多个切割刀片及/或一或多个激光器。在一些实施方案中，切割及/或钻孔机510可为能够钻通模制化合物中的通路的装置。举例来说，切割及/或钻孔机510可包含能够钻通模制化合物中的通路的激光器。

载体512可为能够在裸片及/或芯片附接工艺期间、在压缩成型工艺期间或在类似工艺期间支撑及/或承载衬底的装置。载体512可由例如石英、玻璃或类似材料的无污染材料构造且能够承受高温。就此而言，载体512能够承载衬底及/或一或多个裸片通过一或多个炉，例如回流炉518及/或固化装置526。

裸片放置工具514可为能够将裸片放置到衬底、RDL或类似安装表面上的高精度工具。在一些实施方案中，裸片放置工具514能够在放置工艺期间翻转倒装芯片裸片，使得可在初步制造步骤期间面向上的倒装芯片裸片的有源表面可在倒装芯片裸片放置工艺期间面向衬底。在一些实施方案中，裸片放置工具514可包含能够在倒装芯片裸片附接工艺期间使裸片上的凸块接合与衬底上的接合垫对准的一或多个传感器。在一些实施方案中，裸片放置工具可经配置以将裸片附接组件(例如将裸片耦合到衬底的裸片附接膜(DAF))放置于裸片、衬底之间。

焊接工具516能够在半导体封装的组件之间形成一或多个焊料连接。举例来说，焊接工具516能够通过将连接线接合垫的导线从一个组件焊接到另一组件的线接合垫来形成半导体封装的组件之间的线接合连接。在一些实例中，焊接工具516能够将焊膏施加于电子组件的电触点之间，例如在提供于半导体组件的电触点与提供于衬底及/或RDL上的对应电触点之间。另外或替代地，焊接工具516能够施加焊料或其它导电材料以形成将形成于裸片与衬底之间的电连接的一部分。举例来说，焊接工具516能够将焊料凸块网格(例如微型球)施加于裸片及/或模制裸片组合件，其将在倒装芯片附接工艺或类似物期间与衬底上的凸块垫网格对准。

回流炉518可为能够将组件加热到合适温度以致使焊料或其它接合材料回流以借此致使焊料或类似材料熔化且在两个组件之间形成电连接的装置。

助焊剂清除机520可为能够移除来自焊接工艺的残留助焊剂的装置。在一些实施方案中，助焊剂清除机520可包含能够通过热处理工艺移除残留助焊剂的加热器。另外或替代地，助焊剂清除机520可包含能够将清除剂施加于组件以便从其移除残留助焊剂的喷嘴或类似装置。

等离子体室522可为能够对组件提供等离子体处理的装置。在一些实施方案中，等离子体室522能够直接或间接将等离子体流施加于组件的区域，例如用于在组件上准备区域用于接收环氧底部填充胶或类似物的目的。

施配器及/或成型工具524可为能够围绕裸片或类似组件施配填充材料的装置。在一些实施方案中，施配器及/或成型工具524能够在压缩成型工艺期间施配模制化合物(例如环氧模制化合物)。在一些实施方案中，施配器及/或成型工具524可包含能够在压力下通过毛细作用施加环氧底部填充胶的点胶针，例如通过围绕裸片及/或其它电组件的外围施配底填材料，使得底填材料在裸片及/或其它电组件下面流动且填充裸片及/或其它电组件与衬底之间的空间。

固化装置526可为能够固化材料(例如紫外(UV)固化粘合层、模制化合物(例如环氧模制化合物)、环氧底填材料、可模制底填(MUF)材料或类似材料)的装置。在一些实施方案中，固化装置526可包含能够用UV光照射背面研磨胶带以便固化其粘合层的UV灯。在一些实施方案中，固化装置526可为经配置以将模制化合物加热到合适固化温度的炉。另外或替代地，固化装置526能够经由化学反应、通过施加UV光、通过施加其它辐射或类似物来固化模制化合物。

图5中展示的装置及网络的数目及布置仅供例示。实际上，可存在相较于图5中展示的装置的额外装置、更少装置、不同装置或不同布置装置。此外，图5中展示的两个或更多个装置可实施于单个装置内，或图5中展示的单个装置可实施为多个分布式装置。另外或替代地，装备500的一组装置(例如一或多个装置)可执行描述为由装备500的另一组装置执行的一或多个功能。

图6是形成具有扇出封装的高性能集成组合件或存储器装置的实例方法600的流程图。在一些实施方案中，图6的一或多个过程框可由各种半导体制造装备执行，例如上文结合图5描述的半导体制造装备。

如图6中展示，方法600可包含在第一载体上形成第一重布层，第一重布层包含第一多个电迹线(框610)。如图6中进一步展示，方法600可包含将第一半导体裸片接合到第一重布层的第一面，使得第一半导体裸片电耦合到第一多个电迹线(框620)。如图6中进一步展示，方法600可包含将第一半导体裸片围封于第一模制化合物中(框630)。如图6中进一步展示，方法600可包含将第二半导体裸片接合到第一重布层的第二面，使得第二半导体裸片电耦合到第一多个电迹线，第一重布层的第二面背向第一重布层的第一面(框640)。如图6中进一步展示，方法600可包含将第二半导体裸片围封于第二模制化合物中(框650)。

方法600可包含额外方面，例如下文及/或结合本文中别处描述的一或多个其它方法描述的任何单个方面或任何方面组合。

在第一方面中，第一重布层包含远离第一重布层的第一面延伸的多个支柱，方法进一步包括在第一模制化合物上形成第二重布层，第二重布层包含经由多个支柱电耦合到第一多个电迹线的第二多个电迹线。

在第二方面中，单独或与第一方面组合，方法600包含将第二载体接合到第二重布层及将第一载体从第一重布层剥离。

在第三方面中，单独或与第一及第二方面中的一或多者组合，方法600包含在第二重布层上形成多个焊料凸块，其中第二载体通过多个焊料凸块接合到第二重布层。

在第四方面中，单独或与第一到第三方面中的一或多者组合，方法600包含在将第二半导体裸片围封于第二模制化合物中之后，将第二载体从第二重布层剥离。

在第五方面中，单独或与第一到第四方面中的一或多者组合，方法600包含研磨第二模制化合物以暴露第二半导体裸片的表面。

尽管图6展示方法600的实例框，但在一些实施方案中，方法600可包含相较于图6中描绘的框的额外框、更少框、不同框或不同布置框。在一些实施方案中，方法600可包含形成半导体封装300、包含半导体封装300的集成组合件、半导体封装300的本文中描述的任何部分及/或包含半导体封装300的集成组合件的本文中描述的任何部分。举例来说，方法600可包含形成部分302到322中的一或多者。

在一些实施方案中，一种半导体装置组合件包含：第一扇出重布层；第一半导体裸片，其安置于所述第一扇出重布层在一方向上的第一侧上且耦合到所述第一扇出重布层的第一面；及第二半导体裸片，其安置于所述第一扇出重布层在所述方向上的与所述第一侧不同的第二侧上且耦合到所述第一扇出重布层的与所述第一面不同的第二面。

在一些实施方案中，一种半导体封装包含：第一重布层；及多个半导体裸片，其无需使用穿硅通路而电耦合到所述第一重布层，所述多个半导体裸片包含：第一半导体裸片，其包含第一多个电触点，其中所述第一半导体裸片电耦合到所述第一重布层的第一侧；及第二半导体裸片，其包含第二多个电触点，其中所述第二半导体裸片电耦合到所述第一重布层的相对第二侧，使得第一多个电触点面向所述第二多个电触点，其中所述第一重布层安置于所述第一多个电触点与所述第二多个电触点之间。

在一些实施方案中，一种方法包含：在第一载体上形成第一重布层，所述第一重布层包含第一多个电迹线；将第一半导体裸片接合到所述第一重布层的第一面，使得所述第一半导体裸片电耦合到所述第一多个电迹线；将所述第一半导体裸片围封于第一模制化合物中；将第二半导体裸片接合到所述第一重布层的第二面，使得所述第二半导体裸片电耦合到所述第一多个电迹线，其中所述第一重布层的所述第二面背向所述第一重布层的所述第一面；及将所述第二半导体裸片围封于第二模制化合物中。

前述公开内容提供说明及描述，但不希望是详尽的或将实施方案限于所公开的精确形式。修改及变化可鉴于上述公开内容进行或可从本文中描述的实施方案的实践获取。

图中各种元件的定向被展示为实例，且所说明实例可相对于所描绘定向旋转。本文中提供的描述及所附权利要求书涉及具有各种特征之间的描述关系的任何结构，无论结构是呈图式的特定定向还是相对于此定向旋转。类似地，为了便于描述，本文中使用例如“下方”、“下面”、“下”、“上方”、“上”、“中间”、“左”及“右”的空间相对术语来描述一个元件与一或多个其它元件的关系，如图中说明。除图中描绘的定向之外，空间相对术语还希望涵盖元件、结构及/或组合件在使用或操作中的不同定向。结构及/或组合件可以其它方式定向(旋转90度或呈其它定向)，且本文中使用的空间相对描述词可相应解译。此外，除非另有指示，否则图中的横截面图仅展示横截面的平面内的特征且不展示横截面的平面后的材料以便简化图式。如本文中使用，术语“基本上”意味着“在合理制造及测量公差内”。

即使特征的特定组合在权利要求书中叙述及/或在说明书中公开，但这些组合不希望限制本文中描述的实施方案的公开内容。这些特征中的许多可以权利要求书中未明确叙述及/或说明书中未明确公开的方式组合。举例来说，本公开包含权利要求组中的每一从属权利要求结合所述权利要求组中的每个其它个别权利要求及所述权利要求组中的多个权利要求的每个组合。如本文中使用，涉及项目列表“中的至少一者”的短语指代所述项目的任何组合，包含单个成员。作为实例，“a、b或c中的至少一者”希望涵盖a、b、c、a+b、a+c、b+c及a+b+c以及与多个相同元素的任何组合(例如a+a、a+a+a、a+a+b、a+a+c、a+b+b、a+c+c、b+b、b+b+b、b+b+c、c+c及c+c+c或a、b及c的任何其它排序)。

本文中使用的元件、动作或指令不应被解释为关键或必要的，除非明确如此描述。而且，如本文中使用，冠词“一”希望包含一或多个项目且可与“一或多个”互换使用。此外，如本文中使用，冠词“所述”希望包含结合冠词“所述”参考的一或多个项目且可与“所述一或多个”互换使用。当想要仅一个项目时，使用短语“仅一个”、“单个”或类似语言。而且，如本文中使用，术语“具有”或类似物希望为不限制其修饰的元件的开放式术语(例如，“具有”A的元件还可具有B)。此外，除非另有明确陈述，否则短语“基于”希望意味着“至少部分基于”。如本文中使用，术语“多个(multiple)”可用“多个(a plurality of)”取代，且反之亦然。而且，如本文中使用，除非另有明确陈述(例如，如果与“(两者中)任一个”或“…中的仅一者”组合使用)，否则术语“或”在用于一系列中时希望具包含性且可与“及/或”互换使用。

Claims (20)

1.一种半导体装置组合件，其包括：

第一扇出重布层；

第一半导体裸片，其安置于所述第一扇出重布层在一方向上的第一侧上且耦合到所述第一扇出重布层的第一面；及

第二半导体裸片，其安置于所述第一扇出重布层在所述方向上的与所述第一侧不同的第二侧上且耦合到所述第一扇出重布层的与所述第一面不同的第二面。

2.根据权利要求1所述的半导体装置组合件，其进一步包括第二扇出重布层，其中所述第二扇出重布层安置于所述第一半导体裸片在所述方向上的与其上安置所述第一扇出重布层的侧相对的侧上。

3.根据权利要求2所述的半导体装置组合件，其中所述第一扇出重布层经由多个导电穿封装柱电耦合到所述第二扇出重布层。

4.根据权利要求3所述的半导体装置组合件，其中所述第一半导体裸片由模制化合物围封，且其中所述多个导电穿封装柱延伸穿过所述模制化合物。

5.根据权利要求2所述的半导体装置组合件，其进一步包括耦合到所述第二扇出重布层的多个焊料凸块，其中所述多个焊料凸块安置于所述第二扇出重布层在所述方向上的与其上安置所述第一半导体裸片的侧相对的侧上。

6.根据权利要求1所述的半导体装置组合件，其中所述第一半导体裸片及所述第二半导体裸片无需使用穿硅通路而电耦合到所述第一扇出重布层。

7.根据权利要求1所述的半导体装置组合件，其中所述第一半导体裸片由第一模制层围封，且其中所述第二半导体裸片由与所述第一模制层不同的第二模制层围封。

8.根据权利要求7所述的半导体装置组合件，其进一步包括第二扇出重布层，其中所述第一扇出重布层经由安置于所述第一模制层中的多个导电穿封装柱来电耦合到所述第二扇出重布层，且其中所述第二模制层不包含导电穿封装柱。

9.一种半导体封装，其包括：

第一重布层；及

多个半导体裸片，其无需使用穿硅通路而电耦合到所述第一重布层，所述多个半导体裸片包含：

第一半导体裸片，其包含第一多个电触点，其中所述第一半导体裸片电耦合到所述第一重布层的第一侧；及

第二半导体裸片，其包含第二多个电触点，其中所述第二半导体裸片电耦合到所述第一重布层的相对第二侧，使得第一多个电触点面向所述第二多个电触点，其中所述第一重布层安置于所述第一多个电触点与所述第二多个电触点之间。

10.根据权利要求9所述的半导体封装，其进一步包括第二重布层，其中所述第一半导体裸片在一方向上安置于所述第一重布层与所述第二重布层之间。

11.根据权利要求10所述的半导体封装，其中所述第一重布层经由多个导电穿封装柱电耦合到所述第二重布层。

12.根据权利要求11所述的半导体封装，其中所述第一半导体裸片由模制化合物围封，且其中所述多个导电穿封装柱延伸穿过所述模制化合物。

13.根据权利要求10所述的半导体封装，其进一步包括耦合到所述第二重布层的多个焊料凸块，其中所述多个焊料凸块安置于所述第二重布层在所述方向上的与其上安置所述第一半导体裸片的侧相对的侧上。

14.根据权利要求9所述的半导体封装，其中所述第一半导体裸片由第一模制层围封，且其中所述第二半导体裸片由与所述第一模制层不同的第二模制层围封。

15.一种方法，其包括：

在第一载体上形成第一重布层，所述第一重布层包含第一多个电迹线；

将第一半导体裸片接合到所述第一重布层的第一面，使得所述第一半导体裸片电耦合到所述第一多个电迹线；

将所述第一半导体裸片围封于第一模制化合物中；

将第二半导体裸片接合到所述第一重布层的第二面，使得所述第二半导体裸片电耦合到所述第一多个电迹线，所述第一重布层的所述第二面背向所述第一重布层的所述第一面；及

将所述第二半导体裸片围封于第二模制化合物中。

16.根据权利要求15所述的方法，其中所述第一重布层包含远离所述第一重布层的所述第一面延伸的多个支柱，所述方法进一步包括：

在所述第一模制化合物上形成第二重布层，所述第二重布层包含经由所述多个支柱电耦合到所述第一多个电迹线的第二多个电迹线。

17.根据权利要求15所述的方法，其进一步包括在将所述第二半导体裸片接合到所述第一重布层的所述第二面之前：

将第二载体接合到第二重布层；及

将所述第一载体从所述第一重布层剥离。

18.根据权利要求17所述的方法，其进一步包括在所述第二重布层上形成多个焊料凸块，其中所述第二载体通过所述多个焊料凸块接合到所述第二重布层。

19.根据权利要求17所述的方法，其进一步包括在将所述第二半导体裸片围封于第二模制化合物中之后，将所述第二载体从所述第二重布层剥离。

20.根据权利要求15所述的方法，其进一步包括研磨所述第二模制化合物以暴露所述第二半导体裸片的表面。