CN118824878A - 晶片堆叠方法 - Google Patents

Abstract

本发明公开一种晶片堆叠方法，包括以下步骤。提供第一晶片。将第二晶片接合于第一晶片，而形成第一晶片堆叠结构。对第一晶片堆叠结构进行第一边缘缺陷检查，而找出第一边缘缺陷且测量出第一晶片堆叠结构的边缘与第一边缘缺陷的远离第一晶片堆叠结构的边缘的一端在径向上的第一距离。从第一晶片堆叠结构的边缘进行范围为第一宽度的第一修整制作工艺，而移除第一边缘缺陷，其中第一宽度大于或等于第一距离。

Description

晶片堆叠方法

技术领域

本发明涉及一种半导体制作工艺，且特别是涉及一种晶片堆叠方法。

背景技术

目前，发展出一种晶片堆叠结构。晶片堆叠结构是通过将晶片接合在一起而形成。然而，在将晶片进行接合之后，常会在晶片堆叠结构中的相邻两个晶片之间产生边缘缺陷(edge defect)(如，裂纹及/或气泡)。因此，如何有效地移除边缘缺陷为持续努力的目标。

发明内容

本发明提供一种晶片堆叠方法，其可有效地移除边缘缺陷。

本发明提出一种晶片堆叠方法，包括以下步骤。提供第一晶片。将第二晶片接合于第一晶片，而形成第一晶片堆叠结构。对第一晶片堆叠结构进行第一边缘缺陷检查(edgedefect inspection)，而找出第一边缘缺陷且测量出第一晶片堆叠结构的边缘与第一边缘缺陷的远离第一晶片堆叠结构的边缘的一端在径向上的第一距离。从第一晶片堆叠结构的边缘进行范围为第一宽度的第一修整制作工艺，而移除第一边缘缺陷，其中第一宽度大于或等于第一距离。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第一边缘缺陷检查所使用的机台例如是C模式扫描声学显微镜(C-mode scanning acoustic microscope，CSAM)。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。在进行第一修整制作工艺之后，对第二晶片进行薄化制作工艺。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第二晶片可包括基底穿孔(through-substrate via，TSV)。上述晶片堆叠方法还可包括以下步骤。移除部分第二晶片，而暴露出基底穿孔。在第二晶片上形成重布线层(redistribution layer，RDL)结构。重布线层结构可电连接于基底穿孔。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。在进行第一修整制作工艺之后且在暴露出基底穿孔之前，在第一晶片堆叠结构上形成保护层(passivation layer)。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。将第三晶片接合于第二晶片，而形成第二晶片堆叠结构。对第二晶片堆叠结构进行第二边缘缺陷检查，而找出第二边缘缺陷且测量出第二晶片堆叠结构的边缘与第二边缘缺陷的远离第二晶片堆叠结构的边缘的一端在径向上的第二距离。从第二晶片堆叠结构的边缘进行范围为第二宽度的第二修整制作工艺，而移除第二边缘缺陷，其中第二宽度可大于或等于第二距离。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第二宽度可大于第一宽度。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还包括以下步骤。在进行第二修整制作工艺之后，对第三晶片进行薄化制作工艺。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第三晶片可包括基底穿孔。上述晶片堆叠方法还可包括以下步骤。移除部分第三晶片，而暴露出基底穿孔。在第三晶片上形成重布线层结构。重布线层结构可电连接于基底穿孔。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。在进行第二修整制作工艺之后且在暴露出基底穿孔之前，在第二晶片堆叠结构上形成保护层。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。将第四晶片接合于第三晶片，而形成第三晶片堆叠结构。对第三晶片堆叠结构进行第三边缘缺陷检查，而找出第三边缘缺陷且测量出第三晶片堆叠结构的边缘与第三边缘缺陷的远离第三晶片堆叠结构的边缘的一端在径向上的第三距离。从第三晶片堆叠结构的边缘进行范围为第三宽度的第三修整制作工艺，而移除第三边缘缺陷，其中第三宽度可大于或等于第三距离。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第三宽度可大于第二宽度。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。在进行第三修整制作工艺之后，对第四晶片进行薄化制作工艺。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第四晶片可包括基底穿孔。上述晶片堆叠方法还可包括以下步骤。移除部分第四晶片，而暴露出基底穿孔。在第四晶片上形成重布线层结构。重布线层结构可电连接于基底穿孔。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。在进行第三修整制作工艺之后且在暴露出基底穿孔之前，在第三晶片堆叠结构上形成保护层。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。提供第三晶片。将第四晶片接合于第三晶片，而形成第二晶片堆叠结构。对第二晶片堆叠结构进行第二边缘缺陷检查，而找出第二边缘缺陷且测量出第二晶片堆叠结构的边缘与第二边缘缺陷的远离第二晶片堆叠结构的边缘的一端在径向上的第二距离。从第二晶片堆叠结构的边缘进行范围为第二宽度的第二修整制作工艺，而移除第二边缘缺陷，其中第二宽度可大于或等于第二距离。

依照本发明的一实施例所述，在上述晶片堆叠方法中，还可包括以下步骤。将第四晶片接合于第二晶片，而形成第三晶片堆叠结构。对第三晶片堆叠结构进行第三边缘缺陷检查，而找出第三边缘缺陷且测量出第三晶片堆叠结构的边缘与第三边缘缺陷的远离第三晶片堆叠结构的边缘的一端在径向上的第三距离。从第三晶片堆叠结构的边缘进行范围为第三宽度的第三修整制作工艺，而移除第三边缘缺陷，其中第三宽度可大于或等于第三距离。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第三宽度可大于第一宽度与第二宽度。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第一宽度与第二宽度可为相同宽度。

依照本发明的一实施例所述，在上述晶片堆叠方法中，第一宽度与第二宽度可为不同宽度。

基于上述，在本发明所提出的晶片堆叠方法中，对包括第一晶片与第二晶片的第一晶片堆叠结构进行第一边缘缺陷检查，而找出第一边缘缺陷(如，裂纹及/或气泡)且测量出第一晶片堆叠结构的边缘与第一边缘缺陷的远离第一晶片堆叠结构的边缘的一端在径向上的第一距离。接着，从第一晶片堆叠结构的边缘进行范围为第一宽度的第一修整制作工艺，而移除第一边缘缺陷，其中第一宽度大于或等于第一距离。因此，本发明所提出的晶片堆叠方法可有效地移除第一边缘缺陷，进而提升良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1A至图1O为本发明的一些实施例的晶片堆叠方法的剖面图；

图2A至图2K为本发明的另一些实施例的晶片堆叠方法的剖面图。

符号说明

100,108,125,142,200,208:基底

102,110,122,126,138,144,156,202,210,222,230:介电层

104,112,128,146,204,212:内连线结构

106,114,130,148,206,214:接合垫

116,132,150,207,216:基底穿孔

118,134,152,218,226:保护层

120,136,154,220,228:重布线层结构

124,140,158,224,232:重布线层

D1,D2,D3,D4,D5:距离

DI1,DI2,DI3,DI4,DI5:边缘缺陷检查

ED1,ED2,ED3,ED4,ED5:边缘缺陷

TP1,TP2,TP3,TP4,TP5:修整制作工艺

W1,W2,W3,W4,W5,W6:晶片

WD1,WD2,WD3,WD4,WD5:宽度

WS1,WS2,WS3,WS4,WS5:晶片堆叠结构

具体实施方式

下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A至图1O为根据本发明的一些实施例的晶片堆叠方法的剖面图。

请参照图1A，提供晶片W1。在一些实施例中，晶片W1可包括基底100、介电层102、内连线结构104与接合垫106。基底100可为半导体基底，如硅基底。介电层102位于基底100上。此外，在图中虽未示出，但在基底100上可具有所需的半导体元件(如，主动(有源)元件及/或被动(无源)元件)。在一些实施例中，介电层102可为多层结构。介电层102的材料例如是氧化硅、氮化硅或其组合。内连线结构104位于介电层102中。内连线结构104的材料例如是铜、铝、钨、钽、氮化钽、钛、氮化钛或其组合。此外，所属技术领域普通技术人员可依需求来调整内连线结构104的层数与配置方式。接合垫106位于介电层102中，且可电连接于内连线结构104。接合垫106的材料例如是铜等导电材料。

接着，将晶片W2接合于晶片W1，而形成晶片堆叠结构WS1。在一些实施例中，晶片W2可包括基底108、介电层110、内连线结构112、接合垫114与基底穿孔116。基底108可为半导体基底，如硅基底。介电层110位于基底108上。此外，在图中虽未示出，但在基底108上可具有所需的半导体元件(如，主动元件及/或被动元件)。在一些实施例中，介电层110可为多层结构。介电层110的材料例如是氧化硅、氮化硅或其组合。内连线结构112位于介电层110中。内连线结构112的材料例如是铜、铝、钨、钽、氮化钽、钛、氮化钛或其组合。此外，所属技术领域普通技术人员可依需求来调整内连线结构112的层数与配置方式。接合垫114位于介电层110中，且可电连接于内连线结构112。接合垫114的材料例如是铜等导电材料。基底穿孔116位于基底108中，且还可位于介电层110中。基底穿孔116可电连接于内连线结构112。基底穿孔116的材料例如是铜、钽、氮化钽或其组合。

在一些实施例中，将晶片W2接合于晶片W1的方法包括混合接合(hybrid bonding)法。举例来说，可通过混合接合法将接合垫114接合于接合垫106且将介电层110接合于介电层102，而将晶片W2接合于晶片W1，但本发明并不以此为限。

然后，对晶片堆叠结构WS1进行边缘缺陷检查DI1，而找出边缘缺陷ED1(如，裂纹及/或气泡)且测量出晶片堆叠结构WS1的边缘与边缘缺陷ED1的远离晶片堆叠结构WS1的边缘的一端在径向上的距离D1。在一些实施例中，边缘缺陷ED1可位于晶片W2与晶片W1之间。在一些实施例中，距离D1例如是1毫米(mm)至2.5毫米。在一些实施例中，边缘缺陷检查DI1所使用的机台例如是C模式扫描声学显微镜(CSAM)。

请参照图1B，从晶片堆叠结构WS1的边缘进行范围为宽度WD1的修整制作工艺TP1，而移除边缘缺陷ED1，其中宽度WD1大于或等于距离D1。由此，可有效地移除边缘缺陷ED1，进而提升良率。在一些实施例中，修整制作工艺TP1可完全移除边缘缺陷ED1。在一些实施例中，宽度WD1例如是1毫米至2.5毫米。在一些实施例中，修整制作工艺TP1可移除部分基底108、部分介电层110、部分介电层102与部分基底100，但本发明并不以此为限。只要修整制作工艺TP1可移除边缘缺陷ED1，即属于本发明所涵盖的范围。在一些实施例中，修整制作工艺TP1例如是研磨制作工艺(grinding process)。举例来说，可使用砂轮机(grinder)来进行修整制作工艺TP1。

请参照图1C，在进行修整制作工艺TP1之后，可对晶片W2进行薄化制作工艺。在一些实施例中，可对基底108进行薄化制作工艺。在一些实施例中，薄化制作工艺例如是研磨制作工艺、化学机械研磨(chemical mechanical polishing，CMP)制作工艺或其组合。

请参照图1D，可在晶片堆叠结构WS1上形成保护层118。保护层118的材料例如是氧化硅、氮化硅、氮氧化硅(SiON)、氮碳化硅(SiCN)或其组合。保护层118的形成方法例如是原子层沉积(atomic layer deposition，ALD)法或等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)法。在一些实施例中，在进行修整制作工艺TP1之后，由于保护层118覆盖晶片堆叠结构WS1，因此可防止介电层110与介电层102中的金属材料(未示出)暴露出来，进而可防止在后续制作工艺中造成交叉污染。在另一些实施例中，可省略保护层118。

请参照图1E，可移除部分晶片W2，而暴露出基底穿孔116。在一些实施例中，可移除部分基底108，而暴露出基底穿孔116。部分晶片W2的移除方法例如是回蚀刻法，如干式蚀刻法。此外，在移除部分晶片W2的过程中，可移除部分保护层118。

接着，可在晶片W2上形成重布线层结构120。重布线层结构120可电连接于基底穿孔116。在一些实施例中，重布线层结构120可包括介电层122与重布线层124。介电层122位于晶片W2上。介电层122的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。重布线层124位于介电层122中。重布线层124可电连接于基底穿孔116。重布线层124的材料例如是铜等导电材料。此外，重布线层结构120可以采用常规方法制作，于此不再赘述。另外，所属技术领域普通技术人员可依需求来调整介电层122与重布线层124的层数与配置方式。

请参照图1F，可将晶片W3接合于晶片W2，而形成晶片堆叠结构WS2。在一些实施例中，晶片W3可包括基底125、介电层126、内连线结构128、接合垫130与基底穿孔132。基底125可为半导体基底，如硅基底。介电层126位于基底125上。此外，在图中虽未示出，但在基底125上可具有所需的半导体元件(如，主动元件及/或被动元件)。在一些实施例中，介电层126可为多层结构。介电层126的材料例如是氧化硅、氮化硅或其组合。内连线结构128位于介电层126中。内连线结构128的材料例如是铜、铝、钨、钽、氮化钽、钛、氮化钛或其组合。此外，所属技术领域普通技术人员可依需求来调整内连线结构128的层数与配置方式。接合垫130位于介电层126中，且可电连接于内连线结构128。接合垫130的材料例如是铜等导电材料。基底穿孔132位于基底125中，且还可位于介电层126中。基底穿孔132可电连接于内连线结构128。基底穿孔132的材料例如是铜、钽、氮化钽或其组合。

在一些实施例中，将晶片W3接合于晶片W2的方法包括混合接合法。举例来说，可通过混合接合法将接合垫130接合于重布线层124且将介电层126接合于介电层122，而将晶片W3接合于晶片W2，但本发明并不以此为限。

然后，可对晶片堆叠结构WS2进行边缘缺陷检查DI2，而找出边缘缺陷ED2(如，裂纹及/或气泡)且测量出晶片堆叠结构WS2的边缘与边缘缺陷ED2的远离晶片堆叠结构WS2的边缘的一端在径向上的距离D2。在一些实施例中，边缘缺陷ED2可位于晶片W3与晶片W2之间。在一些实施例中，距离D2例如是1.8毫米至3.3毫米。在一些实施例中，边缘缺陷检查DI2所使用的机台例如是C模式扫描声学显微镜(CSAM)。

请参照图1G，可从晶片堆叠结构WS2的边缘进行范围为宽度WD2的修整制作工艺TP2，而移除边缘缺陷ED2，其中宽度WD2可大于或等于距离D2。由此，可有效地移除边缘缺陷ED2，进而提升良率。在一些实施例中，修整制作工艺TP2可完全移除边缘缺陷ED2。修整制作工艺TP2的宽度WD2可大于修整制作工艺TP1的宽度WD1。在一些实施例中，宽度WD2例如是1.8毫米至3.3毫米。在一些实施例中，修整制作工艺TP2可移除部分基底125、部分介电层126、部分重布线层结构120、部分保护层118、部分基底108、部分介电层110、部分介电层102与部分基底100，但本发明并不以此为限。只要修整制作工艺TP2可移除边缘缺陷ED2，即属于本发明所涵盖的范围。在一些实施例中，修整制作工艺TP2例如是研磨制作工艺。举例来说，可使用砂轮机来进行修整制作工艺TP2。

请参照图1H，在进行修整制作工艺TP2之后，可对晶片W3进行薄化制作工艺。在一些实施例中，可对基底125进行薄化制作工艺。在一些实施例中，薄化制作工艺例如是研磨制作工艺、化学机械研磨制作工艺或其组合。

请参照图1I，可在晶片堆叠结构WS2上形成保护层134。保护层134的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。保护层134的形成方法例如是原子层沉积法或等离子体增强化学气相沉积法。在一些实施例中，在进行修整制作工艺TP2之后，由于保护层134覆盖晶片堆叠结构WS2，因此可防止介电层126、介电层122、介电层110与介电层102中的金属材料(未示出)暴露出来，进而可防止在后续制作工艺中造成交叉污染。在另一些实施例中，可省略保护层134。

请参照图1J，可移除部分晶片W3，而暴露出基底穿孔132。在一些实施例中，可移除部分基底125，而暴露出基底穿孔132。部分晶片W3的移除方法例如是回蚀刻法，如干式蚀刻法。此外，在移除部分晶片W3的过程中，可移除部分保护层134。

接着，可在晶片W3上形成重布线层结构136。重布线层结构136可电连接于基底穿孔132。在一些实施例中，重布线层结构136可包括介电层138与重布线层140。介电层138位于晶片W3上。介电层138的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。重布线层140位于介电层138中。重布线层140可电连接于基底穿孔132。重布线层140的材料例如是铜等导电材料。此外，重布线层结构136可以采用常规方法制作，于此不再赘述。另外，所属技术领域普通技术人员可依需求来调整介电层138与重布线层140的层数与配置方式。

请参照图1K，可将晶片W4接合于晶片W3，而形成晶片堆叠结构WS3。在一些实施例中，晶片W4可包括基底142、介电层144、内连线结构146、接合垫148与基底穿孔150。基底142可为半导体基底，如硅基底。介电层144位于基底142上。此外，在图中虽未示出，但在基底142上可具有所需的半导体元件(如，主动元件及/或被动元件)。在一些实施例中，介电层144可为多层结构。介电层144的材料例如是氧化硅、氮化硅或其组合。内连线结构146位于介电层144中。内连线结构146的材料例如是铜、铝、钨、钽、氮化钽、钛、氮化钛或其组合。此外，所属技术领域普通技术人员可依需求来调整内连线结构146的层数与配置方式。接合垫148位于介电层144中，且可电连接于内连线结构146。接合垫148的材料例如是铜等导电材料。基底穿孔150位于基底142中，且还可位于介电层144中。基底穿孔150可电连接于内连线结构146。基底穿孔150的材料例如是铜、钽、氮化钽或其组合。

在一些实施例中，将晶片W4接合于晶片W3的方法包括混合接合法。举例来说，可通过混合接合法将接合垫148接合于重布线层140且将介电层144接合于介电层138，而将晶片W4接合于晶片W3，但本发明并不以此为限。

然后，可对晶片堆叠结构WS3进行边缘缺陷检查DI3，而找出边缘缺陷ED3(如，裂纹及/或气泡)且测量出晶片堆叠结构WS3的边缘与边缘缺陷ED3的远离晶片堆叠结构WS3的边缘的一端在径向上的距离D3。在一些实施例中，边缘缺陷ED3可位于晶片W4与晶片W3之间。在一些实施例中，距离D3例如是2.6毫米至4.1毫米。在一些实施例中，边缘缺陷检查DI3所使用的机台例如是C模式扫描声学显微镜(CSAM)。

请参照图1L，可从晶片堆叠结构WS3的边缘进行范围为宽度WD3的修整制作工艺TP3，而移除边缘缺陷ED3，其中宽度WD3可大于或等于距离D3。由此，可有效地移除边缘缺陷ED3，进而提升良率。在一些实施例中，修整制作工艺TP3可完全移除边缘缺陷ED3。修整制作工艺TP3的宽度WD3可大于修整制作工艺TP2的宽度WD2。在一些实施例中，宽度WD3例如是2.6毫米至4.1毫米。在一些实施例中，修整制作工艺TP3可移除部分基底142、部分介电层144、部分重布线层结构136、部分保护层134、部分基底125、部分介电层126、部分重布线层结构120、部分基底108、部分介电层110、部分介电层102与部分基底100，但本发明并不以此为限。只要修整制作工艺TP3可移除边缘缺陷ED3，即属于本发明所涵盖的范围。在一些实施例中，修整制作工艺TP3例如是研磨制作工艺。举例来说，可使用砂轮机来进行修整制作工艺TP3。

请参照图1M，在进行修整制作工艺TP3之后，可对晶片W4进行薄化制作工艺。在一些实施例中，可对基底142进行薄化制作工艺。在一些实施例中，薄化制作工艺例如是研磨制作工艺、化学机械研磨制作工艺或其组合。

请参照图1N，可在晶片堆叠结构WS3上形成保护层152。保护层152的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。保护层152的形成方法例如是原子层沉积法或等离子体增强化学气相沉积法。在一些实施例中，在进行修整制作工艺TP3之后，由于保护层152覆盖晶片堆叠结构WS3，因此可防止介电层144、介电层138、介电层126、介电层122、介电层110与介电层102中的金属材料(未示出)暴露出来，进而可防止在后续制作工艺中造成交叉污染。在另一些实施例中，可省略保护层152。

请参照图1O，可移除部分晶片W4，而暴露出基底穿孔150。在一些实施例中，可移除部分基底142，而暴露出基底穿孔150。部分晶片W4的移除方法例如是回蚀刻法，如干式蚀刻法。此外，在移除部分晶片W4的过程中，可移除部分保护层152。

接着，可在晶片W4上形成重布线层结构154。重布线层结构154可电连接于基底穿孔150。在一些实施例中，重布线层结构154可包括介电层156与重布线层158。介电层156位于晶片W4上。介电层156的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。重布线层158位于介电层156中。重布线层158的材料例如是铜等导电材料。重布线层158可电连接于基底穿孔150。此外，重布线层结构154可以采用常规方法制作，于此不再赘述。另外，所属技术领域普通技术人员可依需求来调整介电层156与重布线层158的层数与配置方式。

在本实施例中，可通过混合接合法将晶片W1至晶片W4中的相邻两者进行接合，但本发明并不以此为限。在另一些实施例中，可通过熔融接合(fusion bonding)法将晶片W1至晶片W4中的相邻两者进行接合，于此省略其说明。

基于上述实施例可知，在上述晶片堆叠方法中，对包括晶片W1与晶片W2的晶片堆叠结构WS1进行边缘缺陷检查DI1，而找出边缘缺陷ED1(如，裂纹及/或气泡)且测量出晶片堆叠结构WS1的边缘与边缘缺陷ED1的远离晶片堆叠结构WS1的边缘的一端在径向上的距离D1。接着，从晶片堆叠结构WS1的边缘进行范围为宽度WD1的修整制作工艺TP1，而移除边缘缺陷ED1，其中宽度WD1大于或等于距离D1。因此，上述晶片堆叠方法可有效地移除边缘缺陷ED1，进而提升良率。

图2A至图2K为根据本发明的另一些实施例的晶片堆叠方法的剖面图。

请参照图2A，可提供如图1E所示的结构。此外，图1E的结构的详细内容，可参考图1A至图1E的说明，于此不再重复说明。

请参照图2B，可提供晶片W5。在一些实施例中，晶片W5可包括基底200、介电层202、内连线结构204、接合垫206与基底穿孔207。基底200可为半导体基底，如硅基底。介电层202位于基底200上。此外，在图中虽未示出，但在基底200上可具有所需的半导体元件(如，主动元件及/或被动元件)。在一些实施例中，介电层202可为多层结构。介电层202的材料例如是氧化硅、氮化硅或其组合。内连线结构204位于介电层202中。内连线结构204的材料例如是铜、铝、钨、钽、氮化钽、钛、氮化钛或其组合。此外，所属技术领域普通技术人员可依需求来调整内连线结构204的层数与配置方式。接合垫206位于介电层202中，且可电连接于内连线结构204。接合垫206的材料例如是铜等导电材料。基底穿孔207位于基底200中，且还可位于介电层202中。基底穿孔207可电连接于内连线结构204。基底穿孔207的材料例如是铜、钽、氮化钽或其组合。

接着，可将晶片W6接合于晶片W5，而形成晶片堆叠结构WS4。在一些实施例中，晶片W6可包括基底208、介电层210、内连线结构212、接合垫214与基底穿孔216。基底208可为半导体基底，如硅基底。介电层210位于基底208上。此外，在图中虽未示出，但在基底208上可具有所需的半导体元件(如，主动元件及/或被动元件)。在一些实施例中，介电层210可为多层结构。介电层210的材料例如是氧化硅、氮化硅或其组合。内连线结构212位于介电层210中。内连线结构212的材料例如是铜、铝、钨、钽、氮化钽、钛、氮化钛或其组合。此外，所属技术领域普通技术人员可依需求来调整内连线结构212的层数与配置方式。接合垫214位于介电层210中，且可电连接于内连线结构212。接合垫214的材料例如是铜等导电材料。基底穿孔216位于基底208中，且还可位于介电层210中。基底穿孔216可电连接于内连线结构212。基底穿孔216的材料例如是铜、钽、氮化钽或其组合。

在一些实施例中，将晶片W6接合于晶片W5的方法包括混合接合法。举例来说，可通过混合接合法将接合垫214接合于接合垫206且将介电层210接合于介电层202，而将晶片W6接合于晶片W5，但本发明并不以此为限。

然后，可对晶片堆叠结构WS4进行边缘缺陷检查DI4，而找出边缘缺陷ED4(如，裂纹及/或气泡)且测量出晶片堆叠结构WS4的边缘与边缘缺陷ED4的远离晶片堆叠结构WS4的边缘的一端在径向上的距离D4。在一些实施例中，边缘缺陷ED4可位于晶片W6与晶片W5之间。在一些实施例中，距离D4例如是1毫米至2.5毫米。在一些实施例中，边缘缺陷检查DI4所使用的机台例如是C模式扫描声学显微镜(CSAM)。

请参照图2C，可从晶片堆叠结构WS4的边缘进行范围为宽度WD4的修整制作工艺TP4，而移除边缘缺陷ED4，其中宽度WD4可大于或等于距离D4。由此，可有效地移除边缘缺陷ED4，进而提升良率。在一些实施例中，修整制作工艺TP4可完全移除边缘缺陷ED4。在一些实施例中，宽度WD4例如是1毫米至2.5毫米。在一些实施例中，修整制作工艺TP1的宽度WD1与修整制作工艺TP4的宽度WD4可为相同宽度。在另一些实施例中，修整制作工艺TP1的宽度WD1与修整制作工艺TP4的宽度WD4可为不同宽度。在一些实施例中，修整制作工艺TP4可移除部分基底208、部分介电层210、部分介电层202与部分基底200，但本发明并不以此为限。只要修整制作工艺TP4可移除边缘缺陷ED4，即属于本发明所涵盖的范围。在一些实施例中，修整制作工艺TP4例如是研磨制作工艺。举例来说，可使用砂轮机来进行修整制作工艺TP4。

请参照图2D，在进行修整制作工艺TP4之后，可对晶片W6进行薄化制作工艺。在一些实施例中，可对基底208进行薄化制作工艺。在一些实施例中，薄化制作工艺例如是研磨制作工艺、化学机械研磨制作工艺或其组合。

请参照图2E，可在晶片堆叠结构WS4上形成保护层218。保护层218的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。保护层218的形成方法例如是原子层沉积法或等离子体增强化学气相沉积法。在一些实施例中，在进行修整制作工艺TP4之后，由于保护层218覆盖晶片堆叠结构WS4，因此可防止介电层210与介电层202中的金属材料(未示出)暴露出来，进而可防止在后续制作工艺中造成交叉污染。在另一些实施例中，可省略保护层218。

请参照图2F，可移除部分晶片W6，而暴露出基底穿孔216。在一些实施例中，可移除部分基底208，而暴露出基底穿孔216。部分晶片W6的移除方法例如是回蚀刻法，如干式蚀刻法。此外，在移除部分晶片W6的过程中，可移除部分保护层218。

接着，可在晶片W6上形成重布线层结构220。重布线层结构220可电连接于基底穿孔216。在一些实施例中，重布线层结构220可包括介电层222与重布线层224。介电层222位于晶片W6上。介电层222的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。重布线层224位于介电层222中。重布线层224可电连接于基底穿孔216。重布线层224的材料例如是铜等导电材料。此外，重布线层结构220可以采用常规方法制作，于此不再赘述。另外，所属技术领域普通技术人员可依需求来调整介电层222与重布线层224的层数与配置方式。

请参照图2G，可将晶片W6接合于晶片W2，而形成晶片堆叠结构WS5。在一些实施例中，将晶片W6接合于晶片W2的方法包括混合接合法。举例来说，可通过混合接合法将重布线层224接合于重布线层124且将介电层222接合于介电层122，而将晶片W6接合于晶片W2，但本发明并不以此为限。

然后，可对晶片堆叠结构WS5进行边缘缺陷检查DI5，而找出边缘缺陷ED5(如，裂纹及/或气泡)且测量出晶片堆叠结构WS5的边缘与边缘缺陷ED5的远离晶片堆叠结构WS5的边缘的一端在径向上的距离D5。在一些实施例中，边缘缺陷ED5可位于晶片W6与晶片W2之间。在一些实施例中，距离D5例如是1.8毫米至3.3毫米。在一些实施例中，边缘缺陷检查DI5所使用的机台例如是C模式扫描声学显微镜(CSAM)。

请参照图2H，可从晶片堆叠结构WS5的边缘进行范围为宽度WD5的修整制作工艺TP5，而移除边缘缺陷ED5，其中宽度WD5可大于或等于距离D5。由此，可有效地移除边缘缺陷ED5，进而提升良率。在一些实施例中，修整制作工艺TP5可完全移除边缘缺陷ED5。修整制作工艺TP5的宽度WD5可大于修整制作工艺TP1的宽度WD1与修整制作工艺TP4的宽度WD4。在一些实施例中，宽度WD5例如是1.8毫米至3.3毫米。在一些实施例中，修整制作工艺TP5可移除部分基底200、部分介电层202、部分介电层210、部分基底208、保护层218、部分重布线层结构220、部分重布线层结构120、部分保护层118、部分基底108、部分介电层110、部分介电层102与部分基底100，但本发明并不以此为限。只要修整制作工艺TP5可移除边缘缺陷ED5，即属于本发明所涵盖的范围。在一些实施例中，修整制作工艺TP5例如是研磨制作工艺。举例来说，可使用砂轮机来进行修整制作工艺TP5。

请参照图2I，在进行修整制作工艺TP5之后，可对晶片W5进行薄化制作工艺。在一些实施例中，可对基底200进行薄化制作工艺。在一些实施例中，薄化制作工艺例如是研磨制作工艺、化学机械研磨制作工艺或其组合。

请参照图2J，可在晶片堆叠结构WS5上形成保护层226。保护层226的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。保护层226的形成方法例如是原子层沉积法或等离子体增强化学气相沉积法。在一些实施例中，在进行修整制作工艺TP5之后，由于保护层226覆盖晶片堆叠结构WS5，因此可防止介电层202、介电层210、介电层222、介电层122、介电层110与介电层102中的金属材料(未示出)暴露出来，进而可防止在后续制作工艺中造成交叉污染。在另一些实施例中，可省略保护层226。

请参照图2K，可移除部分晶片W5，而暴露出基底穿孔207。在一些实施例中，可移除部分基底200，而暴露出基底穿孔207。部分晶片W5的移除方法例如是回蚀刻法，如干式蚀刻法。此外，在移除部分晶片W5的过程中，可移除部分保护层226。

接着，可在晶片W5上形成重布线层结构228。重布线层结构228可电连接于基底穿孔207。在一些实施例中，重布线层结构228可包括介电层230与重布线层232。介电层230位于晶片W5上。介电层230的材料例如是氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合。重布线层232位于介电层230中。重布线层232可电连接于基底穿孔207。重布线层232的材料例如是铜等导电材料。此外，重布线层结构228可以采用常规方法制作，于此不再赘述。另外，所属技术领域普通技术人员可依需求来调整介电层230与重布线层232的层数与配置方式。

在本实施例中，可通过混合接合法将晶片W1、晶片W2、晶片W5与晶片W6中的相邻两者进行接合，但本发明并不以此为限。在另一些实施例中，可通过熔融接合法将晶片W1、晶片W2、晶片W5与晶片W6中的相邻两者进行接合，于此省略其说明。

综上所述，上述实施例的晶片堆叠方法包括进行边缘缺陷检查与修整制作工艺，由此可有效地移除边缘缺陷(如，裂纹及/或气泡)，进而提升良率。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (20)

1.一种晶片堆叠方法，包括：

提供第一晶片；

将第二晶片接合于所述第一晶片，而形成第一晶片堆叠结构；

对所述第一晶片堆叠结构进行第一边缘缺陷检查，而找出第一边缘缺陷且测量出所述第一晶片堆叠结构的边缘与所述第一边缘缺陷的远离所述第一晶片堆叠结构的边缘的一端在径向上的第一距离；以及

从所述第一晶片堆叠结构的边缘进行范围为第一宽度的第一修整制作工艺，而移除所述第一边缘缺陷，其中所述第一宽度大于或等于所述第一距离。

2.如权利要求1所述的晶片堆叠方法，其中所述第一边缘缺陷检查所使用的机台包括C模式扫描声学显微镜。

3.如权利要求1所述的晶片堆叠方法，还包括：

在进行所述第一修整制作工艺之后，对所述第二晶片进行薄化制作工艺。

4.如权利要求3所述的晶片堆叠方法，其中所述第二晶片包括基底穿孔，且所述晶片堆叠方法还包括：

移除部分所述第二晶片，而暴露出所述基底穿孔；以及

在所述第二晶片上形成重布线层结构，其中所述重布线层结构电连接于所述基底穿孔。

5.如权利要求4所述的晶片堆叠方法，还包括：

在进行所述第一修整制作工艺之后且在暴露出所述基底穿孔之前，在所述第一晶片堆叠结构上形成保护层。

6.如权利要求1所述的晶片堆叠方法，还包括：

将第三晶片接合于所述第二晶片，而形成第二晶片堆叠结构；

对所述第二晶片堆叠结构进行第二边缘缺陷检查，而找出第二边缘缺陷且测量出所述第二晶片堆叠结构的边缘与所述第二边缘缺陷的远离所述第二晶片堆叠结构的边缘的一端在径向上的第二距离；以及

从所述第二晶片堆叠结构的边缘进行范围为第二宽度的第二修整制作工艺，而移除所述第二边缘缺陷，其中所述第二宽度大于或等于所述第二距离。

7.如权利要求6所述的晶片堆叠方法，其中所述第二宽度大于所述第一宽度。

8.如权利要求6所述的晶片堆叠方法，还包括：

在进行所述第二修整制作工艺之后，对所述第三晶片进行薄化制作工艺。

9.如权利要求8所述的晶片堆叠方法，其中所述第三晶片包括基底穿孔，且所述晶片堆叠方法还包括：

移除部分所述第三晶片，而暴露出所述基底穿孔；以及

在所述第三晶片上形成重布线层结构，其中所述重布线层结构电连接于所述基底穿孔。

10.如权利要求9所述的晶片堆叠方法，还包括：

在进行所述第二修整制作工艺之后且在暴露出所述基底穿孔之前，在所述第二晶片堆叠结构上形成保护层。

11.如权利要求6所述的晶片堆叠方法，还包括：

将第四晶片接合于所述第三晶片，而形成第三晶片堆叠结构；

对所述第三晶片堆叠结构进行第三边缘缺陷检查，而找出第三边缘缺陷且测量出所述第三晶片堆叠结构的边缘与所述第三边缘缺陷的远离所述第三晶片堆叠结构的边缘的一端在径向上的第三距离；以及

从所述第三晶片堆叠结构的边缘进行范围为第三宽度的第三修整制作工艺，而移除所述第三边缘缺陷，其中所述第三宽度大于或等于所述第三距离。

12.如权利要求11所述的晶片堆叠方法，其中所述第三宽度大于所述第二宽度。

13.如权利要求11所述的晶片堆叠方法，还包括：

在进行所述第三修整制作工艺之后，对所述第四晶片进行薄化制作工艺。

14.如权利要求13所述的晶片堆叠方法，其中所述第四晶片包括基底穿孔，且所述晶片堆叠方法还包括：

移除部分所述第四晶片，而暴露出所述基底穿孔；以及

在所述第四晶片上形成重布线层结构，其中所述重布线层结构电连接于所述基底穿孔。

15.如权利要求14所述的晶片堆叠方法，还包括：

在进行所述第三修整制作工艺之后且在暴露出所述基底穿孔之前，在所述第三晶片堆叠结构上形成保护层。

16.如权利要求1所述的晶片堆叠方法，还包括：

提供第三晶片；

将第四晶片接合于所述第三晶片，而形成第二晶片堆叠结构；

对所述第二晶片堆叠结构进行第二边缘缺陷检查，而找出第二边缘缺陷且测量出所述第二晶片堆叠结构的边缘与所述第二边缘缺陷的远离所述第二晶片堆叠结构的边缘的一端在径向上的第二距离；以及

从所述第二晶片堆叠结构的边缘进行范围为第二宽度的第二修整制作工艺，而移除所述第二边缘缺陷，其中所述第二宽度大于或等于所述第二距离。

17.如权利要求16所述的晶片堆叠方法，还包括：

将第四晶片接合于所述第二晶片，而形成第三晶片堆叠结构；

对所述第三晶片堆叠结构进行第三边缘缺陷检查，而找出第三边缘缺陷且测量出所述第三晶片堆叠结构的边缘与所述第三边缘缺陷的远离所述第三晶片堆叠结构的边缘的一端在径向上的第三距离；以及

从所述第三晶片堆叠结构的边缘进行范围为第三宽度的第三修整制作工艺，而移除所述第三边缘缺陷，其中所述第三宽度大于或等于所述第三距离。

18.如权利要求17所述的晶片堆叠方法，其中所述第三宽度大于所述第一宽度与所述第二宽度。

19.如权利要求16所述的晶片堆叠方法，其中所述第一宽度与所述第二宽度为相同宽度。

20.如权利要求16所述的晶片堆叠方法，其中所述第一宽度与所述第二宽度为不同宽度。