[go: up one dir, main page]

CN118300603A - 一种自偏置锁相环系统及电子设备 - Google Patents

一种自偏置锁相环系统及电子设备 Download PDF

Info

Publication number
CN118300603A
CN118300603A CN202410419726.2A CN202410419726A CN118300603A CN 118300603 A CN118300603 A CN 118300603A CN 202410419726 A CN202410419726 A CN 202410419726A CN 118300603 A CN118300603 A CN 118300603A
Authority
CN
China
Prior art keywords
output end
tube
pmos tube
drain electrode
bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410419726.2A
Other languages
English (en)
Inventor
胡诗珂
陈涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Praran Semiconductor Shanghai Co ltd
Original Assignee
Praran Semiconductor Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Praran Semiconductor Shanghai Co ltd filed Critical Praran Semiconductor Shanghai Co ltd
Priority to CN202410419726.2A priority Critical patent/CN118300603A/zh
Publication of CN118300603A publication Critical patent/CN118300603A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本申请提出一种自偏置锁相环系统及电子设备，鉴频鉴相器的第一输入端用于接入参考时钟信号，鉴频鉴相器的第二输入端连接于分频器的输出端，鉴频鉴相器的输出端分别与电荷泵的输入端、锁定检测器的输入端连接；电荷泵的输出端连接于偏置控制器的输入端，偏置控制器的第一输出端连接于压控振荡器的第一输入端，偏置控制器的第二输出端连接于压控振荡器的第二输入端，偏置控制器的第一输出端还与锁定检测器的调节端连接；滤波器连接于电荷泵和偏置控制器之间；压控振荡器的输出端连接于分频器的输入端。自偏置锁相环系统对验证宽度可以根据偏置控制器对输出灵活设置，具有较短的锁定时间的优点，较高的灵活性，宽频工作区间。

Description

一种自偏置锁相环系统及电子设备
技术领域
本申请涉及电路领域，具体而言，涉及一种自偏置锁相环系统及电子设备。
背景技术
自偏置锁相环系统是现代电子系统中的基本构件之一，被广泛地用在通信、多媒体以及其它应用中。例如，频率合成器、FM解调器、时钟恢复电路、调制解调器以及音频译码器均为与自偏置锁相环系统相关的应用。
自偏置锁相环系统在工作过程中，会基于参考信号和反馈信号进行值调节，直至处于锁定状态。如何在保障精度的情况下，尽可能缩短锁定时间，成为了本领域技术人员所关注的难题。
发明内容
本申请的目的在于提供一种自偏置锁相环系统及电子设备，以至少部分改善上述问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供一种自偏置锁相环系统，所述自偏置锁相环系统包括：鉴频鉴相器、电荷泵、滤波器、偏置控制器、压控振荡器、分频器以及锁定检测器；
所述鉴频鉴相器的第一输入端用于接入参考时钟信号，所述鉴频鉴相器的第二输入端连接于所述分频器的输出端，所述鉴频鉴相器的输出端分别与所述电荷泵的输入端、所述锁定检测器的输入端连接；
所述电荷泵的输出端连接于所述偏置控制器的输入端，所述偏置控制器的第一输出端连接于所述压控振荡器的第一输入端，所述偏置控制器的第二输出端连接于所述压控振荡器的第二输入端，所述偏置控制器的第一输出端还与所述锁定检测器的调节端连接；
所述滤波器连接于所述电荷泵和所述偏置控制器之间；
所述压控振荡器的输出端连接于所述分频器的输入端。
第二方面，本申请实施例提供一种电子设备，包括上述的自偏置锁相环系统。
相对于现有技术，本申请实施例所提供的一种自偏置锁相环系统及电子设备，自偏置锁相环系统包括：鉴频鉴相器、电荷泵、滤波器、偏置控制器、压控振荡器、分频器以及锁定检测器；鉴频鉴相器的第一输入端用于接入参考时钟信号，鉴频鉴相器的第二输入端连接于分频器的输出端，鉴频鉴相器的输出端分别与电荷泵的输入端、锁定检测器的输入端连接；电荷泵的输出端连接于偏置控制器的输入端，偏置控制器的第一输出端连接于压控振荡器的第一输入端，偏置控制器的第二输出端连接于压控振荡器的第二输入端，偏置控制器的第一输出端还与锁定检测器的调节端连接；滤波器连接于电荷泵和偏置控制器之间；压控振荡器的输出端连接于分频器的输入端。自偏置锁相环系统对验证宽度可以根据偏置控制器对输出灵活设置，具有较短的锁定时间的优点，较高的灵活性，宽频工作区间。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为本申请实施例提供的自偏置锁相环系统的结构示意图之一；
图2为本申请实施例提供的锁定检测器的结构示意图之一；
图3为本申请实施例提供的锁定检测器的结构示意图之二；
图4为本申请实施例提供的自偏置锁相环系统的结构示意图之二；
图5为本申请实施例提供的压控振荡器的结构示意图。
图中：10-锁定检测器；20-偏置控制器；30-压控振荡器；40-电荷泵；50-滤波器；60-分频器；70-鉴频鉴相器；301-标准差分对；302-第二单元。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
自偏置锁相环系统的作用是使得电路上的时钟与某外部时钟(如下文中的参考时钟信号对应的时钟)对齐，实现相位同步。
请参考图1，图1为本申请实施例提供的自偏置锁相环系统的结构示意图之一。如图1所示，自偏置锁相环系统包括：鉴频鉴相器70(Phase Frequency Detector，简称PFD)、电荷泵40(Charge pump)、滤波器50(Low Pass Filter，简称LPF)、偏置控制器20(BiasGen)、压控振荡器30(Voltage Controlled Oscillator，简称VCO)、分频器60(Divider 1/N)以及锁定检测器10(Lock_det)。
鉴频鉴相器70的第一输入端用于接入参考时钟信号(Fref)，鉴频鉴相器70的第二输入端连接于分频器60的输出端，用于接收分频器60传输的反馈信号(Fdb)，鉴频鉴相器70的输出端分别与电荷泵40的输入端、锁定检测器10的输入端连接。
电荷泵40的输出端连接于偏置控制器20的输入端，偏置控制器20的第一输出端连接于压控振荡器30的第一输入端，偏置控制器20的第二输出端连接于压控振荡器30的第二输入端，偏置控制器20的第一输出端还与锁定检测器10的调节端连接。
滤波器50连接于电荷泵40和偏置控制器20之间。
压控振荡器30的输出端连接于分频器60的输入端。
可选地，鉴频鉴相器70用于根据参考时钟信号和分频器60传输的反馈信号生成对应的相位脉冲误差信号(UP or DN，又称为UPDN)，并将相位脉冲误差信号传输给电荷泵40和锁定检测器10。
电荷泵40用于根据相位脉冲误差信号生成对应的电荷信号。
需要说明的是，电荷泵40在相位脉冲误差信号的控制下生成对应的电荷信号，可以对滤波器50中的电容进行充电或放电，对应的电流大小为Icp。相位脉冲误差信号维持高电平的脉宽越宽，电流Icp越大。
滤波器50用于对电荷泵40到偏置控制器20之间通路上的高频成分进行滤除。
可选地，滤波器50可以为低通滤波器。
偏置控制器20用于基于滤波后的电荷信号生成第一偏置信号和第二偏置信号，将第一偏置信号和第二偏置信号传输给压控振荡器30，将第一偏置信号传输给锁定检测器10。
压控振荡器30用于根据第一偏置信号和第二偏置信号调整输出信号频率。
需要说明的是，在第一偏置信号对应的偏置电压(VBP)增大时，压控振荡器30输出信号频率减小，在第一偏置信号对应的偏置电压(VBP)减小时，压控振荡器30输出信号频率增大。
分频器60用于对压控振荡器30的输出信号进行分频处理，以得到反馈信号，并将反馈信号传输给鉴频鉴相器70。
需要说明的是，分频器60所输出的反馈信号的频率可以是压控振荡器30输出信号的频率的1/N，N≥2。上述的鉴频鉴相器70、电荷泵40、滤波器50、偏置控制器20、压控振荡器30以及分频器60，组成自校正环路，通过多次自校正可以使参考时钟信号与分频器60所输出的反馈信号(即压控振荡器30的输出信号的分频信号)的相位对齐，或相位偏差小于预设值，即自偏置锁相环系统达到锁定。
锁定检测器10用于根据第一偏置信号调整验证宽度(又称为，RC delay宽度)，并根据相位脉冲误差信号和验证宽度确定是否锁定。
需要说明的是，在相位脉冲误差信号的宽度小于验证宽度时，代表时钟已经稳定，锁定检测器10输出的锁定信号为高电平信号1，反之则锁定信号为低电平信号0。
可选地，在第一偏置信号的偏置电流越大时，第一偏置信号的偏置电压越小，验证宽度越小；在第一偏置信号的偏置电流越小时，第一偏置信号的偏置电压越大，验证宽度越大。
压控振荡器30的输出信号频率越高，反馈信号的频率也越高，此时，偏置控制器20输出的第一偏置信号对应的偏置电流(Ibias)越大，验证宽度越小，自偏置锁相环系统(锁定检测器10)的锁定检测精度越高；当压控振荡器30的输出信号频率越低，反馈信号的频率也越低，此时，偏置控制器20输出的第一偏置信号对应的偏置电流(Ibias)越小，验证宽度越大，自偏置锁相环系统(锁定检测器10)的锁定检测精度降低，可以缩短锁定时间。需要说明的是，频率越低时，数字时序和应用所要求的抖动也就越低，为了降低锁定时间，可以降低锁定检测精度。
本申请方案提供的自偏置锁相环系统中，验证宽度可以灵活设置，具有较短的锁定时间的优点，较高的灵活性，宽频工作区间。
相对于锁定检测器10采用固定的验证宽度，来确保不同输出频率和工艺下的自偏置锁相环系统(PLL_CLK_OUT)满足抖动(jitter)要求，即抖动(jitter)的设计值满足应用要求，优缺点说明如下。由于低频率锁相环(PLL)稳定性更差，且每个周期内积累的相位误差大，在同一精度下，锁定信号(lock信号)更难置1，即PLL锁定更难，但是低频率在应用上输出时序要求更宽松，因此可以降低抖动要求，即可以增加锁定检测电路滤波宽度。高频输出锁相环(PLL)要求则相反，因为时序要求严格，抖动(jitter)满足要求需做小，因此锁定检测电路要求滤波宽度做小。因此，本发明提出一种适应不同频率输出的锁定检测电路。
请参考图2，图2为本申请实施例提供的锁定检测器的结构示意图之一。
如图2所示，锁定检测器10包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第一电容C1以及第二电容C2。
第一PMOS管P1的栅极作为锁定检测器10的调节端，连接于偏置控制器20的第一输出端(VBP)。
需要说明的是，在VBP变化时，第一PMOS管P1对应的等效电阻R的阻值也会变化，从而可以改变验证宽度。
第一PMOS管P1的源极连接于电源(VCC)，第一PMOS管P1的漏极连接于第二PMOS管P2的源极，第一NMOS管N1的源极连接于地(VSS)。
在第二PMOS管P2的栅极和第一NMOS管N1的栅极的连接处引出接线端子，作为锁定检测器10的输入端，连接于鉴频鉴相器70的输出端，接收相位脉冲误差信号(UP or DN，又称为UPDN)。
在第二PMOS管P2的漏极和第一NMOS管N1的漏极的连接处引出接线端子，作为锁定检测器10的输出端，用于输出锁定信号。
第一电容C1的一端连接于电源，第一电容C1的另一端连接于锁定检测器10的输出端。
第二电容C2的一端连接于地，第二电容C2的另一端连接于锁定检测器10的输出端。
请参考图3，图3为本申请实施例提供的锁定检测器的结构示意图之二。
如图3所示，锁定检测器10包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第三PMOS管P3以及第二NMOS管N2。
其中，第三PMOS管P3和第二NMOS管N2作为等效电容，满足生产工艺。
第一PMOS管P1的栅极作为锁定检测器10的调节端，连接于偏置控制器20的第一输出端(VBP)。
第一PMOS管P1的源极连接于电源，第一PMOS管P1的漏极连接于第二PMOS管P2的源极，第一NMOS管N1的源极连接于地。
在第二PMOS管P2的栅极和第一NMOS管N1的栅极的连接处引出接线端子，作为锁定检测器10的输入端，连接于鉴频鉴相器70的输出端。
在第二PMOS管P2的漏极和第一NMOS管N1的漏极的连接处引出接线端子，作为锁定检测器10的输出端。
第三PMOS管P3的漏极和源极连接于电源，第三PMOS管P3的栅极连接于锁定检测器10的输出端。
第二NMOS管N2的漏极和源极连接于地，第二NMOS管N2的栅极连接于锁定检测器10的输出端。
可选地，本申请方案中的验证宽度可以为锁定检测器10中的电阻R(或等效电阻)与电容C(等效电容)的乘积，在电容C不变的情况下，验证宽度随电阻R发生变化，电阻R越大，验证宽度越大，能够滤掉的宽度也越大。
请参考图4，图4为本申请实施例提供的自偏置锁相环系统的结构示意图之二。
偏置控制器20包括第一运放U1和第三NMOS管N3。
第一运放U1的第一端作为偏置控制器20的输入端，连接于电荷泵40的输出端，对应的电压为VC_int，第一运放U1的第一端即为反相输入端。在环路稳定时，VC_int等于VBP。
第一运放U1的第二端连接于第三NMOS管N3的漏极，在二者的连接处引出接线端子，作为偏置控制器20的第一输出端(VBP)，第一运放U1的第二端即为同相输入端。
第一运放U1的输出端连接于第三NMOS管N3的栅极，在二者的连接处引出接线端子，作为偏置控制器20的第二输出端(VBN)。
第三NMOS管N3的源极连接于地。
请继续参考图4，电荷泵40包括第四PMOS管P4、第五PMOS管P5、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6以及第七NMOS管N7。
第四PMOS管P4的源极和第五PMOS管P5的源极均连接于电源，第四PMOS管P4的栅极连接于第五PMOS管P5的栅极，第四PMOS管P4的栅极连接于第四PMOS管P4的漏极。
第四PMOS管P4的漏极连接于第四NMOS管N4的漏极，第四NMOS管N4的源极连接于第六NMOS管N6的漏极，第六NMOS管N6的源极连接于地。
第四NMOS管N4的栅极作为电荷泵40的第一输入端，连接于鉴频鉴相器70的第一输出端(UP)。
第五PMOS管P5的漏极连接于第五NMOS管N5的漏极，在二者的连接处引出接线端子作为电荷泵40的输出端，连接于偏置控制器20的输入端。
第五NMOS管N5的源极连接于第七NMOS管N7的漏极，第七NMOS管N7的源极连接于地。
第五NMOS管N5的栅极作为电荷泵40的第二输入端，连接于鉴频鉴相器70的第二输出端(DN)。
第六NMOS管N6的栅极和第七NMOS管N7的栅极均连接于偏置控制器20的第二输出端(VBN)。
请继续参考图4，滤波器50包括第三电容C3、第六PMOS管P6以及第七PMOS管P7。
第三电容C3的一端连接于电源，第三电容C3的另一端连接于电荷泵40和偏置控制器20之间(VC_int)。
第六PMOS管P6的源极连接于电源，第六PMOS管P6的漏极连接于第七PMOS管P7的栅极，第六PMOS管P6的栅极连接于电荷泵40和偏置控制器20之间。
第七PMOS管P7的源极连接于电源，第七PMOS管P7的栅极连接于第七PMOS管P7的漏极，第七PMOS管P7的漏极连接于偏置控制器20的第一输出端(VBP)。
请参考图5，图5为本申请实施例提供的压控振荡器的结构示意图。如图5所示，压控振荡器30包括标准差分对301和K个第二单元302，其中，K可以但不限定为3。
第i个第二单元302包括第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第八NMOS管N8、第九NMOS管N9以及第十NMOS管N10。
第八PMOS管P8的源极、第九PMOS管P9的源极、第十PMOS管P10的源极以及第十一PMOS管P11的源极均连接于电源。
第八PMOS管P8的栅极与第十一PMOS管P11的栅极的连接处引出接线端子，作为压控振荡器30的第一输入端(VBP)。
第八PMOS管P8的漏极连接于第九PMOS管P9的栅极，第九PMOS管P9的栅极连接于第九PMOS管P9的漏极，第九PMOS管P9的漏极连接于第八NMOS管N8的漏极，在二者的连接处引出接线端子，作为第i个第二单元302的第一输出端OUTPi。
第十一PMOS管P11的漏极连接于第十PMOS管P10的栅极，第十PMOS管P10的栅极连接于第十PMOS管P10的漏极，第十PMOS管P10的漏极连接于第九NMOS管N9的漏极，在二者的连接处引出接线端子，作为第i个第二单元302的第二输出端OUTNi。
第八NMOS管N8的栅极作为第i个第二单元302的第一控制端INPi，在i＝1时，第1个第二单元302的第一控制端连接于第K个第二单元302的第一输出端，在i＞1时，第i个第二单元302的第一控制端连接于第i-1个第二单元302的第一输出端。
第九NMOS管N9的栅极作为第i个第二单元302的第二控制端INNi，在i＝1时，第1个第二单元302的第二控制端连接于第K个第二单元302的第二输出端，在i＞1时，第i个第二单元302的第二控制端连接于第i-1个第二单元302的第二输出端。
第八NMOS管N8的源极和第九NMOS管N9的源极均连接于第十NMOS管N10的漏极，第十NMOS管N10的源极连接于地，第十NMOS管N10的栅极作为压控振荡器30的第二输入端(VBN)。
第K个第二单元302的第一输出端OUTPK和第二输出端OUTNK均连接于标准差分对301，标准差分对301的输出端作为压控振荡器30的输出端。
其中，1≤i≤K，K为大于或等于3的奇数。
对于以上部件的工作原理的部分说明如下：
偏置控制器20(Bias Gen)输出的第一偏置信号对应的偏置电流(Ibias)，并提供偏置电压VBP与VBN。压控振荡器30的输出信号频率不同，第一偏置信号对应的偏置电流(Ibias)不同，压控振荡器30的输出信号频率越高，偏置控制器20输出的第一偏置信号对应的偏置电流(Ibias)越大，当压控振荡器30的输出信号频率越低，偏置控制器20输出的第一偏置信号对应的偏置电流(Ibias)越小。
压控振荡器30的输出信号的频率表示为fosc，该频率fosc正比于μp*Cox*(W/L)*(VDD-VBP-|VTH|)/Cl，Cl表示压控振荡器30每个输出极点对应的对地总电容。当第一偏置信号对应的偏置电压(VBP)变小，fosc变大，压控振荡器30中的PMOS管工作在饱和区，偏置电流(Ibias)由IV曲线方程确定：
Ibias＝1/2*[μp×Cox×(W/L)×(VDD-VBP-|VTH|)2]。
其中，μp为p型载流子迁移率，W与L分别为第一PMOS管P1的宽度与长度，Cox为氧化层电容，VTH为第一PMOS管P1的阈值电压。
gm为第一PMOS管P1的二极管接法的跨导，1/gm为锁定检测器10的中的第一PMOS管P1的中的等效上拉电阻的阻值。
需要说明的是，偏置电流(Ibias)越大，偏置电压VBP越小，gm＝up*Cox*W/L*(VDD-VBP-|VTH|)越大，锁定检测器10(Lock_det)中的等效电阻(例如第一PMOS管的等效上拉电阻)越小，对应的验证宽度越小，锁定检测精度提高，只能滤掉更窄的毛刺，要求鉴频鉴相器70输出的相位脉冲误差信号(UP or DN，又称为UPDN)的宽度要求越窄，即自偏置锁相环系统的相位差要求越小，自偏置锁相环系统的抖动越小，自偏置锁相环系统的锁定时间延长。反之，偏置电流(Ibias)越大，偏置电压VBP越小，gm＝up*Cox*W/L*(VDD-VBP-|VTH|)越小，锁定检测器10(Lock_det)中的等效电阻(例如第一PMOS管的等效上拉电阻)越大，对应的验证宽度越大，能够过滤的宽度越大，在相位脉冲误差信号宽度较大的情况下，也能锁定电路，即在VCO低频时，锁定检测精度降低，缩短锁定时长。此时频率较低，时序和应用要求的抖动可以较大，仍然满足应用要求，可以大大缩小电路锁定频率时间。
本申请实施例还提供了一种电子设备，该电子设备包括上述的自偏置锁相环系统。电子设备可以是片上系统，还可以是手机、电脑、服务器以及智能穿戴设备等。
综上所述，本申请实施例提供的一种自偏置锁相环系统及电子设备，自偏置锁相环系统包括：鉴频鉴相器、电荷泵、滤波器、偏置控制器、压控振荡器、分频器以及锁定检测器；鉴频鉴相器的第一输入端用于接入参考时钟信号，鉴频鉴相器的第二输入端连接于分频器的输出端，鉴频鉴相器的输出端分别与电荷泵的输入端、锁定检测器的输入端连接；电荷泵的输出端连接于偏置控制器的输入端，偏置控制器的第一输出端连接于压控振荡器的第一输入端，偏置控制器的第二输出端连接于压控振荡器的第二输入端，偏置控制器的第一输出端还与锁定检测器的调节端连接；滤波器连接于电荷泵和偏置控制器之间；压控振荡器的输出端连接于分频器的输入端。自偏置锁相环系统对验证宽度可以根据偏置控制器对输出灵活设置，具有较短的锁定时间的优点，较高的灵活性，宽频工作区间。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种自偏置锁相环系统，其特征在于，所述自偏置锁相环系统包括：鉴频鉴相器、电荷泵、滤波器、偏置控制器、压控振荡器、分频器以及锁定检测器；
所述鉴频鉴相器的第一输入端用于接入参考时钟信号，所述鉴频鉴相器的第二输入端连接于所述分频器的输出端，所述鉴频鉴相器的输出端分别与所述电荷泵的输入端、所述锁定检测器的输入端连接；
所述电荷泵的输出端连接于所述偏置控制器的输入端，所述偏置控制器的第一输出端连接于所述压控振荡器的第一输入端，所述偏置控制器的第二输出端连接于所述压控振荡器的第二输入端，所述偏置控制器的第一输出端还与所述锁定检测器的调节端连接；
所述滤波器连接于所述电荷泵和所述偏置控制器之间；
所述压控振荡器的输出端连接于所述分频器的输入端。
2.如权利要求1所述的自偏置锁相环系统，其特征在于，
所述鉴频鉴相器用于根据所述参考时钟信号和所述分频器传输的反馈信号生成对应的相位脉冲误差信号，并将所述相位脉冲误差信号传输给所述电荷泵和所述锁定检测器；
所述电荷泵用于根据所述相位脉冲误差信号生成对应的电荷信号；
所述滤波器用于对所述电荷泵到所述偏置控制器之间通路上的高频成分进行滤除；
所述偏置控制器用于基于滤波后的电荷信号生成第一偏置信号和第二偏置信号，将所述第一偏置信号和所述第二偏置信号传输给所述压控振荡器，将所述第一偏置信号传输给所述锁定检测器；
所述压控振荡器用于根据所述第一偏置信号和所述第二偏置信号调整输出信号频率；
所述分频器用于对所述压控振荡器的输出信号进行分频处理，以得到所述反馈信号，并将所述反馈信号传输给所述鉴频鉴相器；
所述锁定检测器用于根据所述第一偏置信号调整验证宽度，并根据所述相位脉冲误差信号和所述验证宽度确定是否锁定。
3.如权利要求2所述的自偏置锁相环系统，其特征在于，所述锁定检测器包括第一PMOS管、第二PMOS管、第一NMOS管、第一电容以及第二电容；
所述第一PMOS管的栅极作为所述锁定检测器的调节端，连接于所述偏置控制器的第一输出端；
所述第一PMOS管的源极连接于电源，所述第一PMOS管的漏极连接于所述第二PMOS管的源极，所述第一NMOS管的源极连接于地；
在所述第二PMOS管的栅极和所述第一NMOS管的栅极的连接处引出接线端子，作为所述锁定检测器的输入端，连接于所述鉴频鉴相器的输出端；
在所述第二PMOS管的漏极和所述第一NMOS管的漏极的连接处引出接线端子，作为所述锁定检测器的输出端；
所述第一电容的一端连接于电源，所述第一电容的另一端连接于所述锁定检测器的输出端；
所述第二电容的一端连接于地，所述第二电容的另一端连接于所述锁定检测器的输出端。
4.如权利要求2所述的自偏置锁相环系统，其特征在于，所述锁定检测器包括第一PMOS管、第二PMOS管、第一NMOS管、第三PMOS管以及第二NMOS管；
所述第一PMOS管的栅极作为所述锁定检测器的调节端，连接于所述偏置控制器的第一输出端；
所述第一PMOS管的源极连接于电源，所述第一PMOS管的漏极连接于所述第二PMOS管的源极，所述第一NMOS管的源极连接于地；
在所述第二PMOS管的栅极和所述第一NMOS管的栅极的连接处引出接线端子，作为所述锁定检测器的输入端，连接于所述鉴频鉴相器的输出端；
在所述第二PMOS管的漏极和所述第一NMOS管的漏极的连接处引出接线端子，作为所述锁定检测器的输出端；
所述第三PMOS管的漏极和源极连接于电源，所述第三PMOS管的栅极连接于所述锁定检测器的输出端；
所述第二NMOS管的漏极和源极连接于地，所述第二NMOS管的栅极连接于所述锁定检测器的输出端。
5.如权利要求2所述的自偏置锁相环系统，其特征在于，所述偏置控制器包括第一运放和第三NMOS管；
所述第一运放的第一端作为所述偏置控制器的输入端，连接于所述电荷泵的输出端；
所述第一运放的第二端连接于所述第三NMOS管的漏极，在二者的连接处引出接线端子，作为所述偏置控制器的第一输出端；
所述第一运放的输出端连接于所述第三NMOS管的栅极，在二者的连接处引出接线端子，作为所述偏置控制器的第二输出端；
所述第三NMOS管的源极连接于地。
6.如权利要求5所述的自偏置锁相环系统，其特征在于，所述电荷泵包括第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管以及第七NMOS管；
所述第四PMOS管的源极和第五PMOS管的源极均连接于电源，所述第四PMOS管的栅极连接于所述第五PMOS管的栅极，所述第四PMOS管的栅极连接于第四PMOS管的漏极；
所述第四PMOS管的漏极连接于所述第四NMOS管的漏极，所述第四NMOS管的源极连接于所述第六NMOS管的漏极，所述第六NMOS管的源极连接于地；
所述第四NMOS管的栅极作为所述电荷泵的第一输入端，连接于所述鉴频鉴相器的第一输出端；
所述第五PMOS管的漏极连接于所述第五NMOS管的漏极，在二者的连接处引出接线端子作为所述电荷泵的输出端，连接于所述偏置控制器的输入端；
所述第五NMOS管的源极连接于所述第七NMOS管的漏极，所述第七NMOS管的源极连接于地；
所述第五NMOS管的栅极作为所述电荷泵的第二输入端，连接于所述鉴频鉴相器的第二输出端；
所述第六NMOS管的栅极和所述第七NMOS管的栅极均连接于所述偏置控制器的第二输出端。
7.如权利要求6所述的自偏置锁相环系统，其特征在于，所述滤波器包括第三电容、第六PMOS管以及第七PMOS管；
所述第三电容的一端连接于电源，所述第三电容的另一端连接于所述电荷泵和所述偏置控制器之间；
所述第六PMOS管的源极连接于电源，所述第六PMOS管的漏极连接于所述第七PMOS管的栅极，所述第六PMOS管的栅极连接于所述电荷泵和所述偏置控制器之间；
所述第七PMOS管的源极连接于电源，所述第七PMOS管的栅极连接于所述第七PMOS管的漏极，所述第七PMOS管的漏极连接于所述偏置控制器的第一输出端。
8.如权利要求2所述的自偏置锁相环系统，其特征在于，所述压控振荡器包括标准差分对和K个第二单元，第i个所述第二单元包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第八NMOS管、第九NMOS管以及第十NMOS管；
所述第八PMOS管的源极、第九PMOS管的源极、第十PMOS管的源极以及第十一PMOS管的源极均连接于电源；
所述第八PMOS管的栅极与所述第十一PMOS管的栅极的连接处引出接线端子，作为所述压控振荡器的第一输入端；
所述第八PMOS管的漏极连接于所述第九PMOS管的栅极，所述第九PMOS管的栅极连接于所述第九PMOS管的漏极，所述第九PMOS管的漏极连接于所述第八NMOS管的漏极，在二者的连接处引出接线端子，作为第i个所述第二单元的第一输出端；
所述第十一PMOS管的漏极连接于所述第十PMOS管的栅极，所述第十PMOS管的栅极连接于所述第十PMOS管的漏极，所述第十PMOS管的漏极连接于所述第九NMOS管的漏极，在二者的连接处引出接线端子，作为第i个所述第二单元的第二输出端；
所述第八NMOS管的栅极作为第i个所述第二单元的第一控制端，在i＝1时，第1个所述第二单元的第一控制端连接于第K个所述第二单元的第一输出端，在i＞1时，第i个所述第二单元的第一控制端连接于第i-1个所述第二单元的第一输出端；
所述第九NMOS管的栅极作为第i个所述第二单元的第二控制端，在i＝1时，第1个所述第二单元的第二控制端连接于第K个所述第二单元的第二输出端，在i＞1时，第i个所述第二单元的第二控制端连接于第i-1个所述第二单元的第二输出端；
所述第八NMOS管的源极和所述第九NMOS管的源极均连接于所述第十NMOS管的漏极，所述第十NMOS管的源极连接于地，所述第十NMOS管的栅极作为所述压控振荡器的第二输入端；
第K个所述第二单元的第一输出端和第二输出端均连接于所述标准差分对，所述标准差分对的输出端作为所述压控振荡器的输出端；
其中，1≤i≤K。
9.如权利要求2所述的自偏置锁相环系统，其特征在于，
在所述第一偏置信号的偏置电流越大时，所述第一偏置信号的偏置电压越小，所述验证宽度越小；
在所述第一偏置信号的偏置电流越小时，所述第一偏置信号的偏置电压越大，所述验证宽度越大。
10.一种电子设备，其特征在于，包括权利要求1-9中任一项所述的自偏置锁相环系统。
CN202410419726.2A 2024-04-09 2024-04-09 一种自偏置锁相环系统及电子设备 Pending CN118300603A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410419726.2A CN118300603A (zh) 2024-04-09 2024-04-09 一种自偏置锁相环系统及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202410419726.2A CN118300603A (zh) 2024-04-09 2024-04-09 一种自偏置锁相环系统及电子设备

Publications (1)

Publication Number Publication Date
CN118300603A true CN118300603A (zh) 2024-07-05

Family

ID=91677665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202410419726.2A Pending CN118300603A (zh) 2024-04-09 2024-04-09 一种自偏置锁相环系统及电子设备

Country Status (1)

Country Link
CN (1) CN118300603A (zh)

Similar Documents

Publication Publication Date Title
Foley et al. CMOS DLL-based 2-V 3.2-ps jitter 1-GHz clock synthesizer and temperature-compensated tunable oscillator
US7554413B2 (en) Voltage controlled oscillator with compensation for power supply variation in phase-locked loop
EP2425533B1 (en) Supply-regulated phase-locked loop (pll) and method of using
CN101594142B (zh) 具有增益控制的锁相回路及其电路、及电压控制振荡器
CN103501175B (zh) 一种毫米波锁相环
US7026883B2 (en) Feedback loop for LC VCO
CN101309079B (zh) 一种用于锁相环电路(pll)的电荷泵结构
US10396806B1 (en) Voltage regulator based loop filter for loop circuit and loop filtering method
CN108173545B (zh) 锁相环电路、多锁相环系统及其输出相位同步方法
CN112242841B (zh) 一种具有高电源噪声抑制比的锁相环电路
US7386085B2 (en) Method and apparatus for high speed signal recovery
WO2021174420A1 (zh) 一种锁相环电路
US7145400B2 (en) Phase locked loop with a switch capacitor resistor in the loop filter
US8258887B1 (en) Delay-coupled LCVCO
US8258885B2 (en) Frequency-coupled LCVCO
US6771102B2 (en) Common mode feedback technique for a low voltage charge pump
CN118300603A (zh) 一种自偏置锁相环系统及电子设备
CN114244350A (zh) 加速充电帮浦及锁相回路以及其操作方法
CN110572151A (zh) 一种锁相环电路
CN213426145U (zh) 一种具有高电源噪声抑制比的锁相环电路
CN111224621B (zh) 自动幅度控制振荡电路及无晶体高精度时钟生成器
CN111211776A (zh) 一种锁相环电路
Yapeng et al. Design and implementation of a CMOS charge pump phase-locked loop
Rajeshwari et al. Precise current matching charge pump for digital phase locked loop
CN108667456A (zh) 一种电荷泵、基于电荷泵的处理方法及锁相环电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination