CN111211776A - 一种锁相环电路 - Google Patents
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Abstract
本发明提供了一种锁相环电路，通过自校准电荷泵根据up脉冲或dn脉冲对环路滤波器进行充电或放电，调节环路滤波器输出的控制电压；自校准电荷泵根据up脉冲或dn脉冲泵入或泵出的电流相同，利用自校准电荷泵改进了传统电荷泵的电流失配问题，实现电荷泵UP电流和DN电流的匹配，从而减少模拟锁相环锁定时出现的静态相位差和电流失配导致的输出抖动增大问题。
Description
技术领域
本申请涉及电子电路技术领域，具体而言，涉及一种锁相环电路。
背景技术
高速信号发射端需要输出频率可调范围大(10～28GHz)而相位噪声小(抖动1ps以下)的锁相环，现有技术，为使得锁相环输出频率可调范围较大，需要提升压控振荡器的输出频率对控制电压Vctrl的敏感性，但是这样的话如果控制电压Vctrl上电压噪声较大，锁相环输出时钟将会出现较大相位噪声和抖动；为降低噪声，则必须降低压控振荡器的输出频率对控制电压Vctrl的敏感性，所以这和大输出频率范围的要求相矛盾。第二，当控制电压Vctrl电压接近电源或者地时，模拟锁相环中的电荷泵对环路滤波器的充放电电流会出现严重不匹配，导致锁相环性能下降。
发明内容
有鉴于此，本申请提供了一种锁相环电路，以改善现有的锁相环中电荷泵对环路滤波器的充放电电流会出现严重不匹配等问题。
本发明采用的技术方案如下：
本发明提供了一种锁相环电路，所述锁相环电路包括：频率相位比较器、自校准电荷泵、环路滤波器、压控振荡器及分频器；所述频率相位比较器、所述自校准电荷泵电连接、所述环路滤波器及所述压控振荡器依次连接；所述压控振荡器还通过所述分频器与所述频率相位比较器连接；
所述分频器用于将所述压控振荡器输出的时钟信号进行分频生成反馈时钟传输至所述频率相位比较器；
所述频率相位比较器用于将所述反馈时钟与参考时钟进行比较，输出up脉冲或dn脉冲至所述自校准电荷泵；
所述自校准电荷泵根据所述up脉冲向所述环路滤波器泵进电流，所述自校准电荷泵还用于根据所述dn脉冲控制所述环路滤波器泵出电流，其中，所述泵出电流与所述泵进电流匹配；
所述环路滤波器用于根据所述泵进电流或所述泵出电流调节输出至所述压控振荡器的控制电压，以使所述压控振荡器根据所述控制电压输出与所述参考时钟相位相同步的时钟信号。
进一步地，所述自校准电荷泵包括自校准模块及电荷泵模块，所述自校准模块与所述电荷泵模块电连接；
所述电荷泵模块用于根据所述up脉冲生成泵进电流以使所述环路滤波器充电，以使所述控制电压升高；所述电荷泵模块还用于根据所述dn脉冲生成泵出电流以使所述环路滤波器放电，以使所述控制电压降低；
所述自校准模块用于对所述电荷泵模块进行调节控制，以使所述泵进电流与所述泵出电流匹配。
进一步地，所述电荷泵包括：第一PMOS管、第一NMOS管、第一开关组及第二开关组；
所述第一开关组与所述第二开关组并联于所述第一PMOS管与所述第一NMOS管之间；
所述第一开关组包括第二PMOS管、第二NMOS管；所述第二PMOS管与所述第二NMOS管串联，其中，所述第二PMOS管与所述第一PMOS管连接；所述第二NMOS管与所述第一NMOS管连接；
所述第二开关组包括第三PMOS管、第三NMOS管；所述第三PMOS管与所述第三NMOS管串联；其中，所述第三PMOS管与所述第一PMOS管连接；所述第三NMOS管与所述第一NMOS管连接；
所述第一开关组及所述第二开关组用于根据所述up脉冲或所述dn脉冲交替导通，以生成所述泵进电流或所述泵出电流。
进一步地，所述第一PMOS管的栅极用于接入预设的直流信号Vbp，以使所述第二开关组导通时生成所述泵进电流。
进一步地，所述自校准模块包括放大器及电容Cd；
所述放大器的反相端连接于所述第三PMOS管与所述第三NMOS管之间，所述放大器的同相端连接于所述第二PMOS管与所述第二NMOS管之间；
所述电容Cd的第一端与所述放大器的同相端连接，所述电容Cd的第二端接地；
所述放大器的输出端与所述第一NMOS管的栅极连接，以使所述第一开组导通时生成与所述泵进电流匹配的所述泵出电流。
进一步地，当所述参考时钟相位超前时，所述频率相位比较器输出所述up脉冲，所述自校准电荷泵根据所述up脉冲控制所述环路滤波器充电。
进一步地，当所述参考时钟相位滞后时，所述频率相位比较器输出所述dn脉冲时；所述自校准电荷泵根据所述dn脉冲控制所述环路滤波器泵放电。
进一步地，所述压控振荡器包括交叉耦合MOS管及LC谐振电路；
所述LC谐振电路与所述交叉耦合MOS管连接，所述LC谐振电路包括电感LVCO、第一电容组C1及第二电容C2；
所述LC谐振电路包括电感LVCO、第一电容组C1及第二电容C2并联，其中，所述第一电容组C1包括多个并联的数字开关电容，所述第二电容C2为模拟调节电容；
所述压控振荡器的输出频率与所述电感LVCO、所述第一电容组C1及所述第二电容C2满足如下公式：
其中，所述fLCVCO表示所述压控振荡器的输出频率，所述LVCO为所述电感，所述C1为所述第一电容组，所述C2为所述第二电容。
进一步地，所述第二电容C2用以实现所述压控振荡器的输出频率的精调；
所述第一电容组C1用以实现所述压控振荡器的输出频率的粗调。
进一步地，所述锁相环电路预设定有低压阈值及高压阈值；
当所述控制电压小于所述低压阈值时，增大第一电容组C1的容值以实现锁相环锁定；
当所述控制电压大于或等于所述低压阈值，且小于所述高压阈值时，保持所述第一电容组C1的容值不变，通过调节所述第二电容C2的容值以实现锁相环锁定；
当所述控制电压大于或等于所述高压阈值且小于电源电压时，降低所述第一电容组C1的容值以实现锁相环锁定。
相对于现有技术，本申请提供的锁相环电路具有如下有益效果：
本发明提供的锁相环电路，所述自校准电荷泵根据所述up脉冲或dn脉冲对所述环路滤波器进行充电或放电，以调节所述环路滤波器输出的控制电压；所述压控振荡器根据所述环路滤波器输出的控制电压输出与所述参考时钟相位相同步的时钟信号。利用自校准电荷泵改进了传统电荷泵的电流失配问题，实现电荷泵UP电流和DN电流的匹配，从而减少模拟锁相环锁定时出现的静态相位差和电流失配导致的输出抖动增大问题。同时，本发明提供的锁相环电路采用模拟和数字双调节的压控振荡器，可以在实现大范围可调输出频率的同时，满足对输出时钟相位噪声较低的要求。
附图说明
为了更清楚地说明本发明实施方式的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了一种现有的锁相环示意图。
图2示出了另一种现有的锁相环示意图。
图3示出了本发明提供的一种锁相环电路的示意图。
图4示出了本发明提供的自校准电荷泵的示意图。
图5示出了本发明提供的压控振荡器的示意图。
图6示出了本发明提供的控制电压区域划分示意图。
图7示出了本发明提供的有限状态机的示意图。
图标：P1-第一PMOS管；P2-第二PMOS管；P3-第三PMOS管；N1-第一NMOS管；N2-第二NMOS管；N3-第三NMOS管。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
锁相环是众多数字芯片中时钟信号的产生模块。锁相环的输入参考时钟通常是一个具有较低相位噪声的时钟信号，通常由晶振产生，频率比较低，但是锁相环输出时钟的频率较高。光纤通信物理层芯片通常需要产生10～28GHz的时钟频率，而且要求输出时钟抖动小于1ps以下。
现有锁相环方案中比较典型的有两种，一种是模拟锁相环，如图1所示，首先利用频率相位比较器(phasefrequencydetector，PFD)将比较参考时钟和经过N倍分频的输出时钟之间的相位差，比较结果用来控制电荷泵对环路滤波器充放电，产生控制电压Vctrl，在控制电压Vctrl的作用下，压控振荡器(voltage-controlledoscillator，VCO))输出与参考时钟相位相锁定的N倍频时钟信号。
另一种较为常见的是数字锁相环，如图2所示，与模拟锁相环相比相比，数字锁相环利用时间数字转换模块(Time to Digital Convertor，TDC)和数字滤波器代替模拟锁相环中的电荷泵和环路滤波器，数字滤波器产生的数字信号Dctrl用于调节数控振荡器的输出频率，同时数控振荡器的输出也为TDC提供时钟信号。
由于高速信号发射端需要输出频率可调范围大(10～28GHz)而相位噪声小(抖动1ps以下)的锁相环，模拟的锁相环中，为使得锁相环输出频率可调范围较大，需要提升压控振荡器的输出频率对控制电压Vctrl的敏感性，但是这样的话如果控制电压Vctrl上电压噪声较大，锁相环输出时钟将会出现较大相位噪声和抖动；为降低噪声，则必须降低压控振荡器的输出频率对控制电压Vctrl的敏感性，所以这和大输出频率范围的要求相矛盾，此外，当控制电压Vctrl电压接近电源或者地时，模拟锁相环中的电荷泵对环路滤波器的充放电电流会出现严重不匹配，导致锁相环性能下降。数字锁相环尽管不会受到上述模拟噪声的影响，但是其TDC是时间测量电路，会出现量化误差，从而对锁相环输出时钟频率产生偏差，并且影响输出时钟的抖动。
为了改善上述问题，本申请提供了一种新的锁相环电路，请参阅图3，图3示出了本申请实施例提供的电路的示意图。
本申请实施例提供的锁相环电路包括：频率相位比较器、自校准电荷泵、环路滤波器、压控振荡器、缓冲器及分频器。
频率相位比较器、自校准电荷泵电连接、环路滤波器及压控振荡器依次连接。压控振荡器还通过缓冲器、分频器与频率相位比较器连接。
分频器用于将压控振荡器输出的时钟信号(VCO时钟)进行分频生成反馈时钟传输至频率相位比较器；频率相位比较器用于将反馈时钟与参考时钟进行比较，输出up脉冲或dn脉冲至自校准电荷泵；自校准电荷泵根据up脉冲或dn脉冲对环路滤波器进行充电或放电，以调节环路滤波器输出的控制电压；其中，充电和放电的电量相同；压控振荡器根据环路滤波器输出的控制电压输出与参考时钟相位相同步的时钟信号。
频率相位比较器首先对参考时钟和经过N分频的VCO时钟相位进行比较，结果输出三种状态，第一种是UP，第二种是DN，第三种是空闲。其中，当参考时钟相位超前时，频率相位比较器输出up脉冲，当参考时钟相位滞后时，频率相位比较器输出dn脉冲，若二者相位相同，则输出空闲状态。
自校准电荷泵根据up脉冲控制环路滤波器充电或者根据dn脉冲控制环路滤波器放电。当参考时钟相位超前，频率相位比较器输出up脉冲时，自校准电荷泵入电流至环路滤波器以使环路滤波器充电，控制电压Vctrl电压升高；当参考时钟相位滞后，频率相位比较器输出dn脉冲时；自校准电荷泵根据dn脉冲控制环路滤波器泵出电流放电，控制电压Vctrl电压降低。
一般情况下，电荷泵根据up脉冲泵进和根据dn脉冲泵出的电流是相同的，这样就可以减少静态相位误差。但是，如果控制电压Vctrl升高至接近电源Vdd或者降低接近至地的时候，电荷泵根据up脉冲泵进和根据dn脉冲泵出的电流就会严重失配。在控制电压Vctrl电压较高时，泵进电流会比泵出电流小很多，在控制电压Vctrl电压较低时，泵进电流会比泵出电流大很多。这样的话，如果锁相环锁定时控制电压Vctrl正好过高或者过低，那么电荷泵会出现电流失配，导致锁相环抑制相位噪声的能力变差，降低输出时钟信号的质量。
为此，本实施例采用自校准电荷泵，参阅图4，自校准电荷泵包括自校准模块及电荷泵模块，自校准模块与电荷泵模块电连接。
电荷泵模块用于根据up脉冲生成UP电流(即泵进电流)以使环路滤波器充电；电荷泵模块还用于根据dn脉冲生成DN电流(即泵出电流)以使环路滤波器放电；自校准模块用于对电荷泵模块进行调节控制，以使UP电流与DN电流匹配。
在一种可能的实现方式中，电荷泵模块由P型金属氧化物场效应管(PMOS)P1～P3和N型金属氧化物场效应管(NMOS)N1～N3六个场效应管组成。例如，电荷泵包括：第一PMOS管P1、第一NMOS管N1、第一开关组及第二开关组；第一开关组与第二开关组并联于第一PMOS管P1与第一NMOS管N1之间；第一开关组包括第二PMOS管P2、第二NMOS管N2；第二PMOS管P2与第二NMOS管N2串联，其中，第二PMOS管P2与第一PMOS管P1连接；第二NMOS管N2与第一NMOS管N1连接；第二开关组包括第三PMOS管P3、第三NMOS管N3；第三PMOS管P3与第三NMOS管N3串联；其中，第三PMOS管P3与第一PMOS管P1连接；第三NMOS管N3与第一NMOS管N1连接。
第一PMOS管P1的栅极用于接入预设的直流信号Vbp，以使第二开关组导通时生成UP电流。第一NMOS管N1的栅极用于接入Vbn。
设定第三PMOS管P3与第三NMOS管N3串联的连接点为E点，第二PMOS管P2与第二NMOS管N2的连接点为F点。则电荷泵输出为E点，电荷泵UP和DN电流的大小分别由第一PMOS管P1和第一NMOS管N1的栅极电压Vbp、Vbn决定，其中Vbp是外部预先设定的直流电压，而Vbn则通过自校准模块产生，使得DN电流自动与UP电流相匹配。
第一开关组及第二开关组分别受到频率相位比较器产生的up、dn脉冲以及他们的反信号ub、db脉冲控制，第一开关组及第二开关组用于根据up脉冲或dn脉冲交替导通，以生成UP电流或DN电流。其中，E点通过第三PMOS管P3和第三NMOS管N3对后续环路滤波器进行充放电操作，最终在E点产生Vctrl(VCO控制电压)。第二PMOS管P2和第三PMOS管P3，第二NMOS管N2和第三NMOS管N3为对称电路，即第一开关组与第二开关组为对称电路，因此F点电流是E点的互补电流，即当E点为UP泵出电流时，F点即为DN泵进电流；当E点为DN泵进电流，F点为UP泵出电流；当E点处于空闲时，泵进电流和泵出电流都不存在，此时F点为同时发生泵进和泵出电流。
自校准模块包括放大器及电容Cd；放大器的反相端连接于第三PMOS管P3与第三NMOS管N3之间，即E点，放大器的同相端连接于第二PMOS管P2与第二NMOS管N2之间；即F点。电容Cd的第一端与放大器的同相端连接，电容Cd的第二端接地；放大器的输出端与第一NMOS管N1的栅极连接，以使第一开组导通时生成与UP电流匹配的DN电流。
其中电容Cd用作冗余电容，放大器用作误差放大器，若电荷泵模块产生的UP电流和DN电流不匹配，则F点电流会在冗余电容Cd上不断累计误差电荷，最终导致冗余电容Cd的电压为Vdd或者地；如果UP电流和DN电流匹配，冗余电容Cd上则不会出现电荷的积累，而冗余电容Cd电压恒定在某个直流电压。
基于上述认真，本实施例采用放大器，感知控制电压Vctrl和冗余电容Cd电压之间的差值，并将该差值放大反馈至第一NMOS管N1的栅极，改变DN电流大小，实现控制电压Vctrl和冗余电容Cd电压之间差值的消除。当冗余电容Cd电压与控制电压Vctrl相同时，冗余电容Cd电压既非Vdd也非地，从而判定DN电流与UP电流相等。
压控振荡器VCO的输出频率与控制电压Vctrl的关系满足如下公式：
fVCO＝KVCO*Vctrl；
式中，KVCO为压控振荡器VCO的调节增益，Vctrl为环路滤波器输出至压控振荡器的控制电压。
针对锁相环可调频率范围较大的应用场景，需要将KVCO设计为较大值，从而当控制电压Vctrl变化范围较小仍然可以输出较大范围可调频率。
针对需要低时钟抖动应用的应用场景，则需要将KVCO设计为较小值，从而将控制电压Vctrl上的噪声对输出时钟的相位噪声影响减小。
而对于高速信号发射端，锁相环既需要提供较大可调范围频率输出，也需要输出时钟的相位噪声保持较低水平，导致KVCO的值比较难以设计。
为了解决上述问题，本申请实施例采用使用模拟精调、数字粗调的压控振荡器，请参阅图5，压控振荡器包括交叉耦合MOS管及LC谐振电路。LC谐振电路与交叉耦合MOS管连接，LC谐振电路包括电感LVCO、第一电容组C1及第二电容C2；LC谐振电路包括电感LVCO、第一电容组C1及第二电容C2并联，其中，第一电容组C1包括多个并联的数字开关电容，其电容值由输入数字信号控制，第二电容C2为模拟调节电容，其电容值随输入的控制电压Vctrl改变。
压控振荡器的输出频率与电感LVCO、第一电容组C1及第二电容C2满足如下公式：
其中，fLCVCO表示压控振荡器的输出频率，LVCO为电感，C1为第一电容组，C2为第二电容。
第二电容C2用以实现压控振荡器的输出频率的精调；第一开关组C1用以实现压控振荡器的输出频率的粗调。于本实施例中，第二电容C2为模拟精调电容，在控制电压Vctrl变化时可调范围较小，但是精度高。第一电容组C1为数字粗调电容，可调范围很大，但是分辨率较低。
当锁相环电路相位锁定时，第一电容组C1的容值不变，只有控制电压Vctrl通过第二电容C2精细地改变压控振荡器输出相位，即模拟精调，此时，KVCO值较小，实现了较低相位噪声的时钟输出。
当需要改变压控振荡器的输出频率时，锁相环会调节第一电容组C1，从而实现较大范围的频率可调，即为数字粗调，其中，第一电容组C1的数字控制信号是由控制电压Vctrl的大小决定的。
于本实施例中，锁相环电路预设定由低压阈值及高压阈值；其中，低压阈值为Vdd*3/8，高压阈值为Vdd*5/8，Vdd指电源电压。当Vctrl低于低压阈值或者高于电压阈值时，认定模拟精调第二电容C2不足以实现锁相环锁定，此时需要调整粗调电容第一电容组C1。
在一种可能的实现方式中，控制电压Vctrl的电压区域被分为三个区域范围，如图6所示。
区域S1：当控制电压小于低压阈值时，增大第一电容组C1的容值以实现锁相环锁定；
区域S2：当控制电压大于或等于低压阈值，且小于高压阈值时，保持第一电容组C1的容值不变，通过调节第二电容C2的容值以实现锁相环锁定；
区域S3：当控制电压大于或等于高压阈值时且小于直流电压Vdd时，降低第一电容组C1的容值以实现锁相环锁定。
锁相环电路利用阈值判决模块将控制电压Vctrl与低压阈值和高压阈值的电压进行比较，然后将结果送入有限状态机。有限状态机的工作流程如图7所示，当控制电压Vctrl的电压范围处于区域S1时，需要增大第一电容组C1的容值；当控制电压Vctrl的电压范围区域S2时，第一电容组C1不需要改变，通过模拟精调第二电容C2的容值即可实现锁相环的锁定；当控制电压Vctrl的电压范围处于区域S3时，第一电容组C1的容值较大，需要减小C1。
需要说明的是，上述每一次调节都需要延时模块，以防止出现锁相环不稳定的问题。有限状态机的时钟由VCO时钟经过N分频之后的信号提供，通过有限状态机对第一电容组C1的调节，最终在锁相环锁定时，控制单元Vctrl的电压范围会处于S2，在低压阈值与高压阈值之间的范围内，因此还可以减少控制电压Vctrl过高或者过低对电荷泵电流失配的影响。
综上所述，本发明提供的锁相环电路，自校准电荷泵根据up脉冲或dn脉冲对环路滤波器进行充电或放电，以调节环路滤波器输出的控制电压；压控振荡器根据环路滤波器输出的控制电压输出与参考时钟相位相同步的时钟信号。利用自校准电荷泵改进了传统电荷泵的电流失配问题，实现电荷泵UP电流和DN电流的匹配，从而减少模拟锁相环锁定时出现的静态相位差和电流失配导致的输出抖动增大问题。同时，本发明提供的锁相环电路采用模拟和数字双调节的压控振荡器，可以在实现大范围可调输出频率的同时，满足对输出时钟相位噪声较低的要求。此外，有限状态机的应用使锁相环在稳定工作时，压控振荡器控制电压不会超出电荷泵的极限，从而进一步减小电荷泵电流失配的影响。同时，本方案无需使用时间测量模块TDC，因此不会出现由于TDC误差导致的时钟抖动问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种锁相环电路，其特征在于，所述锁相环电路包括：
频率相位比较器、自校准电荷泵、环路滤波器、压控振荡器及分频器；
所述频率相位比较器、所述自校准电荷泵电连接、所述环路滤波器及所述压控振荡器依次连接；
所述压控振荡器还通过所述分频器与所述频率相位比较器连接；
所述分频器用于将所述压控振荡器输出的时钟信号进行分频生成反馈时钟传输至所述频率相位比较器；
所述频率相位比较器用于将所述反馈时钟与参考时钟进行比较，输出up脉冲或dn脉冲至所述自校准电荷泵；
所述自校准电荷泵根据所述up脉冲向所述环路滤波器泵进电流，所述自校准电荷泵还用于根据所述dn脉冲控制所述环路滤波器泵出电流，其中，所述泵出电流与所述泵进电流匹配；
所述环路滤波器用于根据所述泵进电流或所述泵出电流调节输出至所述压控振荡器的控制电压，以使所述压控振荡器根据所述控制电压输出与所述参考时钟相位相同步的时钟信号。
2.根据权利要求1所述的锁相环电路，其特征在于，所述自校准电荷泵包括自校准模块及电荷泵模块，所述自校准模块与所述电荷泵模块电连接；
所述电荷泵模块用于根据所述up脉冲生成泵进电流以使所述环路滤波器充电，以使所述控制电压升高；所述电荷泵模块还用于根据所述dn脉冲生成泵出电流以使所述环路滤波器放电，以使所述控制电压降低；
所述自校准模块用于对所述电荷泵模块进行调节控制，以使所述泵进电流与所述泵出电流匹配。
3.根据权利要求2所述的锁相环电路，其特征在于，所述电荷泵包括：第一PMOS管、第一NMOS管、第一开关组及第二开关组；
所述第一开关组与所述第二开关组并联于所述第一PMOS管与所述第一NMOS管之间；
所述第一开关组包括第二PMOS管、第二NMOS管；所述第二PMOS管与所述第二NMOS管串联，其中，所述第二PMOS管与所述第一PMOS管连接；所述第二NMOS管与所述第一NMOS管连接；
所述第二开关组包括第三PMOS管、第三NMOS管；所述第三PMOS管与所述第三NMOS管串联；其中，所述第三PMOS管与所述第一PMOS管连接；所述第三NMOS管与所述第一NMOS管连接；
所述第一开关组及所述第二开关组用于根据所述up脉冲或所述dn脉冲交替导通，以生成所述泵进电流或所述泵出电流。
4.根据权利要求3所述的锁相环电路，其特征在于，所述第一PMOS管的栅极用于接入预设的直流信号Vbp，以使所述第二开关组导通时生成所述泵进电流。
5.根据权利要求4所述的锁相环电路，其特征在于，所述自校准模块包括放大器及电容Cd；
所述放大器的反相端连接于所述第三PMOS管与所述第三NMOS管之间，所述放大器的同相端连接于所述第二PMOS管与所述第二NMOS管之间；
所述电容Cd的第一端与所述放大器的同相端连接，所述电容Cd的第二端接地；
所述放大器的输出端与所述第一NMOS管的栅极连接，以使所述第一开关组导通时生成与所述泵进电流匹配的所述泵出电流。
6.根据权利要求1所述的锁相环电路，其特征在于，当所述参考时钟相位超前时，所述频率相位比较器输出所述up脉冲，所述自校准电荷泵根据所述up脉冲控制所述环路滤波器充电。
7.根据权利要求6所述的锁相环电路，其特征在于，当所述参考时钟相位滞后时，所述频率相位比较器输出所述dn脉冲时；所述自校准电荷泵根据所述dn脉冲控制所述环路滤波器泵放电。
8.根据权利要求1所述的锁相环电路，其特征在于，所述压控振荡器包括交叉耦合MOS管及LC谐振电路；
所述LC谐振电路与所述交叉耦合MOS管连接，所述LC谐振电路包括电感LVCO、第一电容组C1及第二电容C2；
所述LC谐振电路包括电感LVCO、第一电容组C1及第二电容C2并联，其中，所述第一电容组C1包括多个并联的数字开关电容，所述第二电容C2为模拟调节电容；
所述压控振荡器的输出频率与所述电感LVCO、所述第一电容组C1及所述第二电容C2满足如下公式：
其中，所述fLCVCO表示所述压控振荡器的输出频率，所述LVCO为所述电感，所述C1为所述第一电容组，所述C2为所述第二电容。
9.根据权利要求8所述的锁相环电路，其特征在于，所述第二电容C2用以实现所述压控振荡器的输出频率的精调；
所述第一电容组C1用以实现所述压控振荡器的输出频率的粗调。
10.根据权利要求9所述的锁相环电路，其特征在于，所述锁相环电路预设定有低压阈值及高压阈值；
当所述控制电压小于所述低压阈值时，增大第一电容组C1的容值以实现锁相环锁定；
当所述控制电压大于或等于所述低压阈值，且小于所述高压阈值时，保持所述第一电容组C1的容值不变，通过调节所述第二电容C2的容值以实现锁相环锁定；
当所述控制电压大于或等于所述高压阈值且小于电源电压时，降低所述第一电容组C1的容值以实现锁相环锁定。
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