CN118198054A - 静电放电保护装置 - Google Patents

Abstract

本发明公开了一种静电放电保护装置，该静电放电保护装置包括半导体基板、外延层、第一至第三井区、以及第一至第六掺杂区。外延层位于半导体基板上。第一至第三井区皆设置在外延层中。第三井区位于第一井区与第二井区之间。第一与第二掺杂区设置在第一井区上。第三与第四掺杂区设置在第二井区上。第五掺杂区设置在第三井区上，且第六掺杂区设置在第五掺杂区中。第三井区、第五掺杂区、以及第六掺杂区具有相同的导电类型。第一与第二掺杂区耦接一接合垫，以及第三与第四掺杂区耦接一接地端。当在接合垫上发生一静电放电事件时，在接合垫与接地端之间形成一放电路径。

Description

静电放电保护装置

技术领域

本发明是有关于一种静电放电(Electrostatic Discharge，ESD)保护装置，特别是有关于一种双向静电放电保护装置。

背景技术

随着集成电路的半导体工艺的发展，半导体元件尺寸已缩小至次微米阶段，以增进集成电路的性能以及运算速度，但元件尺寸的缩减，却出现了一些可靠度的问题，尤以集成电路对静电放电(Electrostatic Discharge，ESD)的防护能力影响最大。因此，在此技术领域中，需要能有效提供静电放电路径的装置。

发明内容

本发明提出一种静电放电保护装置。此静电放电保护装置包括一半导体基板、一外延层、一第一井区、一第二井区、一第三井区、一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一第五掺杂区、以及一第六掺杂区。半导体基板具有一第一导电类型。外延层位于半导体基板上，且具有第一导电类型。第一井区设置在外延层中，且具有第一导电类型。第二井区设置在外延层中，且具有第一导电类型。第三井区设置在外延层中，且位于第一井区与第二井区之间。第三井区具有相反于第一导电类型的一第二导电类型。第一掺杂区设置在第一井区上，且具有该第一导电类型。第二掺杂区设置在第一井区上，且第二掺杂区具有第二导电类型。第三掺杂区设置在第二井区上，且具有第一导电类型。第四掺杂区设置在第二井区上，且具有第二导电类型。第五掺杂区设置在第三井区上，且具有第二导电类型。第六掺杂区设置在第五掺杂区中，且具有第二导电类型。第一掺杂区与第二掺杂区耦接一接合垫(pad)，以及第三掺杂区与第四掺杂区耦接一接地端。当在接合垫上发生一静电放电事件时，在接合垫与接地端之间形成一放电路径。

本发明实施例所提出的静电放电保护装置可以提供可双向的放电路径。当在接合垫上发生一正极性静电放电事件或一负极性静电放电事件时，提供由一硅控整流器的一P-N-P-N接面所形成的电流路径，以快速放电速度。

附图说明

图1表示根据本发明一实施例的静电放电(Electrostatic Discharge，ESD)保护装置的剖面示意图。

图2表示本发明一实施例的静电放电保护装置的等效电路示意图。

图3表示根据本发明另一实施例的静电放电保护装置的剖面示意图。

图4表示根据本发明另一实施例的静电放电保护装置的剖面示意图。

图5表示根据本发明一实施例的静电放电保护装置的剖面示意图。

图6表示本发明另一实施例的静电放电保护装置的等效电路示意图。

图7表示根据本发明另一实施例的静电放电保护装置的剖面示意图。

图8表示根据本发明另一实施例的静电放电保护装置的剖面示意图。

图9表示根据本发明一实施例的静电放电保护装置的剖面示意图。

图10表示根据本发明另一实施例的静电放电保护装置的剖面示意图。

图11表示根据本发明另一实施例的静电放电保护装置的剖面示意图。

附图标记：

1,5,9:静电放电保护装置

10:接合垫

20:P型-N型-P型接面双载子晶体管(PNP BJT)

21,22:N型-P型-N型接面双载子晶体管(NPN BJT)

23,24:NMOS晶体管

90:接合垫

100:半导体基板

101:外延层

102:埋藏层

103～106:井区

107～112:掺杂区

113～116:隔离物

117,118:栅极结构

119:界面

500～502:掺杂区

503～505:隔离物

900:半导体基板

901:外延层

902:埋藏层

903～906:井区

907～916:掺杂区

917～923:隔离物

924:界面

N20:节点

TGND:接地端

W111A,W111B:侧壁

W908A,W908B:侧壁

W909A,W909B:侧壁

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

图1表示根据本发明一实施例的静电放电(Electrostatic Discharge，ESD)保护装置的剖面示意图。参阅图1，静电放电保护装置1是一双向静电放电保护装置。当在接合垫10上发生一静电放电事件时，静电放电保护装置1提供在从接合垫10至接地端TGND的方向上的放电路径或者提供在从接地端TGND至接合垫10的方向上的放电路径。静电放电保护装置1包括一半导体基板100、一外延层101、一埋藏层102、井区103～106、掺杂区107～112、隔离物113～116、以及栅极结构117与118。掺杂区107与108以及栅极结构117耦接接合垫10，且掺杂区109与110以及栅极结构118耦接接地端TGND。

在此实施例中，半导体基板100可为硅基板。在本发明其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)，或其他常用的半导体基板。在实施例中，半导体基板100可植入P型或N型掺杂物，以针对设计需求改变其导电类型。在图1的本实施例中，半导体基板100具有例如为P型的一第一导电类型。

参阅图1，外延层101形成在半导体基板100上。在此实施例中，外延层101的导电类型为P型(第一导电类型)。埋藏层102设置在外延层101与半导体基板100之间的界面119上。在此实施例中，埋藏层102具有例如为N型的一第二导电类型。

如图1所示，井区103～106设置在外延层101中。在此实施例中，井区103与104的导电类型为P型(第一导电类型)，且井区105与106的导电类型为N型(第二导电类型)。为了能清楚说明井区103～106的配置与导电类型，在下文中，井区103与104称为P型井区，而井区105与106称为N型井区。参阅图1，P型井区103设置在N型井区105与106之间，且N型井区106设置P型井区103与104之间。P型井区103的底面、N型井区105的底面、以及N型井区106的底面皆与埋藏层102连接。

参阅图1，掺杂区107与108皆设置在P型井区103上。参阅图1，掺杂区107邻近N型井区105，而掺杂区108邻近N型井区106。掺杂区107与108耦接接合垫10。在此实施例中，掺杂区107的导电类型为P型且可作为P型重掺杂(P+)区，此外，掺杂区108的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区107与108的配置与导电类型，在下文中，掺杂区107称为P型掺杂区，而掺杂区108称为N型掺杂区。

如图1所示，掺杂区109与110皆设置在P型井区104上。参阅图1，掺杂区110邻近N型井区106，而掺杂区109远离N型井区106。掺杂区109与110耦接接地端TGND。在此实施例中，掺杂区109的导电类型为P型且可作为P型重掺杂(P+)区，此外，掺杂区110的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区109与110的配置与导电类型，在下文中，掺杂区109称为P型掺杂区，而掺杂区110称为N型掺杂区。

参阅图1，掺杂区111设置在N型井区106上。掺杂区112设置在掺杂区111中，且掺杂区112的边界被掺杂区111包围。在此实施例中，掺杂区111的导电类型为N型且可作为N型掺杂飘移(N-type dropped drift，NDD)区，此外，掺杂区112的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区111与112的配置与导电类型，在下文中，掺杂区111称为NDD区，而掺杂区112称为N型掺杂区。NDD区111具有彼此相对的两个侧壁W111A以及W111B。在图1的实施例中，NDD区111由N型井区106朝向P型井区103延伸，使得NDD区111的侧壁W111A接触P型井区103，同时，NDD区111由N型井区106朝向P型井区104延伸，使得NDD区111的侧壁W111B接触P型井区104。因此可知，NDD区111设置在P型井区103与104以及N型井区106上。详细来说，NDD区111与N型井区106完全重叠，NDD区111与P型井区103部分重叠，且NDD区111也与P型井区104部分重叠。

如图1所示，隔离物113～116设置在外延层101上。在此实施例中，隔离物113～116可以是浅沟槽隔离物(shallow trench isolator，STI)。参阅图1，隔离物113完全覆盖N型井区105并部分覆盖P型井区103，隔离物114设置在P型掺杂区107与N型掺杂区108之间，隔离物115设置在P型掺杂区109与N型掺杂区110之间，隔离物116部分覆盖P型井区104。

参阅图1，栅极结构117与118分别设置在P型井区103与104上。栅极结构117位于N型掺杂区108与NDD区111之间，且耦接接合垫10。栅极结构118位于N型掺杂区110与NDD区111之间，且耦接接地端TGND。在本发明实施例中，栅极结构117与118各自可由一下层的栅极绝缘层和一上层的栅极层所构成。在一实施例中，上述的栅极绝缘层可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其组合等常用的介电材料。在其他实施例中，上述的栅极绝缘层也可包括氧化铝(aluminum oxide，Al2O3)、氧化铪(hafnium oxide，HfO2)、氮氧化铪(hafnium oxynitride，HfON)、硅酸铪(hafnium silicate，HfSiO4)、氧化锆(zirconium oxide，ZrO2)、氮氧化锆(zirconiumoxynitride，ZrON)、硅酸锆(zirconium silicate，ZrSiO4)、氧化钇(yttrium oxide，Y2O3)、氧化镧(lanthalum oxide，La2O3)、氧化铈(cerium oxide，CeO2)、氧化钛(titaniumoxide，TiO2)、氧化钽(tantalum oxide，Ta2O5)或其组合等高介电常数(high-k，介电常数大于8)的介电材料。此外，在一实施例中，上述的栅极层可包括硅或多晶硅(polysilicon)。在其他实施例中，栅极层包括非晶硅(amorphous silicon)。

图2表示静电放电保护装置1的等效电路示意图。如图2所示，静电放电保护装置1的等效电路包括等效元件20～24。同时参阅图1以及图2，P型掺杂区107、P型井区103、N型的埋藏层102、N型井区106、P型井区104、以及P型掺杂区109共同构成P型-N型-P型接面双载子晶体管(PNP bipolar junction transistor，PNP BJT)20，其中，P型掺杂区107与P型井区103作为PNP BJT 20的第一集/射极，N型的埋藏层102与N型井区106作为PNP BJT 20的基极，且P型井区104与P型掺杂区109作为PNP BJT 20的第二集/射极。PNP BJT 20的第一集/射极耦接接合垫10，且PNP BJT 20的第二集/射极耦接接地端TGND。PNP BJT 20的第一集/射极与第二集/射极各自作为集极或射极是取决于在接合垫10上静电放电事件所引起的电压的极性(正极性静电放电事件或负极性静电放电事件)。因此，在图2中，PNP BJT 20以实心箭头和空心箭头来分别表示在上述电压的不同极性情况下的射极，详细内容将于后文中叙述。

N型掺杂区108、P型井区103、NDD区111、与N型掺杂区112共同构成N型-P型-N型接面双载子晶体管(NPN bipolar junction transistor，NPN BJT)21，其中，N型掺杂区108作为NPN BJT 21的射极，P型井区103作为NPN BJT 21的基极，且NDD区111与N型掺杂区112作为NPN BJT 21的集极。N型掺杂区110、P型井区104、NDD区111、与N型掺杂区112共同构成NPNBJT 22，其中，N型掺杂区110作为NPN BJT 22的射极，P型井区103作为NPN BJT 22的基极，且NDD区111与N型掺杂区112作为NPN BJT 22的集极。参阅图2，根据图1的结构，NPN BJT 21的射极与基极耦接接合垫10，NPN BJT 21的集极、PNP BJT 20的基极、与NPN BJT22的集极共同耦接于节点N20，NPN BJT 22的射极与基极耦接接地端TGND。节点N20对应于在图1中其导电类型为N型且彼此连接的N型的埋藏层102、N型井区106、NDD区111、与N型掺杂区112。

参阅图1以及图2，N型掺杂区108、栅极结构117、与N型掺杂区112共同构成N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)晶体管23，其中，N型掺杂区108作为NMOS晶体管23的源极，栅极结构117作为NMOS晶体管23的栅极，且N型掺杂区112作为NMOS晶体管23的漏极。N型掺杂区110、栅极结构118、与N型掺杂区112共同构成NMOS晶体管24，其中，N型掺杂区110作为NMOS晶体管24的源极，栅极结构118作为NMOS晶体管24的栅极，且N型掺杂区112作为NMOS晶体管24的漏极。参阅图2，根据图1的结构，NMOS晶体管23的栅极与源极耦接接合垫10，NMOS晶体管的23漏极与NMOS晶体管24的漏极耦接节点N20，且NMOS晶体管24的栅极与源极耦接接地端TGND。

参阅图1，当在接合垫10上发生一静电放电事件以引起一正电压时(或者，当在接合垫10上发生一正极性静电放电事件时)，接合垫10、P型掺杂区107、P型井区103、NDD区111、N型掺杂区112、P型井区104、N型掺杂区110、以及接地端TGND形成一放电路径，使得接合垫10上的静电电荷经由此放电路径传导至接地端TGND。也就是，上述放电路径是从接合垫10经由一P-N-P-N接面而最后至接地端TGND。以静电放电保护装置1的等效电路的观点来看，参阅图2，当在接合垫10上发生静电放电事件以引起正电压时，PNP BJT 20与NPN BJT22导通。此时，PNP BJT 20的第一集/射极作为射极(以实心箭头表示)。PNP BJT 20与NPNBJT 22构成一硅控整流器(silicon controlled rectifier，SCR)。对应在图1中半导体结构上的放电路径，接合垫10上的静电电荷经由PNP BJT 20的射极与基极、NPN BJT 22的集极、基极、与射极传导至接地端TGND。此外，NMOS晶体管24导通，因此，部分静电电荷也可通过NMOS晶体管24传导至接地端TGND。

参阅图1，当在接合垫10上发生一静电放电事件以引起一负电压时(或者，当在接合垫10上发生一负极性静电放电事件时)，接地端TGND、P型掺杂区109、P型井区104、NDD区111、N型掺杂区112、P型井区103、以及N型掺杂区108、以及接合垫10形成一放电路径，使得接地端TGND上的电荷经由此放电路径传导至接合垫10。也就是，上述放电路径是从接地端TGND经由一P-N-P-N接面而最后至接合垫10。以静电放电保护装置1的等效电路的观点来看，参阅图2，当在接合垫10上发生静电放电事件以引起负电压时，PNP BJT 20与NPN BJT21导通。此时，PNP BJT 20的第二集/射极作为射极(以空心箭头表示)。PNP BJT 20与NPNBJT 21构成一硅控整流器(SCR)。对应在图1中半导体结构上的放电路径，接地端TGND上的电荷依序经由PNP BJT 20的射极与基极、NPN BJT 21的集极、基极、与射极传导至接合垫10。此外，NMOS晶体管23导通，因此，部分静电电荷也可通过NMOS晶体管23传导至接地端TGND。

参阅图1，P型井区103与NDD区111形成第一寄生二极管，且P型井区104与NDD区111形成第二寄生二极管。当在接合垫10上发生一正极性静电放电事件时，第二寄生二极管受到逆向偏压；当在接合垫10上发生一负极性静电放电事件时，第一寄生二极管受到逆向偏压。因此，第一寄生二极管以及第二寄生二极管各自的击穿电压(breakdrawn voltage)影响本案静电放电的效能。根据本发明实施例，第一寄生二极管以及第二寄生二极管各自的击穿电压可通过改变NDD区111相对于N型井区106的位置来改变。

参阅图3，NDD区111相对于N型井区106的位置不同于图1所示的实施例。如图3所示，NDD区111由N型井区106朝向P型井区104延伸，使得NDD区111的侧壁W111B接触P型井区104，也就是，NDD区111延伸至P型井区104的上方且与P型井区104部分重叠。而NDD区111未延伸至P型井区103的上方。NDD区111的侧壁W111A接触N型井区106，也就是侧壁W111A在N型井区106中。相比于图1，在图3中形成在P型井区103与NDD区111的第一寄生二极管的击穿电压较大。此外，在图3的实施例中，第一寄生二极管的击穿电压大于形成在P型井区104与NDD区111的第二寄生二极管的击穿电压，这有利于当在接合垫10上发生一正极性静电放电事件时触发形成一放电路径。

在另一实施例中，如图4所示，NDD区111由N型井区106朝向P型井区103延伸，使得NDD区111的侧壁W111A接触P型井区103，也就是，NDD区111延伸至P型井区103的上方且与P型井区103部分重叠。而NDD区111未延伸至P型井区104的上方。NDD区111的侧壁W111B接触N型井区106，也就是侧壁W111B在N型井区106中。相比于图1，在图4中形成在P型井区104与NDD区111的第二寄生二极管的击穿电压较大。此外，在图4的实施例中，第二寄生二极管的击穿电压大于形成在P型井区103与NDD区111的第一寄生二极管的击穿电压，这有利于当在接合垫10上发生一负极性静电放电事件时触发形成一放电路径。

图5表示根据本发明另一实施例的静电放电保护装置的剖面示意图。参阅图1以及图5，图5的静电放电保护装置5与图1的静电放电保护装置1之间的相异之处在于，静电放电保护装置5还包括掺杂区500～502以及隔离物503～505，此外静电放电保护装置5不具有静电放电保护装置1的栅极结构117与118。在此实施例中，掺杂区500与501各自的导电类型为P型且可作为P型掺杂飘移(P-type dropped drift，PDD)区，以及掺杂区502的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区500～502的配置与导电类型，在下文中，掺杂区500与501皆称为PDD区，且掺杂区502称为N型掺杂区。

如图5所示，PDD区500设置在P型井区103上且其边界被P型井区103包围，且PDD区501设置在P型井区104且其边界被P型井区104包围上。此配置下，P型掺杂区107以及N型掺杂区108与502设置在PDD区500中，且P型掺杂区109以及N型掺杂区110设置在PDD区501中。N型掺杂区502邻近N型井区105，且耦接接合垫10。P型掺杂区107设置在N型掺杂区108与502之间。

不同于图1、图3与图4的实施例，图5中NDD区111的边界被N型井区106包围，也就是，NDD区111未与P型井区103与104重叠。此外，隔离物503～505设置在外延层101上。在此实施例中，隔离物503～505可以是浅沟槽隔离物(STI)。隔离物503设置在P型掺杂区107与N型掺杂区502之间，隔离物504设置在PDD区500与NDD区111之间并部分覆盖P型井区103与N型井区106，且隔离物504设置在PDD区501与NDD区111之间并部分覆盖P型井区104与N型井区106。

图6表示静电放电保护装置5的等效电路示意图。根据上述，PDD区500与P型井区103具有相同的导电类型，且PDD区501与P型井区104具有相同的导电类型。因此，如同静电放电保护电路1，静电放电保护装置5的等效元件包括PNP BJT20、NPN BJT 21、与NPN BJT22。在图5的实施例中，由于静电放电保护装置5不具有静电放电保护装置1的栅极结构117与118，因此，静电放电保护装置5的等效元件不包括NMOS晶体管23与24。

在图5以及图6的实施例中，当在接合垫10上发生一正极性静电放电事件或一负极性静电放电事件时，通过一硅控整流器的一P-N-P-N接面形成电流路径，相似于同图1与图2的实施例，在此省略叙述。

同样地，形成在P型井区103与NDD区111之间的第一寄生二极管以及形成在P型井区104与NDD区111之间的第二寄生二极管各自的击穿电压的大小可通过改变NDD区111相对于N型井区106的位置来实现。

参阅图7，NDD区111由N型井区106朝向P型井区103延伸，使得NDD区111的侧壁W111A接触P型井区103，也就是，NDD区111延伸至P型井区103的上方且与P型井区103部分重叠。而NDD区111未延伸至P型井区104的上方。NDD区111的侧壁W111B接触N型井区106，也就是侧壁W111B在N型井区106中。相比于图5，在图7中NDD区111由N型井区106朝向P型井区103延伸，导致形成在P型井区103与NDD区111之间的第一寄生二极管的击穿电压较小，这有利于当在接合垫10上发生一负极性静电放电事件时触发形成一放电路径。

参阅图8，NDD区111由N型井区106朝向P型井区104延伸，使得NDD区111的侧壁W111B接触P型井区104，也就是，NDD区111延伸至P型井区104的上方且与P型井区104部分重叠。而NDD区111未延伸至P型井区103的上方。NDD区111的侧壁W111A接触N型井区106，也就是侧壁W111A在N型井区106中。相比于图5，在图8中NDD区111由N型井区106朝向P型井区104延伸，导致形成在P型井区104与NDD区111之间的第二寄生二极管的击穿电压较小，这有利于当在接合垫10上发生一正极性静电放电事件时触发形成一放电路径。

图9表示根据本发明另一实施例的静电放电(ESD)保护装置的剖面示意图。参阅图9，静电放电保护装置9是一双向静电放电保护装置。当在接合垫90上发生一静电放电事件时，静电放电保护装置9提供在从接合垫90至接地端TGND的方向上的放电路径或在从接地端TGND至接合垫90的方向上的放电路径。静电放电保护装置9包括一半导体基板900、一外延层901、一埋藏层902、井区903～906、掺杂区907～916、以及隔离物917～923。掺杂区910～912耦接接合垫90，且掺杂区913～915耦接接地端TGND。在此实施例中，静电放电保护装置9是以高压元件工艺来形成。

在此实施例中，半导体基板900可为硅基板。在本发明其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)，或其他常用的半导体基板。在实施例中，半导体基板900可植入P型或N型掺杂物，以针对设计需要改变其导电类型。在图9的本实施例中，半导体基板900具有例如为P型的一第一导电类型。

参阅图9，外延层901形成在半导体基板900上。在此实施例中，外延层901的导电类型为P型(第一导电类型)。埋藏层902设置在外延层901与半导体基板900之间的界面924上。在此实施例中，埋藏层902具有例如为N型的一第二导电类型。

如图9所示，井区903～906设置在外延层901中。在此实施例中，井区903与904的导电类型为P型(第一导电类型)且作为高压P型井区(HVPW)，井区905与906的导电类型为N型(第二导电类型)且作为N型深井区(DHVNW)。为了能清楚说明井区903～906的配置与导电类型，在下文中，井区903与904称为高压P型井区，而井区905与906称为N型深井区。参阅图9，高压P型井区903设置在N型深井区905与906之间，且N型深井区906设置高压P型井区903与904之间。高压P型井区903的底面、高压P型井区904的底面、N型深井区905的底面、以及N型深井区906的底面皆与埋藏层902连接。

如图9所示，掺杂区907设置在高压P型井区903上，掺杂区908设置在高压P型井区903与N型深井区906上，且掺杂区909设置在高压P型井区904与N型深井区906上。掺杂区907与909各自的导电类型为P且作为P型井区，掺杂区908的导电类型为N且作为N型井区。为了能清楚说明井区907～909的配置与导电类型，在下文中，掺杂区907与909称为P型井区，而掺杂区908称为N型井区。参阅图9，P型井区907设置在高压P型井区903上且其边界被高压P型井区903包围。

N型井区908具有彼此相对的两个侧壁W908A以及W908B。N型井区908由N型深井区906朝向高压P型井区903延伸，使得N型井区908的侧壁W111A接触高压P型井区903，也就是侧壁W908A在高压P型井区903中。N型井区908的侧壁W908B接触N型深井区906，也就是侧壁W908B在N型深井区906中。因此可知，N型井区908与高压P型井区903部分重叠，并与N型深井区906部分重叠。

P型井区909与N型深井区906部分重叠，并与高压P型井区904部分重叠。P型井区909具有彼此相对的两个侧壁W909A以及W909B。如图9所示，P型井区909的侧壁W909A接触N型深井区906，也就是侧壁W909A在N型深井区906中；P型井区909的侧壁W909B接触高压P型井区904，也就是侧壁W909B在高压P型井区904。

如图9所示，掺杂区910～912皆设置在P型井区907上。掺杂区910邻近N型深井区905，掺杂区912邻近N型井区908，且掺杂区911设置在掺杂区910与912之间。掺杂区910～912耦接接合垫90。在此实施例中，掺杂区911的导电类型为P型且可作为P型重掺杂(P+)区，此外，掺杂区910与912的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区910～912的配置与导电类型，在下文中，掺杂区911称为P型掺杂区，而掺杂区910与912称为N型掺杂区。

参阅图9，掺杂区916设置在N型井区908上。在此实施例中，掺杂区916的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区916的配置与导电类型，在下文中，掺杂区916称为N型掺杂区。

如图9所示，掺杂区913与914皆设置在P型井区909上。掺杂区913邻近N型深井区906，且掺杂区914邻近高压P型井区904。掺杂区913与914耦接接地端TGND。在此实施例中，掺杂区913的导电类型为P型且可作为P型重掺杂(P+)区，且掺杂区914的导电类型为N型且可作为N型重掺杂(N+)区。为了能清楚说明掺杂区913与914的配置与导电类型，在下文中，掺杂区913称为P型掺杂区，而掺杂区914称为N型掺杂区。

掺杂区915设置在高压P型井区904上，且耦接接地端TGND。在此实施例中，掺杂区914的导电类型为P型且可作为P型重掺杂(P+)区。

参阅图9，隔离物917～923设置在外延层901上。在此实施例中，隔离物917～923可以是浅沟槽隔离物(STI)。参阅图9，隔离物917完全覆盖N型深井区905并部分覆盖高压P型井区903，隔离物918设置在N型掺杂区910与P型掺杂区911之间，隔离物919设置在P型掺杂区911与N型掺杂区912之间，以及隔离物920设置在N型掺杂区912与N型掺杂区916之间。此外，隔离物921设置在N型掺杂区916与P型掺杂区913之间，隔离物922设置在N型掺杂区914与P型掺杂区915之间，隔离物923部分覆盖高压P型井区904。

在图9的实施例中，静电放电保护装置9的等效电路包括图6所示的等效元件20～24。同时参阅图9以及图6，P型掺杂区911、P型井区907、高压P型井区903、N型的埋藏层902、N型深井区906、P型井区909、以及P型掺杂区913共同构成PNP BJT 20，其中，P型掺杂区911、P型井区907、与高压P型井区903作为PNP BJT20的第一集/射极，N型的埋藏层902与N型深井区906作为PNP BJT 20的基极，且P型井区909、以及P型掺杂区913作为PNP BJT 20的第二集/射极。PNP BJT 20的第一集/射极耦接接合垫90，且PNP BJT 20的第二集/射极耦接接地端TGND。

N型掺杂区912、P型井区907、高压P型井区903、N型井区908、与N型掺杂区916共同构成NPN BJT 21，其中，N型掺杂区912作为NPN BJT 21的射极，P型井区907与高压P型井区903作为NPN BJT 21的基极，且N型井区908与N型掺杂区916作为NPN BJT 21的集极。N型掺杂区914、P型井区909、N型深井区906、N型井区908、与N型掺杂区916共同构成NPN BJT 22，其中，N型掺杂区914作为NPN BJT 22的射极，P型井区909作为NPN BJT 22的基极，且N型深井区906、N型井区908、与N型掺杂区916作为NPN BJT 22的集极。参阅图6，根据图9的结构，NPN BJT 21的射极与基极耦接接合垫90，NPN BJT 21的集极、PNP BJT 20的基极、与NPNBJT 22的集极共同耦接于节点N20，NPN BJT 22的射极与基极耦接接地端TGND。节点N20对应于在图9中其导电类型为N型且彼此连接的N型的埋藏层902、N型深井区906、N型井区908、与N型掺杂区916。

参阅图9，当在接合垫90上发生一静电放电事件以引起一正电压时(或者，当在接合垫10上发生一正极性静电放电事件时)，接合垫90、P型掺杂区911、P型井区907、高压P型井区903、N型井区908、N型深井区906、P型井区909、N型掺杂区914、以及接地端TGND形成一放电路径，使得接合垫90上的静电电荷经由此放电路径传导至接地端TGND。也就是，上述放电路径是从接合垫90经由一P-N-P-N接面而最后至接地端TGND。以静电放电保护装置9的等效电路的观点来看，参阅图9，当在接合垫90上发生静电放电事件以引起正电压时，PNP BJT20与NPN BJT 22导通。此时，PNP BJT 20的第一集/射极作为射极(以实心箭头表示)。PNPBJT 20与NPN BJT 22构成一硅控整流器(SCR)。对应在图9中半导体结构上的放电路径，接合垫90上的静电电荷经由PNP BJT 20的射极与基极、NPN BJT 22的集极、基极、与射极传导至接地端TGND。

参阅图9，当在接合垫90上发生一静电放电事件以引起一负电压时(或者，当在接合垫90上发生一负极性静电放电事件时)，接地端TGND、P型掺杂区913、P型井区909、N型深井区906、N型井区908、高压P型井区903、P型井区907、N型掺杂区912、以及接合垫90形成一放电路径，使得接地端TGND上的电荷经由此放电路径传导至接合垫90。也就是，上述放电路径是从接地端TGND经由一P-N-P-N接面而最后至接合垫10。以静电放电保护装置9的等效电路的观点来看，参阅图6，当在接合垫90上发生静电放电事件以引起负电压时，PNP BJT 20与NPN BJT 21导通。此时，PNP BJT 20的第二集/射极作为射极(以空心箭头表示)。PNP BJT20与NPN BJT 21构成一硅控整流器(SCR)。对应在图1中半导体结构上的放电路径，接地端TGND上的电荷依序经由PNP BJT 20的射极与基极、NPN BJT 21的集极、基极、与射极传导至接合垫90。

参阅图9，高压P型井区903与N型井区908形成第三寄生二极管，且P型井区909与N型井区908形成第四寄生二极管。第三寄生二极管以及第四寄生二极管各自的击穿电压可通过改变N型井区908相对于N型深井区906的位置来改变。

参阅图10，N型井区908的边界被N型深井区906包围。N型井区908的侧壁W908A与W908B都接触N型深井区906，也就是侧壁W908A与W908B都在N型深井区906中。因此，N型井区908未与N型井区908重叠。相比于图9，在图10中形成在高压P型井区903与N型井区908的第三寄生二极管的击穿电压较大。此外，在图10的实施例中，第三寄生二极管的击穿电压大于形成在P型井区909与N型井区908的第四寄生二极管的击穿电压，这有利于当在接合垫90上发生一正极性静电放电事件时触发形成一放电路径。

参阅图11，P型井区909的边界被高压P型井区904包围。P型井区909的侧壁W909A与W909B都接触高压P型井区904，也就是侧壁W909A与W909B都在高压P型井区904中。因此，P型井区909未与N型深井区906重叠。相比于图9，在图11中形成在P型井区909与N型井区908的第四寄生二极管的击穿电压较大。此外，在图11的实施例中，第四寄生二极管的击穿电压大于形成在高压P型井区903与N型井区908的的第三寄生二极管的击穿电压，这有利于当在接合垫90上发生一负极性静电放电事件时触发形成一放电路径。

根据上述各实施例，本案所提出的静电放电保护装置1(或者静电放电保护装置5，或者静电放电保护装置9)提供可双向的放电路径。当在接合垫10(或接合垫90)上发生一正极性静电放电事件或一负极性静电放电事件时，提供由一硅控整流器的一P-N-P-N接面所形成的电流路径，以快速放电速度。

虽然本发明已以较佳实施例所述如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (21)

1.一种静电放电保护装置，其特征在于，包括：

一半导体基板，具有一第一导电类型；

一外延层，位于该半导体基板上，其中，该外延层具有该第一导电类型；

一第一井区，设置在该外延层中，其中，该第一井区具有该第一导电类型；

一第二井区，设置在该外延层中，其中，该第二井区具有该第一导电类型；

一第三井区，设置在该外延层中，且位于该第一井区与该第二井区之间，其中，该第三井区具有相反于该第一导电类型的一第二导电类型；

一第一掺杂区，设置在该第一井区上，其中，该第一掺杂区具有该第一导电类型；

一第二掺杂区，设置在该第一井区上，其中，该第二掺杂区具有该第二导电类型；

一第三掺杂区，设置在该第二井区上，其中，该第三掺杂区具有该第一导电类型；

一第四掺杂区，设置在该第二井区上，其中，该第四掺杂区具有该第二导电类型；

一第五掺杂区，设置在该第三井区上，其中，该第五掺杂区具有该第二导电类型；

一第六掺杂区，设置在该第五掺杂区中，其中，该第六掺杂区具有该第二导电类型；

其中，该第一掺杂区与该第二掺杂区耦接一接合垫，以及该第三掺杂区与该第四掺杂区耦接一接地端；以及

其中，当在该接合垫上发生一静电放电事件时，在该接合垫与该接地端之间形成一放电路径。

2.如权利要求1所述的静电放电保护装置，其特征在于，还包括：

一第一栅极结构，设置在该第一井区之上，且位于该第二掺杂区与该第五掺杂区之间；以及

一第二栅极结构，设置在该第二井区之上，且位于该第五掺杂区与该第四掺杂区之间；

其中，该第一栅极结构耦接该接合垫，以及该第二栅极结构耦接该接地端。

3.如权利要求2所述的静电放电保护装置，其特征在于，该第五掺杂区朝向该第一井区以及该第二井区延伸，且接触该第一井区以及该第二井区。

4.如权利要求2所述的静电放电保护装置，其特征在于：

该第五掺杂区具有一第一侧壁以及相对于该第一侧壁的一第二侧壁；

该第五掺杂区的该第一侧壁接触该第三井区；以及

该第五掺杂区朝向该第二井区延伸，且该第五掺杂区的该第二侧壁接触该第二井区。

5.如权利要求2所述的静电放电保护装置，其特征在于：

该第五掺杂区具有一第一侧壁以及相对于该第一侧壁的一第二侧壁；

该第五掺杂区朝向该第一井区延伸，且该第五掺杂区的该第一侧壁接触该第一井区；以及

该第五掺杂区的该第二侧壁接触该第三井区。

6.如权利要求2所述的静电放电保护装置，其特征在于，还包括：

一埋藏层，位于该半导体基板与该外延层的一界面上，且与该第一井区的一底面以及该第三井区的一底面连接；

其中，该埋藏层具有该第二导电类型。

7.如权利要求6所述的静电放电保护装置，其特征在于，还包括：

一第四井区，设置在该外延层中；

其中，该第四井区具有该第二导电类型；以及

其中，该第一井区设置在该第三井区与该第四井区之间，以及该埋藏层还与该第四井区的一底面连接。

8.如权利要求1所述的静电放电保护装置，其特征在于，还包括：

一第七掺杂区，设置在该第一井区上，其中，该第七掺杂区具有该第一导电类型；以及

一第八掺杂区，设置在该第二井区上，其中，该第八掺杂区具有该第一导电类型；

其中，该第一掺杂区与该第二掺杂区设置在该第七掺杂区中，且该第三掺杂区与该第四掺杂区设置在该第八掺杂区中。

9.如权利要求8所述的静电放电保护装置，其特征在于，该第五掺杂区的一边界被该第三井区包围。

10.如权利要求9所述的静电放电保护装置，其特征在于，该第八掺杂区的一边界被该第二井区包围。

11.如权利要求9所述的静电放电保护装置，其特征在于，该第八掺杂区还设置在该第三井区上。

12.如权利要求8所述的静电放电保护装置，其特征在于：

该第五掺杂区具有一第一侧壁以及相对于该第一侧壁的一第二侧壁；

该第五掺杂区的该第一侧壁接触该第三井区；以及

该第五掺杂区朝向该第二井区延伸，且该第五掺杂区的该第二侧壁接触该第二井区。

13.如权利要求8所述的静电放电保护装置，其特征在于：

该第五掺杂区具有一第一侧壁以及相对于该第一侧壁的一第二侧壁；

该第五掺杂区朝向该第一井区延伸，且该第五掺杂区的该第一侧壁接触该第一井区；以及

该第五掺杂区的该第二侧壁接触该第三井区。

14.如权利要求13所述的静电放电保护装置，其特征在于，该第八掺杂区的一边界被该第二井区包围。

15.权利要求13所述的静电放电保护装置，其特征在于，该第八掺杂区还设置在该第三井区上。

16.如权利要求8所述的静电放电保护装置，其特征在于，该第二掺杂区与该第六掺杂区由一第一隔离物隔开，以及该第四掺杂区与该第六掺杂区由一第二隔离物隔开。

17.如权利要求8所述的静电放电保护装置，其特征在于，还包括：

一第九掺杂区，设置在该第七掺杂区中，且耦接该接合垫；

其中，该第九掺杂区具有该第二导电类型，以及该第一掺杂区位在该第九掺杂区与该第二掺杂区之间。

18.如权利要求8所述的静电放电保护装置，其特征在于，还包括：

一第九掺杂区，设置在该第七掺杂区中，且耦接该接合垫，其中，该第九掺杂区具有该第二导电类型，以及该第一掺杂区位在该第九掺杂区与该第二掺杂区之间；

一第十掺杂区，设置在该第二井区中，且耦接该接地端，其中，该第十掺杂区具有该第一导电类型，以及该第四掺杂区位在该第三掺杂区与该第十掺杂区之间。

19.如权利要求8所述的静电放电保护装置，其特征在于，还包括：

一埋藏层，位于该半导体基板与该外延层的一界面上，且与该第一井区的一底面以及该第三井区的一底面连接；

其中，该埋藏层具有该第二导电类型。

20.如权利要求19所述的静电放电保护装置，其特征在于，还包括：

一第四井区，设置在该外延层中；

其中，该第四井区具有该第二导电类型；以及

其中，该第一井区设置在该第三井区与该第四井区之间，以及该埋藏层还与该第四井区的一底面连接。

21.如权利要求20所述的静电放电保护装置，其特征在于，该埋藏层还与该第二井区的一底面连接。