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CN118173035A - 显示面板 - Google Patents

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CN118173035A
CN118173035A CN202410390228.XA CN202410390228A CN118173035A CN 118173035 A CN118173035 A CN 118173035A CN 202410390228 A CN202410390228 A CN 202410390228A CN 118173035 A CN118173035 A CN 118173035A
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CN
China
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transistor
control transistor
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substrate
gate
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CN202410390228.XA
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张欢喜
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Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Abstract

本申请提供一种显示面板，该显示面板通过使至少一个反相器单元中，第一晶体管的有源图案与屏蔽层对应设置，且屏蔽层的电位小于低电位线的电位，从而可以使第一晶体管的阈值电压正偏，避免氧化物半导体晶体管在关闭时出现漏电流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。

Description

显示面板
技术领域
本申请涉及显示技术领域，尤其是涉及一种显示面板。
背景技术
随着显示技术的发展，现有显示器件对显示效果的要求越来越高。为了提高显示效果，现有显示器件会采用LTPO(Low Temperature Polysilicon Oxide，低温多晶硅氧化物)像素电路，但LTPO像素驱动电路需要更多的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)电路输出信号，这会导致显示器件的功耗增加，为了降低显示器件的功耗，会采用CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)GOA电路减少GOA电路的数量。在CMOS GOA电路中，会通过反相器控制不同信号的输入，实现对CMOSGOA电路的输出信号的控制。具体的，反相器会采用一氧化物半导体晶体管和一硅半导体晶体管组成，通过使氧化物半导体晶体管的栅极与硅半导体晶体管的栅极连接，氧化物半导体晶体管的源极和低温多晶硅的源极分别连接至低电位和高电位，从而使得反相器在不同控制信号下输出不同电位的信号。但在实际使用过程中，发现反相器在工作时，氧化物半导体晶体管无法关闭，氧化物半导体晶体管会存在漏电流，导致反相器的输出无法达到预期，只能增大输出电压，进而导致GOA电路的功耗增加，显示器件的功耗增加，且会导致GOA电路的输出异常。
所以，现有CMOS GOA电路存在氧化物半导体晶体管关闭时出现漏电流导致显示器件的功耗增加的技术问题。
发明内容
本申请实施例提供一种显示面板，用以解决现有CMOS GOA电路存在氧化物半导体晶体管关闭时出现漏电流导致显示器件的功耗增加的技术问题。
本申请实施例提供一种显示面板，该显示面板包括显示部和位于所述显示部的至少一侧的栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，所述栅极驱动单元
至少三个反相器单元，每一所述反相器单元包括一高电位线、一低电位线以及串联在所述高电位线和所述低电位线之间的第一晶体管和第二晶体管，所述第一晶体管为氧化物半导体晶体管，所述第二晶体管为硅半导体晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极电连接于同一节点；
其中，所述显示面板还包括屏蔽层，在至少一个所述反相器单元中，所述第一晶体管的有源图案与所述屏蔽层对应设置，且所述屏蔽层的电位小于所述低电位线的电位。
有益效果：本申请提供一种显示面板，该显示面板包括显示部和位于显示部的至少一侧的栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括至少三个反相器单元，每一反相器单元包括一高电位线、一低电位线以及串联在高电位线和低电位线之间的第一晶体管和第二晶体管，第一晶体管为氧化物半导体晶体管，第二晶体管为硅半导体晶体管，第一晶体管和第二晶体管的栅极电连接于同一节点，其中，显示面板还包括屏蔽层，在至少一个反相器单元中，第一晶体管的有源图案与屏蔽层对应设置，且屏蔽层的电位小于低电位线的电位。本申请通过使至少一个反相器单元中，第一晶体管的有源图案与屏蔽层对应设置，且屏蔽层的电位小于低电位线的电位，从而可以使第一晶体管的阈值电压正偏，避免氧化物半导体晶体管在关闭时出现漏电流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有显示器件的CMOS GOA电路的电路图。
图2为现有显示器件的CMOS GOA电路的各晶体管与各信号端的时序图。
图3为本申请实施例提供的显示面板的第一种示意图。
图4为本申请实施例提供的显示面板的栅极驱动单元的第一种电路图。
图5为本申请实施例提供的像素驱动电路的电路图。
图6为本申请实施例提供的第一控制晶体管的阈值电压的电压偏移量与电流的曲线图。
图7为本申请实施例提供的显示面板的栅极驱动单元的第二种电路图。
图8为本申请实施例提供的显示面板的第二种示意图。
图9为本申请实施例提供的栅极驱动电路的各膜层的第一种叠层图。
图10为图9中的栅极驱动电路中的第一有源层和第一金属层的分解图。
图11为图9中的栅极驱动电路中的第二金属层和第二有源层的分解图。
图12为图9中的栅极驱动电路中的第三金属层和第一源漏极层的分解图。
图13为图9中的栅极驱动电路中的第二源漏极层的分解图。
图14为图9中的栅极驱动电路中的第一过孔和第二过孔的分解图。
图15为图9中的栅极驱动电路中的第三过孔的分解图。
图16为本申请实施例提供的栅极驱动电路的各膜层的第二种叠层图。
图17为图16中的栅极驱动电路中的屏蔽层和第一有源层的分解图。
图18为图16中的栅极驱动电路中的第一金属层和第二金属层的分解图。
图19为图16中的栅极驱动电路中的第二有源层和第三金属层的分解图。
图20为图16中的栅极驱动电路中的第一源漏极层的分解图。
图21为图16中的栅极驱动电路中的第二源漏极层的分解图。
图22为图16中的栅极驱动电路中的第一过孔和第二过孔的分解图。
图23为图16中的栅极驱动电路中的第三过孔的分解图。
图24为本申请实施例提供的显示面板的第三种示意图。
图25为本申请实施例提供的显示面板的第四种示意图。
图26为本申请实施例提供的显示面板的栅极驱动单元的第三种电路图。
图27为本申请实施例提供的显示装置的示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”是指两者直接连接，“电连接”是指两者可以直接连接，也可以通过中间媒介间接连接。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
如图1所示，现有显示器件的CMOS GOA电路中，会在一级GOA单元内输出两个扫描信号，且会实现分频功能。如图1所示，GOA电路包括第一晶体管To1、第二晶体管To2、第三晶体管To3、第四晶体管To4、第五晶体管To5、第六晶体管To6、第七晶体管To7、第八晶体管To8、第九晶体管To9、第十晶体管To10、第十一晶体管To11、第十二晶体管To12、第十三晶体管To13、第十四晶体管To14、第十五晶体管To15、第十六晶体管To16、第十七晶体管To17、第十八晶体管To18、第十九晶体管To19、第二十晶体管To20、第二十一晶体管To21、第二十二晶体管To22、第一个电容Co1、第二个电容Co2和第三个电容Co3，GOA电路通过控制线Ctl、启动线STV1、第一时钟线CK1、第二时钟线XCK1的控制，并通过第一高电位线PVGH1、第二高电位线NVGH1、第一低电位线PVGL1和第二低电位线NVGL1输入高电位和低电位，实现第一输出端Nout(n)1和第二输出端Pout(n)1的输出，且通过第一分频线NLF1和第二分频PLF1实现显示器件的分频显示，其中，启动线STV1会连接上一级GOA单元中的第三输出端Nout(n-1)1，第七晶体管To7的栅极与第十六晶体管To16的栅极和第二十晶体管To20的栅极连接于本级节点P1(n)，第八晶体管To8的栅极连接上两级节点P1(n-2)。
具体的，从图1中可以看到，第十三晶体管To13为氧化物半导体晶体管、第十二晶体管To12为硅半导体晶体管，在上一级GOA单元中的第三输出端Nout(n-1)1输出低电位时，第十三晶体管To13的栅极与源极的电位差为0，此时第十三晶体管To13在正常状态下关闭，但在实际使用过程中，发现由于制备工艺的偏差，导致第十三晶体管To13的阈值电压会出现负偏，最差的情况下阈值电压会负偏到-1伏特，导致第十三晶体管To13无法关闭，第十三晶体管To13会出现一定的漏流导致连接节点O1的输出信号异常，体现在第一输出端Nout(n)1和第二输出端Pout(n)1的输出异常。
如图2所示，图2为各信号线的电压的时序图和各晶体管的电流的时序图，图2中的横坐标为时间，各晶体管的时序图的纵坐标为电流，单位为微安，各信号线的时序图的纵坐标为电压，单位为伏特，从图2中可以看到，在第一晶体管To1和第十晶体管To10工作，上一级GOA单元中的第三输出端Nout(n-1)1输出低电位使启动线STV1输入低电位时，第十三晶体管To13关闭，此时，第十二晶体管To12开启，正常情况下第一输出端Nout(n)1输出预设的高电位(例如为第一高电位线PVGH1输入的电位)，但从图2中可以发现，第一输出端Nout(n)1输出的电位并未达到预设的高电位，第一输出端Nout(n)1输出的电位出现异常，而第二输出端Pout(n)1受控于连接节点O1的电位，也会出现异常，即第十三晶体管To13无法关闭出现漏流导致GOA单元的输出异常。所以，现有CMOS GOA电路存在氧化物半导体晶体管关闭时出现漏电流导致显示器件的功耗增加的技术问题。
本申请实施例针对上述技术问题，提供一种显示面板，用以解决上述技术问题。
图3为本申请实施例提供的显示面板的第一种示意图。图4为本申请实施例提供的显示面板的栅极驱动单元的第一种电路图。图5为本申请实施例提供的像素驱动电路的电路图。图6为本申请实施例提供的第一控制晶体管的阈值电压的电压偏移量与电流的曲线图。图7为本申请实施例提供的显示面板的栅极驱动单元的第二种电路图。图8为本申请实施例提供的显示面板的第二种示意图。图9为本申请实施例提供的栅极驱动电路的各膜层的第一种叠层图。图10为图9中的栅极驱动电路中的第一有源层和第一金属层的分解图；其中，图10中的(a)为图9中的栅极驱动电路中的第一有源层的分解图，图10中的(b)为图9中的栅极驱动电路中的第一金属层的分解图。图11为图9中的栅极驱动电路中的第二金属层和第二有源层的分解图；其中，图11中的(a)为图9中的栅极驱动电路中的第二金属层的分解图，图11中的(b)为图9中的栅极驱动电路中的第二有源层的分解图。图12为图9中的栅极驱动电路中的第三金属层和第一源漏极层的分解图；其中，图12中的(a)为图9中的栅极驱动电路中的第三金属层的分解图，图12中的(b)为图9中的栅极驱动电路中的第一源漏极层的分解图。图13为图9中的栅极驱动电路中的第二源漏极层的分解图。图14为图9中的栅极驱动电路中的第一过孔和第二过孔的分解图；其中，图14中的(a)为图9中的栅极驱动电路中的第一过孔的分解图，图14中的(b)为图9中的栅极驱动电路中的第二过孔的分解图。图15为图9中的栅极驱动电路中的第三过孔的分解图。图16为本申请实施例提供的栅极驱动电路的各膜层的第二种叠层图。图17为图16中的栅极驱动电路中的屏蔽层和第一有源层的分解图；其中，图17中的(a)为图16中的栅极驱动电路中的屏蔽层的分解图，图17中的(b)为图16中的栅极驱动电路中的第一有源层的分解图。图18为图16中的栅极驱动电路中的第一金属层和第二金属层的分解图；其中，图18中的(a)为图16中的栅极驱动电路中的第一金属层的分解图，图18中的(b)为图16中的栅极驱动电路中的第二金属层的分解图。图19为图16中的栅极驱动电路中的第二有源层和第三金属层的分解图；其中，图19中的(a)为图16中的栅极驱动电路中的第二有源层的分解图，图19中的(b)为图16中的栅极驱动电路中的第三金属层的分解图。图20为图16中的栅极驱动电路中的第一源漏极层的分解图。图21为图16中的栅极驱动电路中的第二源漏极层的分解图。图22为图16中的栅极驱动电路中的第一过孔和第二过孔的分解图；其中，图22中的(a)为图16中的栅极驱动电路中的第一过孔的分解图，图22中的(b)为图16中的栅极驱动电路中的第二过孔的分解图。图23为图16中的栅极驱动电路中的第三过孔的分解图。图24为本申请实施例提供的显示面板的第三种示意图。图25为本申请实施例提供的显示面板的第四种示意图。图26为本申请实施例提供的显示面板的栅极驱动单元的第三种电路图。图27为本申请实施例提供的显示装置的示意图。
如图3至图26所示，本申请实施例提供一种显示面板1，该显示面板1包括显示部11和位于所述显示部11的至少一侧的栅极驱动电路12，所述栅极驱动电路12包括多个级联的栅极驱动单元120，所述栅极驱动单元120包括至少三个反相器单元(例如第一反相器单元10、第二反相器单元30和第三反相器单元20)，每一所述反相器单元包括一高电位线、一低电位线以及串联在所述高电位线和所述低电位线之间的第一晶体管和第二晶体管(例如第一反相器单元10包括第一控制晶体管T13、第二控制晶体管T12、第二高电位信号线PVGH和第二低电位信号线PVGL)，所述第一晶体管为氧化物半导体晶体管(例如第一控制晶体管T13为氧化物半导体晶体管)，所述第二晶体管为硅半导体晶体管(例如第二控制晶体管T12为硅半导体晶体管)，所述第一晶体管的栅极和所述第二晶体管的栅极电连接于同一节点(例如第一控制晶体管T13和第二控制晶体管T12连接于同一节点)；
其中，在至少一个所述反相器单元中，所述第一晶体管处于关态时，所述第一晶体管的栅极与所述第一晶体管的第二电极的电压差，小于所述第一晶体管的阈值电压(例如在第一反相器单元10中，第一控制晶体管T13处于关态时，第一控制晶体管T13的栅极T13G与第一控制晶体管T13的第二电极T13S的电压差，小于第一控制晶体管T13的阈值电压)。
本申请实施例提供一种显示面板，该显示面板通过使至少一个反相器单元中，第一晶体管处于关态时，第一晶体管的栅极与第一晶体管的第二电极的电压差，小于第一晶体管的阈值电压，使得在第一晶体管处于关态时，第一晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
具体的，可以理解的是，在栅极驱动单元包括三个反相器单元时，可以是其中一个反相器单元内的第一晶体管处于关态时，第一晶体管的栅极与第一晶体管的第二电极的电压差，小于第一晶体管的阈值电压；也可以是其中两个反相器单元内的第一晶体管处于关态时，第一晶体管的栅极与第一晶体管的第二电极的电压差，小于第一晶体管的阈值电压；还可以是三个反相器单元内的第一晶体管处于关态时，第一晶体管的栅极与第一晶体管的第二电极的电压差，小于第一晶体管的阈值电压。
在一些实施例中，如图3至图26所示，所述显示面板1包括显示部11和位于所述显示部11的至少一侧的栅极驱动电路12，所述栅极驱动电路12包括多个级联的栅极驱动单元120，所述栅极驱动单元120包括至少三个反相器单元(例如第一反相器单元10、第二反相器单元30和第三反相器单元20)，每一所述反相器单元包括一高电位线、一低电位线以及串联在所述高电位线和所述低电位线之间的第一晶体管和第二晶体管(例如第一反相器单元10包括第一控制晶体管T13、第二控制晶体管T12、第二高电位信号线PVGH和第二低电位信号线PVGL)，所述第一晶体管为氧化物半导体晶体管(例如第一控制晶体管T13为氧化物半导体晶体管)，所述第二晶体管为硅半导体晶体管(例如第二控制晶体管T12为硅半导体晶体管)，所述第一晶体管的栅极和所述第二晶体管的栅极电连接于同一节点(例如第一控制晶体管T13和第二控制晶体管T12连接于同一节点)；
其中，所述显示面板1还包括屏蔽层202，在至少一个所述反相器单元(例如第一反相器单元10内)中，所述第一晶体管的有源图案与所述屏蔽层对应设置(例如第一控制晶体管T13的有源图案T13A与屏蔽层202对应设置)，且所述屏蔽层的电位小于所述低电位线的电位。
本申请实施例提供一种显示面板，该显示面板通过使至少一个反相器单元中，第一晶体管的有源图案与屏蔽层对应设置，且屏蔽层的电位小于低电位线的电位，从而可以使第一晶体管的阈值电压正偏，避免氧化物半导体晶体管在关闭时出现漏电流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
在一些实施例中，如图3至图26所示，所述显示面板1包括显示部11和位于所述显示部11的至少一侧的栅极驱动电路12，所述栅极驱动电路12包括多个级联的栅极驱动单元120，所述栅极驱动单元120包括至少三个反相器单元(例如第一反相器单元10、第二反相器单元30和第三反相器单元20)，每一所述反相器单元包括一高电位线、一低电位线以及串联在所述高电位线和所述低电位线之间的第一晶体管和第二晶体管(例如第一反相器单元10包括第一控制晶体管T13、第二控制晶体管T12、第二高电位信号线PVGH和第二低电位信号线PVGL)，所述第一晶体管为氧化物半导体晶体管(例如第一控制晶体管T13为氧化物半导体晶体管)，所述第二晶体管为硅半导体晶体管(例如第二控制晶体管T12为硅半导体晶体管)，所述第一晶体管的栅极和所述第二晶体管的栅极电连接于同一节点(例如第一控制晶体管T13和第二控制晶体管T12连接于同一节点)；
其中，显示部11还包括像素驱动电路110，像素驱动电路110内设有氧化物半导体晶体管(例如补偿晶体管T33为氧化物半导体晶体管)，第一晶体管的沟道长度大于所述氧化物半导体晶体管的沟道长度(例如第一控制晶体管T13的沟道长度大于补偿晶体管T33的沟道长度)。
本申请实施例提供一种显示面板，该显示面板通过使第一晶体管的沟道长度大于显示部的氧化物半导体晶体管的沟道长度，使得第一晶体管的阈值电压偏正，从而可以减小第一晶体管的栅极和第二电极的电位差与第一晶体管的阈值电压的差值，从而可以避免第一晶体管漏流，降低显示面板的功耗。
具体的，上述实施例以第一反相器单元的设计为例进行说明，但本申请实施例不限于此，可以是第二反相器单元采用上述设计，也可以是第三反相器单元采用上述设计。
在一些实施例中，如图3至图26所示，至少三个反相器单元包括：
第一反相器单元10，包括第一控制晶体管T13和第二控制晶体管T12，所述第一控制晶体管T13为氧化物半导体晶体管，所述第二控制晶体管T12为硅半导体晶体管，所述第一控制晶体管T13的栅极T13G和所述第二控制晶体管T12的栅极T12G与初始信号线STV连接，所述第一控制晶体管T13的第一电极T13D和所述第二控制晶体管T12的第一电极T12D电连接于第一节点K；
第二反相器单元30，包括第一输出晶体管T10、第二输出晶体管T9、第一低电位信号线NVGL和第一高电位信号线NVGH，所述第一输出晶体管T10为氧化物半导体晶体管，所述第二输出晶体管T9为硅半导体晶体管，所述第一输出晶体管T10的栅极T10G连接于所述第一节点K，所述第二输出晶体管T9的栅极T9G电连接于所述第一节点K，所述第一输出晶体管T10的第一电极T10D和所述第二输出晶体管T9的第一电极T9D与所述第一信号输出端Nout(n)连接，所述第一输出晶体管T10的第二电极连接第一低电位信号线NVGL，所述第二输出晶体管T9的第二电极T9S与第一高电位信号线NVGH连接；
第三反相器单元20，包括第三控制晶体管T1、第四控制晶体管T3、第二低电位信号线PVGL和第二高电位信号线PVGH，所述第三控制晶体管T1为氧化物半导体晶体管，所述第四控制晶体管T3为硅半导体晶体管，所述第三控制晶体管T1的栅极T1G和所述第四控制晶体管T3的栅极T3G连接于所述第一节点K，所述第三控制晶体管T1的第一电极T1D与所述第四控制晶体管T3的第一电极T3D连接于本级内部节点P(n)，所述第三控制晶体管T1的第二电极T1S连接第二低电位信号线PVGL，所述第四控制晶体管T3的第二电极T3S与第二高电位信号线PVGH连接。
具体的，对于第一反相器单元，其第一晶体管是第一控制晶体管、第二晶体管是第二控制晶体管，高电位线是第二高电位信号线，低电位线根据不同实施例为不同的低电位信号线，可以是第一低电位信号线；对于第二反相器单元，其第一晶体管是第一输出晶体管、第二晶体管是第二输出晶体管，高电位线是第一高电位信号线，低电位线是第一低电位信号线；对于第三反相器单元，其第一晶体管是第三控制晶体管、第二晶体管是第四控制晶体管，高电位线是第二高电位线，低电位线是第二低电位信号线。
在一些实施例中，在所述第一控制晶体管T13处于关态时，所述第一控制晶体管T13的栅极T13G与所述第一控制晶体管T13的第二电极T13S的电压差，小于所述第一控制晶体管T13的阈值电压。
本申请实施例通过使第一控制晶体管处于关态时，第一控制晶体管的栅极与第一控制晶体管的第二电极的电压差，小于第一控制晶体管的阈值电压，使得在第一控制晶体管处于关态时，第一控制晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
在一些实施例中，如图4所示，在所述第三控制晶体管T1处于关态时，所述第三控制晶体管T1的栅极T1G与所述第三控制晶体管T1的第二电极T1S的电压差，小于所述第三控制晶体管T1的阈值电压；
和/或，在所述第一输出晶体管T10处于关态时，所述第一输出晶体管T10的栅极T10G与所述第一输出晶体管T10的第二电极T10S的电压差，小于所述第一输出晶体管T10的阈值电压。通过使第三控制晶体管处于关态时，第三控制晶体管的栅极与第三控制晶体管的第二电极的电压差，小于第三控制晶体管的阈值电压，使得在第三控制晶体管处于关态时，第三控制晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。通过使第一输出晶体管处于关态时，第一输出晶体管的栅极与第一输出晶体管的第二电极的电压差，小于第一输出晶体管的阈值电压，使得在第一输出晶体管处于关态时，第一输出晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
具体的，所述栅极驱动单元还包括第一信号输出端Nout(n)。
具体的，在栅极驱动单元中，第一信号输出端Nout(n)和第二信号输出端Pout(n)的输出信号受到第一节点K的电位的影响，而第一节点K受到第一反相器单元的输出的影响，因此，第一节点K的电位会受到第一控制晶体管T13的漏流的影响，本申请实施例通过避免第一控制晶体管漏流，从而可以使第一输出信号线和第二信号输出端的输出信号正常，降低功耗。且考虑到第三反相器单元和第二反相器单元的输出信号也会对第一信号输出端Nout(n)和第二信号输出端Pout(n)的输出信号产生影响，增加功耗，本申请实施例可以使第三控制晶体管的栅极与所述第三控制晶体管的第二电极的电压差，小于所述第三控制晶体管的阈值电压，和/或，第一输出晶体管T10的栅极与所述第一输出晶体管T10的第二电极的电压差，小于所述第一输出晶体管T10的阈值电压，进一步避免各晶体管出现漏流，从而降低了栅极驱动单元的功耗。
具体的，第二控制晶体管T12为硅半导体晶体管，第二控制晶体管T12为P型晶体管，第一控制晶体管T13为N型晶体管。
具体的，如图1所示，显示面板1包括显示区AA和非显示区NA，显示部11设置于显示区AA，栅极驱动电路12设置于非显示区NA。
具体的，在本申请实施例中，由于部分薄膜晶体管会采用双栅设计，则在未明确区分该薄膜晶体管的第一栅极和第二栅极时，该薄膜晶体管的栅极是指该薄膜晶体管的两个栅极，例如，在本申请实施例中的部分实施例中，第一控制晶体管T13的栅极包括第一栅极T13Ga和第二栅极T13Gb，在说明第一控制晶体管的栅极与其他晶体管的栅极连接时，是指第一控制晶体管的第一栅极和第二栅极均与其他晶体管的栅极连接，同理，在其他薄膜晶体管也包括双栅时，可以参见上述说明，在此不再赘述。
具体的，在本申请实施例提供的显示面板1中，栅极驱动电路12包括多个重复单元，每一重复单元包括至少四个栅极驱动单元120，下面以4个栅极驱动单元120为一个重复单元为例，多个重复单元在第一方向上排列。
如图9至图15所示，重复单元包括沿第一方向依次排列的第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123和第四栅极驱动单元124，显示面板边框沿第二方向排列的第一条时钟信号线PCK1、第二条时钟信号线PCK2、第三条时钟信号线PCK3、第四条时钟信号线PCK4，每两条时钟信号线与一个栅极驱动单元120连接。
在本实施例中，第一条时钟信号线PCK1、第二条时钟信号线PCK2和第一栅极驱动单元121连接，第一条时钟信号线PCK1为第一栅极驱动单元121的第一时钟信号线CK，第二条时钟信号线PCK2为第一栅极驱动单元121的第二时钟信号线XCK，即第一条时钟信号线PCK1与第一栅极驱动单元121中的第三输出晶体管T6的第二电极连接，第二条时钟信号线PCK2与第一栅极驱动单元121中的第七控制晶体管T21的栅极连接。
在本实施例中，第二条时钟信号线PCK2、第三条时钟信号线PCK3和第二栅极驱动单元122连接，第二条时钟信号线PCK2为第二栅极驱动单元122的第一时钟信号线CK，第三条时钟信号线PCK3为第二栅极驱动单元122的第二时钟信号线XCK，即第二条时钟信号线PCK2与第二栅极驱动单元122中的第三输出晶体管T6的第二电极连接，第三条时钟信号线PCK3与第二栅极驱动单元122中的第七控制晶体管T21的栅极连接。
在本实施例中，第三条时钟信号线PCK3、第四条时钟信号线PCK4和第三栅极驱动单元123连接，第三条时钟信号线PCK3为第三栅极驱动单元123的第一时钟信号线CK，第四条时钟信号线PCK4为第三栅极驱动单元123的第二时钟信号线XCK，即第三条时钟信号线PCK3与第三栅极驱动单元123中的第三输出晶体管T6的第二电极连接，第四条时钟信号线PCK4与第三栅极驱动单元123中的第七控制晶体管T21的栅极连接。
在本实施例中，第四条时钟信号线PCK4、第一条时钟信号线PCK1和第四栅极驱动单元124连接，第四条时钟信号线PCK4为第四栅极驱动单元124的第一时钟信号线CK，第一条时钟信号线PCK1为第四栅极驱动单元124的第二时钟信号线XCK，即第四条时钟信号线PCK4与第四栅极驱动单元124中的第三输出晶体管T6的第二电极连接，第一条时钟信号线PCK1与第四栅极驱动单元124中的第七控制晶体管T21的栅极连接。
如图8至图15所示，第一源漏极层215包括与第三输出晶体管T6的第二电极T6S连接的第三连接线L3，第三连接线L3沿第二方向设置，在本实施例中，由于第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123和第四栅极驱动单元124的第三输出晶体管T6与不同的时钟信号线连接，因此在重复单元中，各栅极驱动单元120中的第三连接线L3在第二方向上的长度相异，即第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123和第四栅极驱动单元124中的第三连接线L3的长度具有差异；例如，第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123和第四栅极驱动单元124中的第三连接线L3的长度逐渐增加。
在本申请实施例中，第一源漏极层215包括与第七控制晶体管T21的栅极连接的第二连接线L2，第二连接线L2沿第二方向设置，在本实施例中，由于第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123和第四栅极驱动单元124的第七控制晶体管T21与不同的时钟信号线连接，因此在重复单元中，各栅极驱动单元120中的第二连接线L2在第二方向上的长度相异，即第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123和第四栅极驱动单元124中的第二连接线L2的长度具有差异；例如，第四栅极驱动单元124、第一栅极驱动单元121、第二栅极驱动单元122和第三栅极驱动单元123中的第二连接线L2的长度逐渐减小。
具体的，第一控制晶体管T13的第一电极T13D与第二控制晶体管T12的第一电极T12D连接于第二节点O，第二控制晶体管T12的第二电极T12S连接第二高电位信号线PVGH。
具体的，如图4所示，第二输出晶体管T9的第二电极与第一高电位信号线NVGH连接，第四控制晶体管T3的第二电极与第二高电位信号线PVGH连接。
在一些实施例中，所述第一控制晶体管T13、所述第一输出晶体管T10和所述第三控制晶体管T1中的至少一个的有源图案与所述屏蔽层202对应设置。通过使第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个的有源图案与屏蔽层对应设置，可以使第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个的阈值电压偏正，从而可以避免第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个在关闭时出现漏电流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
在一些实施例中，如图8、图16至图26所示，所述显示面板1包括：
衬底201；
第一有源层205，设置于所述衬底201的一侧；
第一金属层207，设置于所述第一有源层205远离所述衬底201的一侧；
第二金属层209，设置于所述第一金属层207远离所述第一有源层205的一侧；
第二有源层211，设置于所述第二金属层209远离所述第一金属层207的一侧；
第三金属层213，设置于所述第二有源层211远离所述第二金属层209的一侧；
其中，所述屏蔽层202设置于衬底201和第一有源层205之间。
在一些实施例中，第一控制晶体管T13的有源图案T13A、所述第一输出晶体管T10的有源图案T10A和所述第三控制晶体管T1的有源图案T1A中，与所述屏蔽层202对应设置的有源图案在衬底201上的投影与第二金属层209在衬底201上的投影不重叠。通过使与屏蔽层对应设置的有源图案在衬底上的投影与第二金属层在衬底上的投影不重叠，则屏蔽层的电位可以对晶体管的性能进行调节，使晶体管的阈值电压偏正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
在一些实施例中，所述第二有源层211包括第一控制晶体管T13的有源图案T13A、所述第一输出晶体管T10的有源图案T10A和所述第三控制晶体管T1的有源图案T1A。
在一些实施例中，所述第三金属层213包括所述第一控制晶体管T13的栅极T13G、第一输出晶体管T10的栅极T10G和第三控制晶体管T1的栅极T1G。
在一些实施例中，所述第二金属层209在所述衬底201上的投影与所述第一控制晶体管T13的有源图案T13A在所述衬底201上的投影不重叠，所述屏蔽层202包括第一屏蔽图案B1，所述第一屏蔽图案B1在所述衬底201上的投影与所述第一控制晶体管T13的有源图案T13A在所述衬底201上的投影存在重叠，且所述第一屏蔽图案B1上的电位小于所述第一控制晶体管T13的第二电极T13S的电位。通过使第一控制晶体管由原有的双栅晶体管变为顶栅晶体管，且使第一控制晶体管的有源图案与第一屏蔽图案对应设置，第一屏蔽图案的电位小于第一控制晶体管的第二电极的电位，则可以通过第一屏蔽图案的电位和第一控制晶体管的第二电极的电位差为负压，使第一控制晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
具体的，可以在所述第一控制晶体管T13处于关态时，使所述第一屏蔽图案B1上的电位小于所述第一控制晶体管T13的第二电极T13S的电位。
在一些实施例中，如图16至图26所示，所述第一控制晶体管T13的有源图案T13A在所述衬底201上的投影位于所述第一屏蔽图案B1在所述衬底201上的投影内，且所述第一控制晶体管T13的有源图案T13A的边界与所述第一屏蔽图案B1的边界存在间距。通过使第一控制晶体管的有源图案在衬底上的投影位于第一屏蔽图案在衬底上的投影内，且第一控制晶体管的有源图案在边界与第一屏蔽图案的边界存在间距，使得第一屏蔽图案的各侧边均超出第一控制晶体管的有源图案的侧边，从而可以对第一控制晶体管的有源图案进行遮光，避免光线影响第一控制晶体管的性能。
具体的，可以使第一屏蔽图案的各侧边超出第一控制晶体管的对应侧边2.5微米以上。
在一些实施例中，如图16至图26所示，所述屏蔽层202还包括第二屏蔽图案B2，所述第二金属层209在所述衬底201上的投影与所述第三控制晶体管T1的有源图案T1A在所述衬底201上的投影不重叠，所述第三控制晶体管T1在所述衬底201上的投影与所述第二屏蔽图案B2在所述衬底201上的投影存在重叠，且所述第二屏蔽图案B2上的电位小于所述第三控制晶体管T1的第二电极T1S的电位。通过使第三控制晶体管由原有的双栅晶体管变为顶栅晶体管，且使第三控制晶体管的有源图案与第二屏蔽图案对应设置，第二屏蔽图案的电位小于第三控制晶体管的第二电极的电位，则可以通过第二屏蔽图案的电位和第三控制晶体管的第二电极的电位差为负压，使第二控制晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
具体的，可以在所述第三控制晶体管T1处于关态时，使第二屏蔽图案B2上的电位小于所述第三控制晶体管T1的第二电极T1S的电位。
在一些实施例中，如图16至图26所示，所述第三控制晶体管T1的有源图案T1A在所述衬底201上的投影位于所述第二屏蔽图案B2在所述衬底201上的投影内，且所述第三控制晶体管T1的有源图案T1A的边界与所述第二屏蔽图案B2的边界存在间距。通过使第三控制晶体管的有源图案在衬底上的投影位于第二屏蔽图案在衬底上的投影内，且第三控制晶体管的有源图案在边界与第二屏蔽图案的边界存在间距，使得第二屏蔽图案的各侧边均超出第三控制晶体管的有源图案的侧边，从而可以对第三控制晶体管的有源图案进行遮光，避免光线影响第三控制晶体管的性能。
具体的，可以使第二屏蔽图案的各侧边超出第三控制晶体管的对应侧边2.5微米以上。
在一些实施例中，如图16至图26所示，所述屏蔽层202还包括第三屏蔽图案B3，所述第二金属层209在所述衬底201上的投影与所述第一输出晶体管T10的有源图案T10A在所述衬底201上的投影不重叠，所述第一输出晶体管T10在所述衬底201上的投影与所述第三屏蔽图案B3在所述衬底201上的投影存在重叠，且所述第三屏蔽图案B3上的电位小于所述第一输出晶体管T10的第二电极T10S的电位。通过使第一输出晶体管由原有的双栅晶体管变为顶栅晶体管，且使第一输出晶体管的有源图案与第三屏蔽图案对应设置，第三屏蔽图案的电位小于第一输出晶体管的第二电极的电位，则可以通过第三屏蔽图案的电位和第一输出晶体管的第二电极的电位差为负压，使第一输出晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
具体的，在所述第一输出晶体管T10处于关态时，所述第三屏蔽图案B3上的电位小于所述第一输出晶体管T10的第二电极T10S的电位。
在一些实施例中，如图16至图26所示，所述第一输出晶体管T10的有源图案T10A在所述衬底201上的投影位于所述第三屏蔽图案B3在所述衬底201上的投影内，且所述第一输出晶体管T10的有源图案T10A的边界与所述第三屏蔽图案B3的边界存在间距。通过使第一输出晶体管的有源图案在衬底上的投影位于第三屏蔽图案在衬底上的投影内，且第一输出晶体管的有源图案在边界与第三屏蔽图案的边界存在间距，使得第三屏蔽图案的各侧边均超出第一输出晶体管的有源图案的侧边，从而可以对第一输出晶体管的有源图案进行遮光，避免光线影响第一输出晶体管的性能。
具体的，可以使第三屏蔽图案的各侧边超出第一输出晶体管的对应侧边2.5微米以上。
在一些实施例中，所述屏蔽层202在所述衬底201上的投影与所述第一有源层205在所述衬底201上的投影不重叠。通过使屏蔽层202在衬底上的投影与第一有源层205在衬底201上的投影不重叠，可以避免屏蔽层上的电位对第一有源层产生影响，避免屏蔽层影响硅半导体晶体管的性能。
具体的，由于本实施例中屏蔽层上设有一低电位，如果屏蔽层与第一有源层对应设置，屏蔽层上的电位会对第一有源层中的沟道产生影响，进而影响硅半导体晶体管的性能，因此，本申请实施例使得屏蔽层与第一有源层在衬底上的投影不重叠，从而避免影响硅半导体晶体管的性能。具体的，例如第二控制晶体管T12为硅半导体晶体管，可以使第二控制晶体管T12的有源图案与屏蔽层在衬底上的投影不存在重叠。
在一些实施例中，如图4所示，所述第一反相器单元10包括所述第一低电位信号线NVGL和所述第二高电位信号线PVGH，所述第一控制晶体管T13的第二电极T13S与所述第一低电位信号线NVGL连接，所述第二控制晶体管T12的第二电极T12S与所述第二高电位信号线PVGH连接，所述初始信号线STV连接上一级级传节点P(n-1)，所述第一低电位信号线NVGL上的电位大于所述第二低电位信号线PVGL上的电位。通过使第一控制晶体管的第二电极与第一低电位信号线连接，初始信号线连接上一级内部节点，且第一低电位信号线上的电位大于第二低电位信号线上的电位，则在第一控制晶体管处于关态时，第一控制晶体管的栅极与第二电极的电位差为负数，即使第一控制晶体管的阈值电压负偏，也能减少甚至消除漏电流，降低显示面板的功耗，提高显示面板的良率。
具体的，相较于现有初始信号线STV连接第三信号输出端Nout(n-1)，第三信号输出端为上一级驱动单元的第一信号输出端，则在第三信号输出端Nout(n-1)输出低电位时，STV输出第一低电位信号线NVGL上的电位，第一控制晶体管T13的第二电极连接第二低电位信号线PVGL，使得第一控制晶体管T13的栅极与第二电极的电位差为0，本申请实施例通过使初始信号线STV连接上一级栅极驱动单元的内部节点P(n-1)，使得在初始信号线STV输入低电位时，输入的是第二低电位信号线PVGL上的电位，同时，第一控制晶体管T13的第二电极连接第一低电位信号线NVGL，使得第一控制晶体管T13的栅极与第二电极的电位差小于0，从而可以改善第一控制晶体管T13的阈值电压负偏带来的漏电流的问题。
具体的，以第一低电位信号线NVGL上的电压为-8伏特，第二低电位信号线PVGL上的电压为-9伏特为例，则第一控制晶体管T13的栅极与第二电极的电位差为-1伏特，而显示面板的制备过程中，第一控制晶体管T13的阈值电压负偏程度往往小于-1伏特，从而可以避免第一控制晶体管出现漏电流，从而可以降低显示面板的功耗。且经过仿真验证，在第一控制晶体管T13处于关态时，可以将第一控制晶体管T13的栅极与第二电极之间的电流由60nA(纳安)降低至52fA(飞安)，从而减小漏流，降低功耗。
在一些实施例中，如图7所示，所述第一反相器单元10包括所述第二低电位信号线PVGL和所述第二高电位信号线PVGH，所述第一控制晶体管T13的第二电极T13S与所述第二低电位信号线PVGL连接，所述第二控制晶体管T12的第二电极T12S与所述第二高电位信号线PVGH连接，所述初始信号线STV连接上一级栅极驱动单元的第一输出信号端。
在一些实施例中，如图3至图5所示，所述显示部11包括像素驱动电路110，所述像素驱动电路110包括氧化物半导体晶体管(例如补偿晶体管T33为氧化物半导体晶体管)，所述第一控制晶体管T13、所述第一输出晶体管T10和所述第三控制晶体管T1中的至少一个的沟道长度大于所述氧化物半导体晶体管的沟道长度。通过使第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个的沟道长度大于显示部的氧化物半导体晶体管的沟道长度，使得第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个的阈值电压偏正，从而可以减小第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个的栅极和第二电极的电位差与其阈值电压的差值，从而可以避免第一控制晶体管、第一输出晶体管和第三控制晶体管中的至少一个漏流，降低显示面板的功耗。
具体的，如图3至图5所示，所述显示部11包括像素驱动电路110，所述像素驱动电路110包括补偿晶体管T33，所述补偿晶体管T33为氧化物半导体晶体管，所述第一控制晶体管T13的沟道长度大于所述补偿晶体管T33的沟道长度。通过使第一控制晶体管的沟道长度大于补偿晶体管的沟道长度，使得第一控制晶体管的阈值电压偏正，从而可以减小第一控制晶体管的栅极和第二电极的电位差与第一控制晶体管的阈值电压的差值，从而可以避免第一控制晶体管漏流，降低显示面板的功耗。
具体的，以图7所示的栅极驱动单元为例，对第一控制晶体管T13处于关态时，第一控制晶体管的阈值电压偏移下的电流进行测试得到如图6所示的曲线，图6中的横坐标表示第一控制晶体管T13的阈值电压的电压偏移量，单位为V(伏特)，纵坐标表示第一控制晶体管T13的栅极与第二电极之间的电流，单位为nA(纳安)，从图6中可以看到，在第一控制晶体管T13的阈值电压负偏时，第一控制晶体管T13的漏电流较为严重，导致显示面板的功耗较高，举例来说，在第一控制晶体管T13的阈值电压的电压偏移量为-0.5V时，第一反相器单元的输出功耗损失约12mW(毫瓦)，而在第一控制晶体管的阈值电压的电压偏移量为0.5V时，第一反相器单元的输出功耗收益约4mW(毫瓦)，从而可以降低显示面板的功耗。
具体的，本申请实施例通过增大第一控制晶体管T13的沟道长度，使得第一控制晶体管T13的阈值电压偏正，则第一控制晶体管T13的阈值电压可以正偏，从而可以避免第一控制晶体管出现漏电流。
具体的，如图5所示，像素驱动电路110包括驱动晶体管T31、像素开关晶体管T32、补偿晶体管T33、第一初始化晶体管T34、第一发光晶体管T35、第二发光晶体管T36、第二初始化晶体管T37和第三初始化晶体管T38，像素开关晶体管T32的栅极与第三扫描信号线Pscan1连接，开关晶体管T32的第一电极与数据信号线Data连接，开关晶体管T32的第二电极与驱动晶体管T31的第一电极连接，补偿晶体管T33的栅极与第一扫描信号线Nscan1连接，补偿晶体管T33的第一电极与第一初始化晶体管T34的第二电极连接，补偿晶体管T33的第二电极与驱动晶体管T31的第二电极连接，第一初始化晶体管T34的栅极与第二扫描信号线Nscan2连接，第一初始化晶体管T34的第一电极与第一初始化线Vi1连接，第一发光晶体管T35的栅极与发光控制线EM连接，第一发光晶体管T35的第一电极与电源高电位信号线VDD连接，第一发光晶体管T35的第二电极与驱动晶体管T31的第一电极连接，第二发光晶体管T36的栅极与发光控制线EM连接，第二发光晶体管T36的第一电极与驱动晶体管T31的第二电极连接，第二发光晶体管T36的第二电极与发光器件LED连接，第二初始化晶体管T37的栅极与第四扫描信号线Pscan2连接，第二初始化晶体管T37的第一电极与第二初始化线Vi2连接，第二初始化晶体管T37的第二电极与发光器件LED连接，第三初始化晶体管T38的栅极与第四扫描信号线Pscan2连接，第三初始化晶体管T38的第一电极与第三初始化线Vi3连接，第三初始化晶体管T38的第二电极与驱动晶体管T31的第一电极连接。
具体的，如图5所示，发光器件LED连接电源低电位信号线VSS，所述像素驱动电路还包括存储电容Cst和升压电容Cboost，所述存储电容Cst一端与电源高电位信号线VDD连接，所述存储电容Cst另一端与驱动晶体管T31的栅极连接；升压电容Cboost的一端与像素开关晶体管T32的栅极连接，升压电容Cboost的另一端与驱动晶体管T31的栅极连接。
具体的，第一扫描信号线Nscan1的信号可以是本级栅极驱动单元的第一信号输出端Nout(n)输出的信号，第二扫描信号线Nscan2的信号可以是上五级栅极驱动单元的第一信号输出端输出的信号，第三扫描信号线Pscan1的信号可以是本级栅极驱动单元的第二信号输出端Pout(n)输出的信号，第四扫描信号线Pscan2的信号可以是上一级栅极驱动单元的第二信号输出端输出的信号。
具体的，驱动晶体管T31、像素开关晶体管T32、第一发光晶体管T35、第二发光晶体管T36、第二初始化晶体管T37和第三初始化晶体管T38为硅半导体晶体管，补偿晶体管T33和第一初始化晶体管T34为氧化物半导体晶体管。
具体的，驱动晶体管T31、像素开关晶体管T32、第一发光晶体管T35、第二发光晶体管T36、第二初始化晶体管T37和第三初始化晶体管T38为P型晶体管，补偿晶体管T33和第一初始化晶体管T34为N型晶体管。
具体的，所述第三控制晶体管T1为氧化物半导体晶体管，所述第三控制晶体管T1的沟道长度大于所述补偿晶体管T33的沟道长度。通过使第三控制晶体管的沟道长度大于补偿晶体管的沟道长度，使得第三控制晶体管的阈值电压偏正，从而可以减小第三控制晶体管的栅极和第二电极的电位差与第三控制晶体管的阈值电压的差值，从而可以避免第三控制晶体管漏流，降低显示面板的功耗。
具体的，第四控制晶体管T3为硅半导体晶体管，第四控制晶体管T3为P型晶体管，第三控制晶体管T1为N型晶体管。
具体的，所述第一输出晶体管T10为氧化物半导体晶体管，所述第一输出晶体管T10的沟道长度大于所述补偿晶体管T33的沟道长度。通过使第一输出晶体管的沟道长度大于补偿晶体管的沟道长度，使得第一输出晶体管的阈值电压偏正，从而可以减小第一输出晶体管的栅极和第二电极的电位差与第一输出晶体管的阈值电压的差值，从而可以避免第一输出晶体管漏流，降低显示面板的功耗。
具体的，第二输出晶体管T9为硅半导体晶体管，第二输出晶体管T9为P型晶体管，第一输出晶体管T10为N型晶体管。
具体的，在通过改变第一控制晶体管、第三控制晶体管和第一输出晶体管的沟道长度以使各晶体管的阈值电压正偏时，可以无需改变栅极驱动单元内的电路设计，也可以无需改变膜层设计，即可以采用图7所示的栅极驱动单元的设计，也可以采用图4所示的栅极驱动单元的设计，即可以采用图8的膜层设计，也可以采用图24的膜层设计。
在一些实施例中，如图8所示，所述显示面板1包括：衬底201、第一有源层205、第一金属层207、第二金属层209、第二有源层211和第三金属层213；第一有源层205设置于所述衬底201一侧；第一金属层207设置于所述第一有源层205远离所述衬底201的一侧；第二金属层209设置于所述第一金属层207远离所述第一有源层205的一侧；第二有源层211设置于所述第二金属层209远离第一金属层207的一侧；第三金属层213设置于所述第二有源层211远离所述第二金属层209的一侧。
在一些实施例中，如图8至图15所示，所述栅极驱动单元120还包括输出控制单元60、第一控制单元801和第二控制单元802，所述输出控制单元60包括第一开关晶体管T4、第二开关晶体管T5和第三开关晶体管T14，所述第一开关晶体管T4的栅极T4G与第二时钟信号线XCK连接，所述第一开关晶体管T4的第一电极T4D与所述第二开关晶体管T5的第一电极T5D连接，所述第一开关晶体管T4的第二电极T4S连接于所述第一节点K，所述第二开关晶体管T5的栅极T5G与所述第三开关晶体管T14的栅极T14G连接所述第三控制晶体管T1的第一电极T1D，所述第二开关晶体管T5的第二电极T5S连接第二高电位信号线PVGH，所述第三开关晶体管T14的第一电极T14D连接于所述第一节点K，所述第三开关晶体管T14的第二电极T14S连接第一低电位信号线NVGL；
所述第一控制单元801包括第五控制晶体管T17和第六控制晶体管T18，所述第五控制晶体管T17的栅极T17G与第二时钟信号线XCK连接，所述第五控制晶体管T17的第一电极T17D和所述第六控制晶体管T18的第一电极T18D连接，所述第五控制晶体管T17的第二电极T17S电连接于所述第一节点K，所述六控制晶体管T18的栅极T18G与所述第三开关晶体管T14的栅极T14G连接，所述第六控制晶体管T18的第二电极T18S与第二高电位信号线PVGH连接；
所述第二控制单元802包括第七控制晶体管T21和第八控制晶体管T22，第七控制晶体管T21的栅极T21G与第二时钟信号线XCK连接，所述第七控制晶体管T21的第一电极T21D和所述第八控制晶体管T22的第一电极T22D连接，所述第七控制晶体管T21的第二电极T21S电连接于所述第一节点K，所述第八控制晶体管T22的栅极T22G与所述第三开关晶体管T14的栅极T14G连接，所述第八控制晶体管T22的第二电极T22S与第二高电位信号线PVGH连接。通过设置输出控制单元、第一控制单元和第二控制单元，可以对第一信号输出端和第二信号输出端的输出信号进行控制。
具体的，如图4至图26所示，所述第一开关晶体管T4为氧化物半导体晶体管，所述第二开关晶体管T5为硅半导体晶体管，所述第三开关晶体管T14为氧化物半导体晶体管；所述第五控制晶体管T17为氧化物半导体晶体管，所述第六控制晶体管T18为硅半导体晶体管；所述第七控制晶体管T21为氧化物半导体晶体管，所述第八控制晶体管T22为硅半导体晶体管。
在一些实施例中，如图4至图26所示，在所述第一开关晶体管T4处于关态时，所述第一开关晶体管T4的栅极T4G与所述第一开关晶体管T4的第二电极T4S的电压差，小于所述第一开关晶体管T4的阈值电压；
和/或，在所述第三开关晶体管T14处于关态时，所述第三开关晶体管T14的栅极T14G与所述第三开关晶体管T14的第二电极T14S的电压差，小于所述第三开关晶体管T14的阈值电压；
和/或，在所述第五控制晶体管T17处于关态时，所述第五控制晶体管T17的栅极T17G与所述第五控制晶体管T17的第二电极T17S的电压差，小于所述第五控制晶体管T17的阈值电压；
和/或，在所述第七控制晶体管T21处于关态时，所述第七控制晶体管T21的栅极T21G与所述第七控制晶体管T21的第二电极T21S的电压差，小于所述第七控制晶体管T21的阈值电压。
具体的，通过使第一开关晶体管处于关态时，第一开关晶体管的栅极与第一开关晶体管的第二电极的电压差，小于第一开关晶体管的阈值电压，使得在第一开关晶体管处于关态时，第一开关晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
具体的，在栅极驱动单元包括第一开关晶体管、第三开关晶体管、第五控制晶体管和第七控制晶体管时，可以使第一开关晶体管、第三开关晶体管、第五控制晶体管和第七控制晶体管的沟道长度相等，使第一控制晶体管的沟道长度大于第一开关晶体管的沟道长度，从而使第一控制晶体管的阈值电压偏正；和/或使第三控制晶体管的沟道长度大于第一开关晶体管的沟道长度，使得第三控制晶体管的阈值电压偏正；和/或使第一输出晶体管的沟道长度大于第一开关晶体管的沟道长度，使得第一输出晶体管的阈值电压偏正。
具体的，第一开关晶体管的沟道长度可以等于补偿晶体管的沟道长度，也可以大于补偿晶体管的沟道长度。
具体的，通过使第三开关晶体管处于关态时，第三开关晶体管的栅极与第三开关晶体管的第二电极的电压差，小于第三开关晶体管的阈值电压，使得在第三开关晶体管处于关态时，第三开关晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
具体的，通过使第五控制晶体管处于关态时，第五控制晶体管的栅极与第五控制晶体管的第二电极的电压差，小于第五控制晶体管的阈值电压，使得在第五控制晶体管处于关态时，第五控制晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
具体的，通过使第七控制晶体管处于关态时，第七控制晶体管的栅极与第七控制晶体管的第二电极的电压差，小于第七控制晶体管的阈值电压，使得在第七控制晶体管处于关态时，第七控制晶体管不会出现漏流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
具体的，第二开关晶体管T5为P型晶体管，第一开关晶体管T4和第三开关晶体管T14为N型晶体管。
具体的，第六控制晶体管T18为P型晶体管，第五控制晶体管T17为N型晶体管。
具体的，第八控制晶体管T22为P型晶体管，第七控制晶体管T21为N型晶体管。
在一些实施例中，所述显示面板包括：
衬底201；
第一有源层205，设置于所述衬底201的一侧；
第一金属层207，设置于所述第一有源层205远离所述衬底201的一侧；
第二金属层209，设置于所述第一金属层207远离所述第一有源层205的一侧；
第二有源层211，设置于所述第二金属层209远离所述第一金属层207的一侧，所述第二有源层211包括所述第一开关晶体管T4的有源图案T4A、所述第三开关晶体管T14的有源图案T14A、所述第五控制晶体管T17的有源图案T17A和所述第七控制晶体管T21的有源图案T21A。
第三金属层213，设置于所述第二有源层211远离所述第二金属层209的一侧，所述第三金属层213包括所述第一开关晶体管T4的栅极T4H、所述第三开关晶体管T14的栅极T14G、所述第五控制晶体管T17的栅极T17G和所述第七控制晶体管T21的栅极T21G；
其中，所述屏蔽层202设置于所述衬底201与所述第一有源层205之间，所述屏蔽层202包括第四屏蔽图案B4，所述第二金属层209在所述衬底201上的投影与所述第一开关晶体管T4的有源图案T4A在所述衬底201上的投影不重叠，所述第一开关晶体管T4的有源图案T4A在所述衬底201上的投影与所述第四屏蔽图案B4在所述衬底201上的投影存在重叠，且在所述第一开关晶体管T4处于关态时，所述第四屏蔽图案B4上的电位小于所述第一开关晶体管T4的第二电极T4S的电位；
和/或，所述屏蔽层202包括第五屏蔽图案B5，所述第二金属层209在所述衬底201上的投影与所述第三开关晶体管T14的有源图案T14A在所述衬底201上的投影不重叠，所述第三开关晶体管T14的有源图案T14A在所述衬底201上的投影与所述第五屏蔽图案B5在所述衬底201上的投影存在重叠，且在所述第三开关晶体管T14处于关态时，所述第五屏蔽图案B5上的电位小于所述第三开关晶体管T14的第二电极T14S的电位；
和/或，所述屏蔽层202包括第六屏蔽图案B6，所述第二金属层209在所述衬底201上的投影与所述第五控制晶体管T17的有源图案T17A在所述衬底201上的投影不重叠，所述第五控制晶体管T17的有源图案T17A在所述衬底201上的投影与所述第六屏蔽图案B6在所述衬底201上的投影存在重叠，且在所述第五控制晶体管T17处于关态时，所述第六屏蔽图案B6上的电位小于所述第五控制晶体管T17的第二电极T17S的电位；
和/或，所述屏蔽层202包括第七屏蔽图案B7，所述第二金属层209在所述衬底201上的投影与所述第七控制晶体管T21的有源图案T21A在所述衬底201上的投影不重叠，所述第七控制晶体管T21的有源图案T21A在所述衬底201上的投影与所述第七屏蔽图案B7在所述衬底201上的投影存在重叠，且在所述第七控制晶体管T21处于关态时，所述第七屏蔽图案B7上的电位小于所述第七控制晶体管T21的第二电极T21S的电位。
具体的，通过使第一开关晶体管由原有的双栅晶体管变为顶栅晶体管，且使第一开关晶体管的有源图案与第四屏蔽图案对应设置，第四屏蔽图案的电位小于第一开关晶体管的第二电极的电位，则可以通过第四屏蔽图案的电位和第一开关晶体管的第二电极的电位差为负压，使第一开关晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
具体的，通过使第三开关晶体管由原有的双栅晶体管变为顶栅晶体管，且使第三开关晶体管的有源图案与第五屏蔽图案对应设置，第五屏蔽图案的电位小于第三开关晶体管的第二电极的电位，则可以通过第五屏蔽图案的电位和第三开关晶体管的第二电极的电位差为负压，使第三开关晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
具体的，通过使第五控制晶体管由原有的双栅晶体管变为顶栅晶体管，且使第五控制晶体管的有源图案与第六屏蔽图案对应设置，第六屏蔽图案的电位小于第五控制晶体管的第二电极的电位，则可以通过第六屏蔽图案的电位和第五控制晶体管的第二电极的电位差为负压，使第五控制晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
具体的，通过使第七控制晶体管由原有的双栅晶体管变为顶栅晶体管，且使第七控制晶体管的有源图案与第七屏蔽图案对应设置，第七屏蔽图案的电位小于第七控制晶体管的第二电极的电位，则可以通过第七屏蔽图案的电位和第七控制晶体管的第二电极的电位差为负压，使第七控制晶体管的阈值电压相较于双栅晶体管的阈值电压更正，从而可以减小漏电流甚至消除漏电流，降低显示面板的功耗。
在一些实施例中，所述第一开关晶体管T4的有源图案T4A在所述衬底201上的投影位于所述第四屏蔽图案B4在所述衬底201上的投影内，且所述第一开关晶体管T4的有源图案T4A的边界与所述第四屏蔽图案B4的边界存在间距。通过使第一开关晶体管的有源图案在衬底上的投影位于第四屏蔽图案在衬底上的投影内，且第一开关晶体管的有源图案在边界与第四屏蔽图案的边界存在间距，使得第四屏蔽图案的各侧边均超出第一开关晶体管的有源图案的侧边，从而可以对第一开关晶体管的有源图案进行遮光，避免光线影响第一开关晶体管的性能。
具体的，可以使第四屏蔽图案的各侧边超出第一开关晶体管的对应侧边2.5微米以上。
在一些实施例中，所述第三开关晶体管T14的有源图案T14A在所述衬底201上的投影位于所述第五屏蔽图案B5在所述衬底201上的投影内，且所述第三开关晶体管T14的有源图案T14A的边界与所述第五屏蔽图案B5的边界存在间距。通过使第三开关晶体管的有源图案在衬底上的投影位于第五屏蔽图案在衬底上的投影内，且第三开关晶体管的有源图案在边界与第五屏蔽图案的边界存在间距，使得第五屏蔽图案的各侧边均超出第三开关晶体管的有源图案的侧边，从而可以对第三开关晶体管的有源图案进行遮光，避免光线影响第三开关晶体管的性能。
具体的，可以使第五屏蔽图案的各侧边超出第三开关晶体管的对应侧边2.5微米以上。
在一些实施例中，所述第五控制晶体管T17的有源图案T17A在所述衬底201上的投影位于所述第六屏蔽图案B6在所述衬底201上的投影内，且所述第五控制晶体管T17的有源图案T17A的边界与所述第六屏蔽图案B6的边界存在间距。通过使第五控制晶体管的有源图案在衬底上的投影位于第六屏蔽图案在衬底上的投影内，且第五控制晶体管的有源图案在边界与第六屏蔽图案的边界存在间距，使得第六屏蔽图案的各侧边均超出第五控制晶体管的有源图案的侧边，从而可以对第五控制晶体管的有源图案进行遮光，避免光线影响第五控制晶体管的性能。
具体的，可以使第六屏蔽图案的各侧边超出第五控制晶体管的对应侧边2.5微米以上。
具体的，在使各氧化物半导体晶体管采用顶栅设计，且对应屏蔽图案设置时，屏蔽图案上的电位可以比各氧化物半导体晶体管的第二电极的电位小3伏特，相较于双栅金属薄膜晶体管，这样可以使氧化物半导体晶体管的阈值电压正偏约0.4伏特，PBTS(PositiveBias Temperature Stress，正偏压-温度-压力曲线)改善0.4伏特。
具体的，可以使屏蔽图案的电位为-12伏特。
在一些实施例中，所述第七控制晶体管T21的有源图案T21A在所述衬底201上的投影位于所述第七屏蔽图案B7在所述衬底201上的投影内，且所述第七控制晶体管T21的有源图案T21A的边界与所述第七屏蔽图案B7的边界存在间距。通过使第七控制晶体管的有源图案在衬底上的投影位于第七屏蔽图案在衬底上的投影内，且第七控制晶体管的有源图案在边界与第七屏蔽图案的边界存在间距，使得第七屏蔽图案的各侧边均超出第七控制晶体管的有源图案的侧边，从而可以对第七控制晶体管的有源图案进行遮光，避免光线影响第七控制晶体管的性能。
具体的，可以使第七屏蔽图案的各侧边超出第七控制晶体管的对应侧边2.5微米以上。
如图25所示，可以看到屏蔽层202包括对应各个栅极驱动单元120的屏蔽图案，各屏蔽图案通过连接线连接。在一些实施例中，如图4至图26所示，所述显示部11包括像素驱动电路110，所述像素驱动电路110包括氧化物半导体晶体管(例如补偿晶体管T33为氧化物半导体晶体管)，其中，所述第一开关晶体管T4的沟道长度大于所述氧化物半导体晶体管的沟道长度；和/或，所述第三开关晶体管T14的沟道长度大于所述氧化物半导体晶体管的沟道长度；和/或，所述第五控制晶体管T17的沟道长度大于所述氧化物半导体晶体管的沟道长度；和/或，所述第七控制晶体管T21的沟道长度大于所述氧化物半导体晶体管的沟道长度。通过使第一开关晶体管、第三开关晶体管、第五控制晶体管和第七控制晶体管中的至少一个的沟道长度大于氧化物半导体晶体管的沟道长度，可以使第一开关晶体管、第三开关晶体管、第五控制晶体管和第七控制晶体管中的至少一个的阈值电压偏正，从而可以减小第一开关晶体管、第三开关晶体管、第五控制晶体管和第七控制晶体管中的至少一个的栅极和第二电极的电位差与其阈值电压的差值，从而可以避免第一开关晶体管、第三开关晶体管、第五控制晶体管和第七控制晶体管中的至少一个漏流，降低显示面板的功耗。
具体的，如图4至图26所示，所述显示部11包括像素驱动电路110，所述像素驱动电路110包括补偿晶体管T33，所述补偿晶体管T33为氧化物半导体晶体管；
其中，所述第一开关晶体管T4的沟道长度大于所述补偿晶体管T33的沟道长度；和/或，所述第三开关晶体管T14的沟道长度大于所述补偿晶体管T33的沟道长度；和/或，所述第五控制晶体管T17的沟道长度大于所述补偿晶体管T33的沟道长度；和/或，所述第七控制晶体管T21的沟道长度大于所述补偿晶体管T33的沟道长度。
具体的，通过使第一开关晶体管的沟道长度大于补偿晶体管的沟道长度，使得第一开关晶体管的阈值电压偏正，从而可以减小第一开关晶体管的栅极和第二电极的电位差与第一开关晶体管的阈值电压的差值，从而可以避免第一开关晶体管漏流，降低显示面板的功耗。
具体的，通过使第三开关晶体管的沟道长度大于补偿晶体管的沟道长度，使得第三开关晶体管的阈值电压偏正，从而可以减小第三开关晶体管的栅极和第二电极的电位差与第三开关晶体管的阈值电压的差值，从而可以避免第三开关晶体管漏流，降低显示面板的功耗。
具体的，通过使第五控制晶体管的沟道长度大于补偿晶体管的沟道长度，使得第五控制晶体管的阈值电压偏正，从而可以减小第五控制晶体管的栅极和第二电极的电位差与第五控制晶体管的阈值电压的差值，从而可以避免第五控制晶体管漏流，降低显示面板的功耗。
具体的，通过使第七控制晶体管的沟道长度大于补偿晶体管的沟道长度，使得第七控制晶体管的阈值电压偏正，从而可以减小第七控制晶体管的栅极和第二电极的电位差与第七控制晶体管的阈值电压的差值，从而可以避免第七控制晶体管漏流，降低显示面板的功耗。
在一些实施例中，如图8至图26所示，所述显示面板1包括：
衬底201；
第一有源层205，设置于所述衬底201的一侧，所述第一有源层205包括第二输出晶体管T9的有源图案T9A；
第一金属层207，设置于所述第一有源层205远离所述衬底201的一侧；
第二金属层209，设置于所述第一金属层207远离所述第一有源层205的一侧；
第二有源层211，设置于所述第二金属层209远离所述第一金属层207的一侧，所述第二有源层211包括第一输出晶体管T10的有源图案T10A；
第三金属层213，设置于所述第二有源层211远离所述第二金属层209的一侧；
第一源漏极层215，设置于所述第三金属层213远离所述第二有源层211的一侧，所述第一源漏极层215包括第一输出晶体管T10的第一电极T10D和第二输出晶体管T9的第一电极T9D；
其中，所述第二输出晶体管T9的有源图案T9A包括多个第一凸起311和位于多个第一凸起311之间的第一凹槽312，所述第一输出晶体管T10的有源图案T10A包括多个第二凸起313和位于多个第二凸起313之间的第二凹槽314，所述第一凸起311与所述第二凹槽314对应设置，所述第二凸起313与所述第一凹槽312对应设置，所述第一输出晶体管T10的第一电极T10D与所述第二凸起313连接，所述第二输出晶体管T9的第一电极T9D与所述第一凸起311连接。通过使第一输出晶体管的有源图案上设有第二凸起和第二凹槽，第二输出晶体管的有源图案上设有第一凸起和第一凹槽，且使得第一凸起与第二凹槽对应设置，第二凸起与第一凹槽对应设置，则在形成第一过孔和第二过孔时，可以使第一过孔和第二过孔交替设置，在第一源漏极层形成的金属穿过第一过孔和第二过孔分别连接至第一输出晶体管的有源图案和第二输出晶体管的有源图案时，可以减小占用的纵向空间，减小显示面板的边框。
具体的，第一输出晶体管的有源图案的形状包括梳子状，第二输出晶体管的有源图案的形状包括梳子状。
具体的，如图3所示，显示面板1还包括端子部13。
具体的，如图4所示，第一反相器单元10还包括第九控制晶体管T2，第九控制晶体管T2的栅极T2G与第二时钟信号线XCK连接，第九控制晶体管T2的第一电极T2D连接于第一节点K，第九控制晶体管T2的第二电极T2S连接于第二节点O。
具体的，第九控制晶体管为硅半导体晶体管，第九控制晶体管为P型晶体管。
具体的，如图4所示，栅极驱动单元120还包括第二输出单元40，第二输出单元包括第三输出晶体管T6、第四输出晶体管T7和第一电容C1，第三输出晶体管T6的栅极T6G连接于第三节点Q，第三输出晶体管T6的第一电极T6D与第四输出晶体管T7的第一电极T7D连接，且第三输出晶体管T6的第一电极T6D与第二信号输出端Pout(n)连接，第三输出晶体管T6的第二电极T6S与第一时钟信号线CK连接，第四输出晶体管T7的栅极T7G连接于本级内部节点P(n)，第四输出晶体管T7的第二电极T7S连接第二高电位信号线PVGH，第一电容C1的第一极板C1a连接第三输出晶体管T6的栅极，第一电容C1的第二极板C1b连接第二信号输出端Pout(n)。
具体的，第三输出晶体管T6和第四输出晶体管T7为硅半导体晶体管，第三输出晶体管T6和第四输出晶体管T7为P型晶体管。
具体的，如图4所示，栅极驱动单元120还包括分频模块50，分频模块50包括第一分频模块501和第二分频模块502，第一分频模块501包括第一分频晶体管T16、第二分频晶体管T11和第二电容C2，第一分频晶体管T16的栅极T16G连接本级内部节点P(n)，第一分频晶体管T16的第一电极T16D、第二电容C2的第一极板C2a和第二分频晶体管T11的栅极T11G连接，第一分频晶体管T16的第二电极T16S与第一分频信号线NLF连接，第二分频晶体管T11的第一电极T11D与第二电容C2的第二极板C2b连接于第四节点W，第二分频晶体管T11的第二电极T11S连接于第一节点K；第二分频模块502包括第三分频晶体管T20、第四分频晶体管T19和第三电容C3，第三分频晶体管T20的栅极T20G连接本级内部节点P(n)，第三分频晶体管T20的第一电极T20D、第三电容C3的第一极板C3a和第四分频晶体管T19的栅极T19G连接，第三分频晶体管T20的第二电极T20S连接第二分频信号线PLF，第四分频晶体管T19的第一电极T19D与第三电容C3的第二极板C3b连接于第五节点M，第四分频晶体管T19的第二电极T19S连接于第一节点K。
具体的，第一分频晶体管T16和第二分频晶体管T11为硅半导体晶体管，第一分频晶体管T16和第二分频晶体管T11为P型晶体管。
具体的，第三分频晶体管T20和第四分频晶体管T19为硅半导体晶体管，第三分频晶体管T20和第四分频晶体管T19为P型晶体管。
具体的，如图4所示，栅极驱动单元120还包括重置模块70，重置模块70包括重置晶体管T15，重置晶体管T15的栅极T15G连接控制信号线Control，重置晶体管T15的第一电极T15D连接第一节点K，重置晶体管T15的第二电极T15S连接高电位信号线PVGH。
具体的，重置晶体管T15为硅半导体晶体管，重置晶体管T15为P型晶体管。
具体的，如图4所示，栅极驱动单元120还包括开关模块90，开关模块90包括第四开关晶体管T8，第四开关晶体管T8的栅极T8G连接开关信号线SC，开关信号线SC连接上两级内部节点P(n-2)，第四开关晶体管T8的第一电极T8D连接于第三节点Q，第四开关晶体管T8的第二电极T8S连接于第五节点M。
具体的，第四开关晶体管T8为硅半导体晶体管，第四开关晶体管T8为P型晶体管。
具体的，在本申请实施例中的氧化物半导体晶体管为双栅结构时，其电路结构可以参见图4，其膜层结构可以参见图24所示，其叠层结构可以参见图9至图15；在本申请实施例中的氧化物半导体晶体管为顶栅结构时，其电路结构可以参见图26，其膜层结构可以参见图8所示，其叠层结构可以参见图16至图23。
具体的，本申请实施例中的各实施例均包括屏蔽层，但本申请实施例不限于此，对于无需屏蔽层调整氧化物半导体晶体管的电性时，部分实施例中可以不设置屏蔽层，例如第一控制晶体管T13为双栅结构时，可以不设置屏蔽层。
具体的，在通过调整氧化物半导体晶体管的沟道长度或者通过屏蔽图案调整氧化物半导体晶体管的阈值电压时，如图7所示，还可以使第一控制晶体管T13的第二电极T13S连接PVGL，相应的，初始信号线STV连接第三信号输出端Nout(n-1)，第三信号输出端Nout(n-1)为上一级栅极驱动单元的第一信号输出端。
具体的，氧化物半导体晶体管可以为金属氧化物晶体管，硅半导体晶体管可以为低温多晶硅晶体管。
具体的，如图8所示，显示面板1包括驱动电路层22和发光层23。
具体的，如图8所示，驱动电路层22包括屏蔽层202、阻隔层203、缓冲层204、第一有源层205、第一栅极绝缘层206、第一金属层207、第二栅极绝缘层208、第二金属层209、第三栅极绝缘层210、第二有源层211、第四栅极绝缘层212、第三金属层213、第一层间绝缘层214、第一源漏极层215、第一平坦化层216、第二源漏极层217和第二平坦化层218，屏蔽层202设置于衬底201一侧，阻隔层203设置于屏蔽层202远离衬底201的一侧，缓冲层204设置于阻隔层203远离屏蔽层202的一侧，第一栅极绝缘层206设置于第一有源层205和第一金属层207之间，第二栅极绝缘层208设置于第一金属层207和第二金属层209之间，第三栅极绝缘层210设置于第二金属层209和第二有源层211之间，第四栅极绝缘层212设置于第二有源层211和第三金属层213之间，第一层间绝缘层214设置于第三金属层213和第一源漏极层215之间，第一平坦化层216设置于第一源漏极层215和第二源漏极层217之间，第二平坦化层218设置于第二源漏极层217和像素电极层219之间。
具体的，如图8所示，发光层23包括像素电极层219、像素定义层220、发光材料层和公共电极层。
在一些实施例中，上述实施例中的晶体管的第一电极为源极、第二电极为漏极；或者上述实施例中的晶体管的第一电极为漏极、第二电极为源极。
在一些实施例中，第一有源层的材料包括低温多晶硅，第二有源层的材料包括金属氧化物，具体可以为氧化铟镓锌。
在一些实施例中，如图10中的(a)所示，第一有源层205包括第九控制晶体管T2的有源图案T2A、第四控制晶体管T3的有源图案T3A、第二开关晶体管T5的有源图案T5A、第三输出晶体管T6的有源图案T6A、第四输出晶体管T7的有源图案T7A、第四开关晶体管T8的有源图案T8A、第二输出晶体管T9的有源图案T9A、第二分频晶体管T11的有源图案T11A、第二控制晶体管T12的有源图案T12A、重置晶体管T15的有源图案T15A、第一分频晶体管T16的有源图案T16A、第六控制晶体管T18的有源图案T18A、第四分频晶体管T19的有源图案T19A、第三分频晶体管T20的有源图案T20A和第八控制晶体管T22的有源图案T22A。
在一些实施例中，如图10中的(b)所示，第一金属层207包括第九控制晶体管T2的栅极T2G、第四控制晶体管T3的栅极T3G、第二开关晶体管T5的栅极T5G、第三输出晶体管T6的栅极T6G、第四输出晶体管T7的栅极T7G、第四开关晶体管T8的栅极T8G、第二输出晶体管T9的栅极T9G、第二分频晶体管T11的栅极T11G、第二控制晶体管T12的栅极T12G、重置晶体管T15的栅极T15G、第一分频晶体管T16的栅极T16G、第六控制晶体管T18的栅极T18G、第四分频晶体管T19的栅极T19G、第三分频晶体管T20的栅极T20G、第八控制晶体管T22的栅极T22G、第一电容C1的第一极板C1a、第二电容C2的第一极板C2a、第三电容C3的第一极板C3a和第二信号输出端Pout(n)。
在一些实施例中，如图11中的(a)所示，第二金属层209包括第三控制晶体管T1的第一栅极T1Ga、第一开关晶体管T4的第一栅极T4Ga、第一输出晶体管T10的第一栅极T10Ga、第一控制晶体管T13的第一栅极T13Ga、第三开关晶体管T14的第一栅极T4Ga、第五控制晶体管T17的第一栅极T17Ga、第七控制晶体管T21的第一栅极T21Ga、第一电容C1的第二极板C1b、第二电容C2的第二极板C2b和第三电容C3的第二极板C3b。
在一些实施例中，如图11中的(b)所示，第二有源层211包括第三控制晶体管T1的有源图案T1A、第一开关晶体管T4的有源图案T4A、第一输出晶体管T10的有源图案T10A、第一控制晶体管T13的有源图案T13A、第三开关晶体管T14的有源图案T14A、第五控制晶体管T17的有源图案T17A和第七控制晶体管T21的有源图案T21A。
在一些实施例中，如图12中的(a)所示，第三金属层213包括第三控制晶体管T1的第二栅极T1Gb、第一开关晶体管T4的第二栅极T4Gb、第一输出晶体管T10的第二栅极T10Gb、第一控制晶体管T13的第二栅极T13Gb、第三开关晶体管T14的第二栅极T14Gb、第五控制晶体管T17的第二栅极T17Gb、第七控制晶体管T21的第二栅极T21Gb、上两级内部节点P(n-2)和第一连接线L1，第一连接线L1与第一信号输出端连接。
在一些实施例中，如图12中的(b)所示，第一源漏极层215包括第九控制晶体管T2的第一电极T2D和第二电极T2S、第四控制晶体管T3的第一电极T3D和第二电极T3S、第二开关晶体管T5的第一电极T5D和第二电极T5S、第三输出晶体管T6的第一电极T6D和第二电极T5S、第四输出晶体管T7的第一电极T7D和第二电极T7S、第四开关晶体管T8的第一电极T8D和第二电极T8S、第二输出晶体管T9的第一电极T9D和第二电极T9S、第二分频晶体管T11的第一电极T11D和第二电极T11S、第二控制晶体管T12的第一电极T12D和第二电极T12S、重置晶体管T15的第一电极T15D和第二电极T15S、第一分频晶体管T16的第一电极T16D和第二电极T16S、第六控制晶体管T18的第一电极T18D和第二电极T18S、第四分频晶体管T19的第一电极T19D和第二电极T19S、第三分频晶体管T20的第一电极T20D和第二电极T20S、第八控制晶体管T22的第一电极T22D和第二电极T22S、第三控制晶体管T1的第一电极T1D和第二电极T1S、第一开关晶体管T4的第一电极T4D和第二电极T4S、第一输出晶体管T10的第一电极T10D和第二电极T10S、第一控制晶体管T13的第一电极T13D和第二电极T13S、第三开关晶体管T14的第一电极T14D和第二电极T14S、第五控制晶体管T17的第一电极T17D和第二电极T17S、第七控制晶体管T21的第一电极T21D和第二电极T21S、第二连接线L2、第三连接线L3和第一输出信号线Nout(n)。
在一些实施例中，如图13所示，第二源漏极层217包括第一低电位信号线NVGL、第一高电位信号线NVGH、第二低电位信号线PVGL、第二高电位信号线PVGH、第一分频信号线NLF、初始信号线STV、控制信号线Control、第二分频信号线PLF、第一条时钟信号线PCK1、第二条时钟信号线PCK2、第三条时钟信号线PCK3和第四条时钟信号线PCK4。
在一些实施例中，如图14中的(a)所示，图14中的(a)示出了第一过孔321的设置位置，第一过孔321是指从第一源漏极层刻蚀至第一有源层、第一金属层和第二金属层的过孔。
在一些实施例中，如图14中的(b)所示，图14中的(b)示出了第二过孔322的设置位置，第二过孔322是指从第一源漏极层刻蚀至第二有源层和第三金属层的过孔。
在一些实施例中，如图15所示，图15示出了第三过孔323的设置位置，第三过孔323是指从第二源漏极层刻蚀至第一源漏极层的过孔。
在一些实施例中，如图17中的(a)所示，屏蔽层202包括第一屏蔽图案B1、第二屏蔽图案B2、第三屏蔽图案B3、第四屏蔽图案B4、第五屏蔽图案B5、第六屏蔽图案B6和第七屏蔽图案B7。
在一些实施例中，如图17中的(b)所示，第一有源层205包括第九控制晶体管T2的有源图案T2A、第四控制晶体管T3的有源图案T3A、第二开关晶体管T5的有源图案T5A、第三输出晶体管T6的有源图案T6A、第四输出晶体管T7的有源图案T7A、第四开关晶体管T8的有源图案T8A、第二输出晶体管T9的有源图案T9A、第二分频晶体管T11的有源图案T11A、第二控制晶体管T12的有源图案T12A、重置晶体管T15的有源图案T15A、第一分频晶体管T16的有源图案T16A、第六控制晶体管T18的有源图案T18A、第四分频晶体管T19的有源图案T19A、第三分频晶体管T20的有源图案T20A和第八控制晶体管T22的有源图案T22A。
在一些实施例中，如图18中的(a)所示，第一金属层207包括第九控制晶体管T2的栅极T2G、第四控制晶体管T3的栅极T3G、第二开关晶体管T5的栅极T5G、第三输出晶体管T6的栅极T6G、第四输出晶体管T7的栅极T7G、第四开关晶体管T8的栅极T8G、第二输出晶体管T9的栅极T9G、第二分频晶体管T11的栅极T11G、第二控制晶体管T12的栅极T12G、重置晶体管T15的栅极T15G、第一分频晶体管T16的栅极T16G、第六控制晶体管T18的栅极T18G、第四分频晶体管T19的栅极T19G、第三分频晶体管T20的栅极T20G、第八控制晶体管T22的栅极T22G、第一电容C1的第一极板C1a、第二电容C2的第一极板C2a、第三电容C3的第一极板C3a和第二信号输出端Pout(n)。
在一些实施例中，如图18中的(b)所示，第二金属层209包括第一电容C1的第二极板C1b、第二电容C2的第二极板C2b和第三电容C3的第二极板C3b。
在一些实施例中，如图19中的(a)所示，第二有源层211包括第三控制晶体管T1的有源图案T1A、第一开关晶体管T4的有源图案T4A、第一输出晶体管T10的有源图案T10A、第一控制晶体管T13的有源图案T13A、第三开关晶体管T14的有源图案T14A、第五控制晶体管T17的有源图案T17A和第七控制晶体管T21的有源图案T21A。
在一些实施例中，如图19中的(b)所示，第三金属层213包括第三控制晶体管T1的栅极T1G、第一开关晶体管T4的栅极T4G、第一输出晶体管T10的栅极T10G、第一控制晶体管T13的栅极T13G、第三开关晶体管T14的栅极T14G、第五控制晶体管T17的栅极T17G、第七控制晶体管T21的栅极T21G、上两级内部节点P(n-2)和第一连接线L1，第一连接线L1与第一信号输出端连接。
在一些实施例中，如图20所示，第一源漏极层215包括第九控制晶体管T2的第一电极T2D和第二电极T2S、第四控制晶体管T3的第一电极T3D和第二电极T3S、第二开关晶体管T5的第一电极T5D和第二电极T5S、第三输出晶体管T6的第一电极T6D和第二电极T5S、第四输出晶体管T7的第一电极T7D和第二电极T7S、第四开关晶体管T8的第一电极T8D和第二电极T8S、第二输出晶体管T9的第一电极T9D和第二电极T9S、第二分频晶体管T11的第一电极T11D和第二电极T11S、第二控制晶体管T12的第一电极T12D和第二电极T12S、重置晶体管T15的第一电极T15D和第二电极T15S、第一分频晶体管T16的第一电极T16D和第二电极T16S、第六控制晶体管T18的第一电极T18D和第二电极T18S、第四分频晶体管T19的第一电极T19D和第二电极T19S、第三分频晶体管T20的第一电极T20D和第二电极T20S、第八控制晶体管T22的第一电极T22D和第二电极T22S、第三控制晶体管T1的第一电极T1D和第二电极T1S、第一开关晶体管T4的第一电极T4D和第二电极T4S、第一输出晶体管T10的第一电极T10D和第二电极T10S、第一控制晶体管T13的第一电极T13D和第二电极T13S、第三开关晶体管T14的第一电极T14D和第二电极T14S、第五控制晶体管T17的第一电极T17D和第二电极T17S、第七控制晶体管T21的第一电极T21D和第二电极T21S、第二连接线L2、第三连接线L3和第一输出信号线Nout(n)。
在一些实施例中，如图21所示，第二源漏极层217包括第一低电位信号线NVGL、第一高电位信号线NVGH、第二低电位信号线PVGL、第二高电位信号线PVGH、第一分频信号线NLF、初始信号线STV、控制信号线Control、第二分频信号线PLF、第一条时钟信号线PCK1、第二条时钟信号线PCK2、第三条时钟信号线PCK3和第四条时钟信号线PCK4。
在一些实施例中，如图2中的(a)所示，图22中的(a)示出了第一过孔321的设置位置，第一过孔321是指从第一源漏极层刻蚀至第一有源层、第一金属层和第二金属层的过孔。
在一些实施例中，如图22中的(b)所示，图22中的(b)示出了第二过孔322的设置位置，第二过孔322是指从第一源漏极层刻蚀至第二有源层和第三金属层的过孔。
在一些实施例中，如图23所示，图23示出了第三过孔323的设置位置，第三过孔323是指从第二源漏极层刻蚀至第一源漏极层的过孔。
具体的，上述实施例分别从各个电路、各个膜层、各个结构以及其结合对显示面板进行了具体说明，可以理解的是，在各实施例不存在冲突时，可以使各实施例结合，例如，所述第一控制晶体管的第二电极与所述第一低电位信号线连接，所述初始信号线连接上一级内部节点，所述第一低电位信号线上的电位大于所述第二低电位信号线上的电位，且所述显示部包括像素驱动电路，所述像素驱动电路包括补偿晶体管，所述补偿晶体管为氧化物半导体晶体管，所述第一控制晶体管的沟道长度大于所述补偿晶体管的沟道长度。
同时，本申请实施例提供一种显示装置，该显示装置包括如上述实施例任一所述的显示面板。
具体的，如图27所示，显示装置包括显示面板1、柔性电路板41和驱动芯片42，屏蔽层202的信号可以通过连接端子43与柔性电路板连接41，通过柔性电路板输入信号。
根据上述实施例可知：
本申请实施例提供一种显示面板，该显示面板包括显示部和位于显示部的至少一侧的栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元包括至少三个反相器单元，每一反相器单元包括一高电位线、一低电位线以及串联在高电位线和低电位线之间的第一晶体管和第二晶体管，第一晶体管为氧化物半导体晶体管，第二晶体管为硅半导体晶体管，第一晶体管和第二晶体管的栅极电连接于同一节点，其中，显示面板还包括屏蔽层，在至少一个反相器单元中，第一晶体管的有源图案与屏蔽层对应设置，且屏蔽层的电位小于低电位线的电位。本申请通过使至少一个反相器单元中，第一晶体管的有源图案与屏蔽层对应设置，且屏蔽层的电位小于低电位线的电位，从而可以使第一晶体管的阈值电压正偏，避免氧化物半导体晶体管在关闭时出现漏电流，从而可以减小栅极驱动单元的功耗，且不会影响栅极驱动单元的输出信号，降低显示面板的功耗，使显示面板正常工作。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (17)

1.一种显示面板，其特征在于，包括显示部和位于所述显示部的至少一侧的栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，所述栅极驱动单元包括至少三个反相器单元，每一所述反相器单元包括一高电位线、一低电位线以及串联在所述高电位线和所述低电位线之间的第一晶体管和第二晶体管，所述第一晶体管为氧化物半导体晶体管，所述第二晶体管为硅半导体晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极电连接于同一节点；
其中，所述显示面板还包括屏蔽层，在至少一个所述反相器单元中，所述第一晶体管的有源图案与所述屏蔽层对应设置，且所述屏蔽层的电位小于所述低电位线的电位。
2.如权利要求1所述的显示面板，其特征在于，至少三个所述反相器单元包括：
第一反相器单元，包括第一控制晶体管和第二控制晶体管，所述第一控制晶体管为氧化物半导体晶体管、所述第二控制晶体管为硅半导体晶体管，所述第一控制晶体管的栅极和所述第二控制晶体管的栅极与初始信号线连接，所述第一控制晶体管的第一电极和所述第二控制晶体管的第一电极电连接于第一节点；
第二反相器单元，包括第一输出晶体管、第二输出晶体管、第一低电位信号线和第一高电位信号线，所述第一输出晶体管为氧化物半导体晶体管、所述第二输出晶体管为硅半导体晶体管，所述第一输出晶体管的栅极与所述第二输出晶体管的栅极电连接于所述第一节点，所述第一输出晶体管的第一电极与所述第二输出晶体管的第一电极连接，所述第一输出晶体管的第二电极连接第一低电位信号线，所述第二输出晶体管的第二电极连接第一高电位信号线；
第三反相器单元，包括第三控制晶体管、第四控制晶体管、第二低电位信号线和第二高电位信号线，所述第三控制晶体管为氧化物半导体晶体管、所述第四控制晶体管为硅半导体晶体管，所述第三控制晶体管的栅极和所述第四控制晶体管的栅极连接于所述第一节点，所述第三控制晶体管的第一电极与所述第四控制晶体管的第一电极连接于本级内部节点，所述第三控制晶体管的第二电极连接第二低电位信号线，所述第四控制晶体管的第二电极连接第二高电位信号线；
其中，所述第一控制晶体管、所述第一输出晶体管和所述第三控制晶体管中的至少一个的有源图案与所述屏蔽层对应设置。
3.如权利要求2所述的显示面板，其特征在于，所述显示面板还包括：
衬底；
第一有源层，设置于所述衬底的一侧；
第一金属层，设置于所述第一有源层远离所述衬底的一侧；
第二金属层，设置于所述第一金属层远离所述第一有源层的一侧；
第二有源层，设置于所述第二金属层远离所述第一金属层的一侧，所述第二有源层包括所述第一控制晶体管的有源图案、所述第一输出晶体管的有源图案和所述第三控制晶体管的有源图案；
第三金属层，设置于所述第二有源层远离所述第二金属层的一侧，包括第一控制晶体管的栅极、第一输出晶体管的栅极和第三控制晶体管的栅极；
其中，所述屏蔽层设置于所述衬底与所述第一有源层之间，所述第一控制晶体管的有源图案、所述第一输出晶体管的有源图案和所述第三控制晶体管的有源图案中，与所述屏蔽层对应设置的有源图案在衬底上的投影与第二金属层在衬底上的投影不重叠。
4.如权利要求3所述的显示面板，其特征在于，所述第二金属层在所述衬底上的投影与所述第一控制晶体管的有源图案在所述衬底上的投影不重叠，所述屏蔽层包括第一屏蔽图案，所述第一屏蔽图案在所述衬底上的投影与所述第一控制晶体管的有源图案在所述衬底上的投影存在重叠，且所述第一屏蔽图案上的电位小于所述第一控制晶体管的第二电极的电位。
5.如权利要求4所述的显示面板，其特征在于，所述第一控制晶体管的有源图案在所述衬底上的投影位于所述第一屏蔽图案在所述衬底上的投影内，且所述第一控制晶体管的有源图案的边界与所述第一屏蔽图案的边界存在间距。
6.如权利要求3所述的显示面板，其特征在于，所述屏蔽层还包括第二屏蔽图案，所述第二金属层在所述衬底上的投影与所述第三控制晶体管的有源图案在所述衬底上的投影不重叠，所述第三控制晶体管在所述衬底上的投影与所述第二屏蔽图案在所述衬底上的投影存在重叠，且所述第二屏蔽图案上的电位小于所述第三控制晶体管的第二电极的电位。
7.如权利要求6所述的显示面板，其特征在于，所述第三控制晶体管的有源图案在所述衬底上的投影位于所述第二屏蔽图案在所述衬底上的投影内，且所述第三控制晶体管的有源图案的边界与所述第二屏蔽图案的边界存在间距。
8.如权利要求3所述的显示面板，其特征在于，所述屏蔽层还包括第三屏蔽图案，所述第二金属层在所述衬底上的投影与所述第一输出晶体管的有源图案在所述衬底上的投影不重叠，所述第一输出晶体管在所述衬底上的投影与所述第三屏蔽图案在所述衬底上的投影存在重叠，且所述第三屏蔽图案上的电位小于所述第一输出晶体管的第二电极的电位。
9.如权利要求8所述的显示面板，其特征在于，所述第一输出晶体管的有源图案在所述衬底上的投影位于所述第三屏蔽图案在所述衬底上的投影内，且所述第一输出晶体管的有源图案的边界与所述第三屏蔽图案的边界存在间距。
10.如权利要求3所述的显示面板，其特征在于，所述屏蔽层在所述衬底上的投影与所述第一有源层在所述衬底上的投影不重叠。
11.如权利要求2所述的显示面板，其特征在于，所述第一反相器单元包括所述第一低电位信号线和所述第二高电位信号线，所述第一控制晶体管的第二电极与所述第一低电位信号线连接，所述第二控制晶体管的第二电极与所述第二高电位信号线连接，所述初始信号线连接上一级内部节点，所述第一低电位信号线上的电位大于所述第二低电位信号线上的电位。
12.如权利要求2所述的显示面板，其特征在于，所述第一反相器单元包括所述第二低电位信号线和所述第二高电位信号线，所述第一控制晶体管的第二电极与所述第二低电位信号线连接，所述第二控制晶体管的第二电极与所述第二高电位信号线连接，所述初始信号线连接上一级栅极驱动单元的第一输出信号端。
13.如权利要求2所述的显示面板，其特征在于，所述显示部包括像素驱动电路，所述像素驱动电路包括氧化物半导体晶体管，所述第一控制晶体管、所述第一输出晶体管和所述第三控制晶体管中的至少一个的沟道长度大于所述氧化物半导体晶体管的沟道长度。
14.如权利要求2所述的显示面板，其特征在于，所述栅极驱动单元还包括输出控制单元、第一控制单元和第二控制单元，所述输出控制单元包括第一开关晶体管、第二开关晶体管和第三开关晶体管，所述第一开关晶体管和所述第三开关晶体管为氧化物半导体晶体管，所述第二开关晶体管为硅半导体晶体管，所述第一开关晶体管的第一电极与所述第二开关晶体管的第一电极连接，所述第一开关晶体管的第二电极连接于所述第一节点，所述第二开关晶体管的栅极与所述第三开关晶体管的栅极连接所述第三控制晶体管的第一电极，所述第三开关晶体管的第一电极连接于所述第一节点；
所述第一控制单元包括第五控制晶体管和第六控制晶体管，所述第五控制晶体管为氧化物半导体晶体管，所述第六控制晶体管为硅半导体晶体管，所述第五控制晶体管的第一电极和所述第六控制晶体管的第一电极连接，所述第五控制晶体管的第二电极电连接于所述第一节点，所述六控制晶体管的栅极与所述第三开关晶体管的栅极连接；
所述第二控制单元包括第七控制晶体管和第八控制晶体管，所述第七控制晶体管为氧化物半导体晶体管，所述第八控制晶体管为硅半导体晶体管，所述第七控制晶体管的和所述第八控制晶体管的第一电极连接，所述第七控制晶体管的第二电极电连接于所述第一节点，所述第八控制晶体管的栅极与所述第三开关晶体管的栅极连接。
15.如权利要求14所述的显示面板，其特征在于，所述显示面板包括：
衬底；
第一有源层，设置于所述衬底的一侧；
第一金属层，设置于所述第一有源层远离所述衬底的一侧；
第二金属层，设置于所述第一金属层远离所述第一有源层的一侧；
第二有源层，设置于所述第二金属层远离所述第一金属层的一侧，所述第二有源层包括所述第一开关晶体管的有源图案、所述第三开关晶体管的有源图案、所述第五控制晶体管的有源图案和所述第七控制晶体管的有源图案；
第三金属层，设置于所述第二有源层远离所述第二金属层的一侧，所述第三金属层包括所述第一开关晶体管的栅极、所述第三开关晶体管的栅极、所述第五控制晶体管的栅极和所述第七控制晶体管的栅极；
其中，所述屏蔽层设置于所述衬底与所述第一有源层之间，所述屏蔽层包括第四屏蔽图案，所述第二金属层在所述衬底上的投影与所述第一开关晶体管的有源图案在所述衬底上的投影不重叠，所述第一开关晶体管的有源图案在所述衬底上的投影与所述第四屏蔽图案在所述衬底上的投影存在重叠，且在所述第一开关晶体管处于关态时，所述第四屏蔽图案上的电位小于所述第一开关晶体管的第二电极的电位；
和/或，所述屏蔽层包括第五屏蔽图案，所述第二金属层在所述衬底上的投影与所述第三开关晶体管的有源图案在所述衬底上的投影不重叠，所述第三开关晶体管的有源图案在所述衬底上的投影与所述第五屏蔽图案在所述衬底上的投影存在重叠，且在所述第三开关晶体管处于关态时，所述第五屏蔽图案上的电位小于所述第三开关晶体管的第二电极的电位；
和/或，所述屏蔽层包括第六屏蔽图案，所述第二金属层在所述衬底上的投影与所述第五控制晶体管的有源图案在所述衬底上的投影不重叠，所述第五控制晶体管的有源图案在所述衬底上的投影与所述第六屏蔽图案在所述衬底上的投影存在重叠，且在所述第五控制晶体管处于关态时，所述第六屏蔽图案上的电位小于所述第五控制晶体管的第二电极的电位；
和/或，所述屏蔽层包括第七屏蔽图案，所述第二金属层在所述衬底上的投影与所述第七控制晶体管的有源图案在所述衬底上的投影不重叠，所述第七控制晶体管的有源图案在所述衬底上的投影与所述第七屏蔽图案在所述衬底上的投影存在重叠，且在所述第七控制晶体管处于关态时，所述第七屏蔽图案上的电位小于所述第七控制晶体管的第二电极的电位。
16.如权利要求15所述的显示面板，其特征在于，所述显示部包括像素驱动电路，所述像素驱动电路包括氧化物半导体晶体管；
其中，所述第一开关晶体管的沟道长度大于所述氧化物半导体晶体管的沟道长度；和/或，所述第三开关晶体管的沟道长度大于所述氧化物半导体晶体管的沟道长度；和/或，所述第五控制晶体管的沟道长度大于所述氧化物半导体晶体管的沟道长度；和/或，所述第七控制晶体管的沟道长度大于所述氧化物半导体晶体管的沟道长度。
17.如权利要求2所述的显示面板，其特征在于，所述显示面板包括：
衬底；
第一有源层，设置于所述衬底的一侧，所述第一有源层包括第二输出晶体管的有源图案；
第一金属层，设置于所述第一有源层远离所述衬底的一侧；
第二金属层，设置于所述第一金属层远离所述第一有源层的一侧；
第二有源层，设置于所述第二金属层远离所述第一金属层的一侧，所述第二有源层包括第一输出晶体管的有源图案；
第三金属层，设置于所述第二有源层远离所述第二金属层的一侧；
第一源漏极层，设置于所述第三金属层远离所述第二有源层的一侧，所述第一源漏极层包括第一输出晶体管的第一电极和第二输出晶体管的第一电极；
其中，所述第二输出晶体管的有源图案包括多个第一凸起和位于多个第一凸起之间的第一凹槽，所述第一输出晶体管的有源图案包括多个第二凸起和位于多个第二凸起之间的第二凹槽，所述第一凸起与所述第二凹槽对应设置，所述第二凸起与所述第一凹槽对应设置，所述第一输出晶体管的第一电极与所述第二凸起连接，所述第二输出晶体管的第一电极与所述第一凸起连接。
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