CN118057922A - 存储单元、存储块以及存储器 - Google Patents

Abstract

本申请公开了一种存储单元、存储块以及存储器。存储单元包括半导体组件、控制栅以及至少一个基底电极。其中，半导体组件包括源区半导体、漏区半导体以及沟道半导体，沟道半导体设置在源区半导体和漏区半导体之间，并与源区半导体和漏区半导体并排设置。控制栅对应于沟道半导体设置于半导体组件的一侧。至少一个基底电极对应于源区半导体和漏区半导体中的至少一个且电连接对应的源区半导体和/或漏区半导体的另一侧，用于被施加基底电压。本申请所提供的技术方案有利于提高存储块的存储密度。

Description

存储单元、存储块以及存储器

技术领域

本申请涉及半导体器件的技术领域，尤其涉及一种存储单元、存储块以及存储器。

背景技术

二维(twodimensional，2D)存储块在电子装置中普遍存在，并且可包括例如或非(NOR)闪速存储阵列、与非(NAND)闪速存储阵列、动态随机存取存储器(dynamic random-access memory，DRAM)阵列等。然而，2D存储阵列已经接近缩放极限，存储密度无法进一步提高。

发明内容

本申请提供的一种存储单元及存储块，旨在解决现有2D存储阵列已经接近缩放极限，存储密度无法进一步提高的问题。

本申请一方面提供一种存储块。该存储块包括存储阵列，存储阵列包括多个堆叠条状结构和多个半导体结构对，多个堆叠条状结构沿列方向间隔分布，每个堆叠条状结构沿行方向延伸，且包括沿高度方向交替层叠的绝缘条和导电条；其中，每两个相邻的堆叠条状结构之间设置若干半导体结构对，两个相邻的堆叠条状结构及设置于其之间的若干半导体结构对参与形成一行存储子阵列，两个相邻的堆叠条状结构中的导电条作为该行存储子阵列的控制栅；每行存储子阵列包括沿行方向分布的多个存储单元组，每个存储单元组包括一对应的半导体结构对以及一基底电极结构，半导体结构对包括在列方向上并排间隔设置的两个半导体结构，基底电极结构设置在两个半导体结构之间，半导体结构和基底电极结构分别沿高度方向延伸。

进一步地，每个半导体结构包括源区半导体结构、漏区半导体结构以及设置在源区半导体结构与漏区半导体结构之间的沟道半导体结构，源区半导体结构、漏区半导体结构以及沟道半导体结构分别沿高度方向延伸。

进一步地，每个存储单元组中，两个半导体结构的源区半导体结构在列方向上并排间隔设置，两个半导体结构的漏区半导体结构在列方向上并排间隔设置，每个半导体结构的漏区半导体结构与基底电极结构在垂直于列方向的平面上的投影重合。

进一步地，每个存储单元组中，在垂直于高度方向的平面上，两个半导体结构的沟道半导体结构的横截面分别呈弧状设置，且朝向远离彼此的方向弯曲。

进一步地，每个存储单元组对应的两个堆叠条状结构中，每个导电条作为该存储单元组的控制栅，用于构成一个存储单元，每个存储单元匹配对应的导电条的至少部分、基底电极结构的至少部分、以及对应的半导体结构中的沟道半导体结构、源区半导体结构以及漏区半导体结构的至少部分；在列方向上，每个存储单元组第一侧的堆叠条状结构作为与该存储单元组对应的第一堆叠条状结构，每个存储单元组第二侧的堆叠条状结构作为与该存储单元组对应的第二堆叠条状结构，第一侧和第二侧相对；第一堆叠条状结构中的每个导电条作为该存储单元组的第一控制栅，用于构成一个第一存储单元；第二堆叠条状结构中的每个导电条作为该存储单元组的第二控制栅，用于构成一个第二存储单元。

进一步地，非边缘处的每个堆叠条状结构对应两行存储子阵列，非边缘处的每个堆叠条状结构中的每个导电条作为对应的一行存储子阵列中的每个存储单元组的控制栅，用于构成一个第一存储单元，并作为对应的另一行存储子阵列中的每个存储单元组的第二控制栅，用于构成一个第二存储单元；每个堆叠条状结构中的每个导电条作为一条字线。

进一步地，每个存储单元组对应两个堆叠条状结构；每个存储单元组还包括两个存储结构，每个存储结构设置在对应的一个半导体结构与对应的一个堆叠条状结构之间。

进一步地，存储结构为电荷能陷存储结构，且沿高度方向延伸；存储结构包括第一介质结构、电荷存储结构和第二介质结构，第一介质结构设置在电荷存储结构与对应的一个堆叠条状结构之间，电荷存储结构设置在第一介质结构与第二介质结构之间，第二介质结构设置在电荷存储结构与对应的一个半导体结构之间。

进一步地，存储结构包括沿高度方向分布的多个浮栅存储结构，每个浮栅存储结构参与形成一个存储单元；浮栅存储结构包括浮栅结构和包裹浮栅结构的介质层，每个存储单元中，浮栅存储结构设置在对应的一个导电条与对应的一个半导体结构之间，且浮栅结构的任意表面均被介质层覆盖。

进一步地，每个存储单元组进一步包括沿高度方向延伸的源极结构和漏极结构；其中，源极结构分别与两个半导体结构的源区半导体结构连接，漏极结构分别与两个半导体结构的漏区半导体结构连接。

进一步地，每个存储单元组对应两个堆叠条状结构；对于每个存储单元组，源极结构与对应的两个堆叠条状结构之间通过绝缘介质间隔，漏极结构与对应的两个堆叠条状结构之间通过绝缘介质间隔。

进一步地，每个存储单元组中，源极结构、漏极结构以及两个半导体结构所围设形成的区域内设置有第一绝缘结构；基底电极结构设置于源极结构、漏极结构以及半导体结构所围设形成的区域内，基底电极结构与源极结构、漏极结构以及半导体结构之间通过第一绝缘结构间隔设置。

进一步地，在行方向上，每个存储单元组中的源极结构/漏极结构与相邻的另一存储单元组中的源极结构/漏极结构之间，设置有第二绝缘结构；或者在行方向上，两个相邻的存储单元组包括漏极结构、两个半导体结构、源极结构、两个半导体结构以及漏极结构，以共享同一源极结构，且相邻两个存储单元组中的漏极结构与相邻的另一相邻两个存储单元组中的漏极结构之间，设置有第二绝缘结构。

进一步地，相邻两行存储子阵列中的存储单元组彼此对齐或者彼此错位。

本申请通过设置存储阵列包括多个堆叠条状结构和多个半导体结构对，多个堆叠条状结构沿列方向间隔分布，每个堆叠条状结构沿行方向延伸，且包括沿高度方向交替层叠的绝缘条和导电条，其中，每两个相邻的堆叠条状结构之间设置若干半导体结构对，两个相邻的堆叠条状结构及设置于其之间的若干半导体结构对参与形成一行存储子阵列，两个相邻的堆叠条状结构中的导电条作为该行存储子阵列的控制栅，每行存储子阵列包括沿行方向分布的多个存储单元组，每个存储单元组包括一对应的半导体结构对以及一基底电极结构，半导体结构对包括在列方向上并排间隔设置的两个半导体结构，基底电极结构设置在两个半导体结构之间，半导体结构和基底电极结构分别沿高度方向延伸，提供了一种三维堆叠的结构，有利于提高存储块的存储密度。

本申请另一方面提供一种存储单元。该存储单元包括半导体组件、控制栅以及至少一个基底电极。其中，半导体组件包括源区半导体、漏区半导体以及沟道半导体，沟道半导体设置在源区半导体和漏区半导体之间，并与源区半导体和漏区半导体并排设置。控制栅对应于沟道半导体设置于半导体组件的一侧。至少一个基底电极对应于源区半导体和漏区半导体中的至少一个且电连接对应的源区半导体和/或漏区半导体的另一侧，用于被施加基底电压。

进一步地，控制栅与半导体组件之间设置有存储组件；基底电极与源区半导体和/或漏区半导体之间设置有中间介质层。

进一步地，存储组件为电荷能陷存储组件，电荷能陷存储组件包括第一介质层、电荷存储层和第二介质层，第一介质层设置在电荷存储层与控制栅之间，电荷存储层设置于第一介质层和第二介质层之间，第二介质层设置于电荷存储层与半导体组件之间；或存储组件为浮栅存储组件，浮栅存储组件包括第一介质层、浮栅和第二介质层，第一介质层设置在浮栅与控制栅之间，浮栅设置于第一介质层和第二介质层之间，第二介质层设置于浮栅与半导体组件之间。

进一步地，源区半导体、漏区半导体以及沟道半导体分别为单晶硅半导体或者多晶硅半导体。

进一步地，基底电极与漏区半导体的另一侧电连接，存储单元进一步包括与漏区半导体的一侧电连接的漏极；存储单元经由控制栅接收字线电压，经由漏极接收位线电压，经由基底电极接收基底电压，以执行擦除操作，其中，基底电压低于位线电压，且高于字线电压。

进一步地，在执行擦除操作时，基于基底电压，漏区半导体的靠近基底电极的至少一部分被反型，以与漏区半导体的远离基底电极的至少另一部分之间形成PN结。

相关技术中，通常是在衬底/阱区上掺杂形成源区和漏区，难以实现三维堆叠，而本申请通过源区半导体、漏区半导体以及沟道半导体并排设置，控制栅对应于沟道半导体设置于半导体组件的一侧，至少一个基底电极对应于源区半导体和漏区半导体中的至少一个且电连接对应的源区半导体和/或漏区半导体的另一侧，用于被施加基底电压，提供了一种四端/五端的存储单元，相比于相关技术有利于降低三维堆叠的难度，进而提高存储密度。

本申请又一方面提供一种存储器。该存储器，包括存储单元组和绝缘介质层。其中，存储单元组包括源极端、漏极端、在高度方向上与源极端连接的源极连接柱、以及在高度方向上与漏极端连接的漏极连接柱；以及绝缘介质层设置于存储单元组在高度方向上的一侧，绝缘介质层中设置有漏极控制条，漏极连接柱和源极连接柱穿设于绝缘介质层和漏极控制条，漏极连接柱与漏极控制条之间以及源极连接柱与漏极控制条之间设置有绝缘介质层中的绝缘介质；其中，在垂直于高度方向的方向上，漏极连接柱与漏极控制条之间的绝缘介质的厚度小于源极连接柱与漏极控制条之间的绝缘介质的厚度。

进一步地，漏极连接柱为空心柱状结构，其内部设置有绝缘介质。

本申请通过设置存储单元组的源极连接柱和漏极连接柱穿设于绝缘介质层和漏极控制条，漏极连接柱与对应的漏极控制条之间以及源极连接柱与对应的漏极控制条之间设置有绝缘介质层中的绝缘介质，漏极连接柱与对应的漏极控制条之间的绝缘介质的厚度小于源极连接柱与对应的漏极控制条之间的绝缘介质的厚度，使得能够根据实际需要控制存储单元组中的漏极连接柱的导通状态。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1是本申请存储单元一实施例的结构示意图；

图2是对图1所示的存储单元执行读操作时该存储单元的示意图；

图3是对图1所示的存储单元执行读操作时该存储单元的另一示意图；

图4是对图1所示的存储单元执行写操作时该存储单元的示意图；

图5是对图1所示的存储单元执行擦除操作时该存储单元的示意图；

图6是本申请存储器件一实施例的框图；

图7是本申请存储块一实施例的局部结构示意图；

图8是本申请存储块另一实施例的局部结构示意图；

图9是图7中的一个存储单元组在垂直于高度方向的平面上的截面结构示意图；

图10是图9中所示的存储单元组沿C-C的截面结构示意图；

图11是图9中所示的存储单元组沿D-D的截面结构示意图；

图12是图9中所示的存储单元组沿E-E的截面结构示意图；

图13是图7中的一个存储单元组的局部结构示意图；

图14是本申请存储块再一实施例中的一个存储单元组沿D-D的截面结构示意图；

图15是本申请存储块另一实施例的局部结构示意图；

图16是图15所示的实施例的另一局部结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参阅图1，图1是本申请存储单元一实施例的结构示意图，该存储单元包括半导体组件1、控制栅2、以及基底电极3。其中，半导体组件1包括源区半导体1a、漏区半导体1b以及沟道半导体1c，沟道半导体1c设置于源区半导体1a和漏区半导体1b之间，并与源区半导体1a和漏区半导体1b并排设置。控制栅2对应于沟道半导体1c设置于半导体组件1的一侧。至少一个基底电极3对应于源区半导体1a和漏区半导体1b中的至少一个且电连接对应的源区半导体1a和/或漏区半导体1b的另一侧，用于被施加基底电压。

在本实施例中，源区半导体1a、漏区半导体1b以及沟道半导体1c可以由多晶硅制成，其中，源区半导体1a和漏区半导体1b可以为第一掺杂类型，沟道半导体1c可以为第二掺杂类型。在本实施例中，源区半导体1a和漏区半导体1b可以由N型掺杂的多晶硅制成，沟道半导体1c可以由P型掺杂的多晶硅制成。其中，沟道半导体1c可以是部分耗尽型的，也可以是全耗尽型的。

在一些实施例中，源区半导体1a和漏区半导体1b可以由P型掺杂的多晶硅制成，沟道半导体1c可以由N型掺杂的多晶硅制成。在一些实施例中，源区半导体1a、漏区半导体1b以及沟道半导体1c也可以由单晶硅制成，本申请对此不作限制，本领域技术人员可以根据实际情况进行选择。

控制栅2可以由金属(例如铜，铝，钨，或其的合金)或半导体材料(例如多晶硅/锗或其他合适的材料)制成。基底电极3可以由金属(例如铜，铝，钨，或其的合金)制成。如图1所示，在本实施例中，基底电极3的数量可以是一个，并且对应于漏区半导体1b设置，用于被施加基底电压，此时存储单元是一个四端的存储单元(四端包括与源区半导体1a的一侧连接的源极6、与漏区半导体1b的一侧连接的漏极7、控制栅2、以及基底电极3)。当基底电极3被施加基底电压时，能够使得漏区半导体1b至少部分反型，比如由N型反型成P型，或者由P型反型成N型。

在一些实施例中，基底电极3的数量可以是一个，并且对应于源区半导体1a设置，用于被施加基底电压，此时存储单元是一个四端的存储单元(四端包括与源区半导体1a的一侧连接的源极6、与漏区半导体1b的一侧连接的漏极7、控制栅2、以及基底电极3)。当基底电极3被施加基底电压时，能够使得源区半导体1a至少部分反型，比如由N型反型成P型，或者由P型反型成N型。

在一些实施例中，基底电极3的数量可以为两个，其中一个对应于漏区半导体1b设置，另一个对应于源区半导体1a设置，此时，存储单元是一个五端的存储单元(五端包括与源区半导体1a的一侧连接的源极6、与漏区半导体1b的一侧连接的漏极7、控制栅2、以及两个基底电极3)，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

相关技术中，通常是在衬底/阱区上掺杂形成源区和漏区，难以实现三维堆叠，而本申请通过源区半导体1a、漏区半导体1b以及沟道半导体1c并排设置，控制栅2对应于沟道半导体1c设置于半导体组件1的一侧，至少一个基底电极3对应于源区半导体1a和漏区半导体1b中的至少一个且电连接对应的源区半导体1a和/或漏区半导体1b的另一侧，用于被施加基底电压，每个所述基底电极3与所述源区半导体1a和所述漏区半导体1b中的一个一一对应，提供了一种四端/五端的存储单元，相比于相关技术有利于降低三维堆叠的难度，进而提高存储密度。

进一步地，请继续参阅图1，该存储单元还可以进一步包括设置于控制栅2与半导体组件1之间的存储组件4以及设置于基底电极3与漏区半导体1b之间的中间介质层5。需要说明的是，当基底电极3的数量为一个，且基底电极3对应于源区半导体1a设置时，中间介质层5可以设置于基底电极3与源区半导体1a之间；当基底电极3的数量为两个，其中一个对应于漏区半导体1b设置，另一个对应于源区半导体1a设置时，基底电极3与漏区半导体1b以及基底电极3与源区半导体1a之间均可以设置有中间介质层5。

在本实施例中，存储组件4可以是浮栅存储组件。浮栅存储组件包括第一介质层4a、浮栅4b和第二介质层4c，第一介质层4a设置在浮栅4b与控制栅2之间，浮栅4b设置于第一介质层4a和第二介质层4c之间，第二介质层4c设置于浮栅4b与半导体组件1之间。也就是说，第一介质层4a、浮栅4b和第二介质层4c三者依次层叠设置。

其中，浮栅4b可以由掺杂的多晶硅制成，第一介质层4a和第二介质层4c可以由介电材料制成，比如氧化硅、氮化硅、氮氧化硅等。关于第一介质层4a、浮栅4b以及第二介质层4c的具体材质，本申请不作限制，本领域技术人员可以根据实际需求进行选择。

在一些实施例中，存储组件4可以是电荷能陷存储组件。电荷能陷存储组件包括第一介质层4a’、电荷存储层4b’和第二介质层4c’。第一介质层4a’设置在电荷存储层4b’与控制栅2之间，电荷存储层4b’设置于第一介质层4a’和第二介质层4c’之间，第二介质层4c’设置于电荷存储层4b’与半导体组件1之间。也就是说，第一介质层4a’、电荷存储层4b’和第二介质层4c’三者依次层叠设置。

其中，电荷存储层4b’可采用具有电荷能陷特性的存储材质制成，比如，氮化硅。第一介质层4a’和第二介质层4c’可以由介电材料制成，比如氧化硅、氮氧化硅等。关于第一介质层4a’、电荷存储层4b’以及第二介质层4c’的具体材质，本申请不作限制，本领域技术人员可以根据实际需求进行选择。

在一些实施例中，存储组件4还可以是其它类型的电容式介质结构，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

以上详细描述了该存储单元的具体结构，接下来将结合图2至图5，对该存储单元的操作原理进行说明。其中，图2是对图1所示的存储单元执行读操作时该存储单元的示意图；图3是对图1所示的存储单元执行读操作时该存储单元的另一示意图；图4是对图1所示的存储单元执行写操作时该存储单元的示意图；图5是对图1所示的存储单元执行擦除操作时该存储单元的示意图。

请一并参阅图2和图3，在对该存储单元执行写操作时，可以对控制栅2施加第一字线电压(比如，5V)，对漏极7施加第一位线电压(比如1V)，对源极6施加第一源极6电压(比如0V)，并且基底电极3可以浮接。

如图2所示，若存储单元的浮栅4b中存储有电子，存储单元的阈值电压上升，控制栅2接收到第一字线电压5V，此时第一字线电压不足以导通存储单元，即源区半导体1a和漏区半导体1b之间不存在导电沟道，因此源区半导体1a和漏区半导体1b之间不产生电流，读取的数据为“0”。如图3所示，若存储单元的浮栅4b中未存储电子，控制栅2接收到第一字线电压5V，此时第一字线电压足以导通存储单元，即源区半导体1a和漏区半导体1b之间存在导电沟道，源区半导体1a和漏区半导体1b之间产生电流，读取的数据为“1”。

如图4所示，在对该存储单元执行写操作时，可以对控制栅2施加第二字线电压(比如，10V)，对漏极7施加第二位线电压(比如-5V)，并且源极6和基底电极3可以浮接。此时，电子从漏区半导体1b流向源区半导体1a。电子从漏区半导体1b流向源区半导体1a的过程中，需要从控制栅2的下方通过，而由于施加控制栅2上的强正电场，一些电子被“拉入”存储单元的浮栅4b中。一旦进入，这些电子就不再有逃逸所需的能量，从而实现数据的写入，即以热载流子注入的方式来实现数据的写入。

如图5所示，在对该存储单元执行擦除操作时，可以对控制栅2施加第三字线电压(比如，-10V)，对漏极7施加第三位线电压(比如5V)，对基底电极3施加基底电压(比如0.5V)，并且源极6可以浮接。此时，由于基底电压0.5V小于第三位线电压5V，漏区半导体1b靠近基底电极3的至少部分被反型成P型，而远离基底电极3的至少另一部分仍保持为N型，从而形成PN结，该PN结处会产生带带隧穿，产生电子和空穴，其中电子从漏极7流走，而空穴在高电场的作用下进入浮栅4b，即以热空穴注入的方式实现擦除操作。需要说明的是，在对该存储单元执行擦除操作时，对基底电极3施加的基底电压需要低于第三位线电压，并远远高于第三字线电压。

本申请进一步提供一种由上述存储单元在三维空间上堆叠所形成的存储块(block)及存储器件(chip)。请参阅图6，图6是本申请存储器件一实施例的框图，该存储器件200具体可以是非易失性存储器。该存储器件200可以包括一个或多个存储块100。

请参阅图7，图7是本申请存储块一实施例的局部结构示意图。存储块100可以包括存储阵列(存储阵列包括多行存储子阵列，如图7所示，120a、120b、120c分别表示一行存储子阵列)以及各种类型的连接线(比如，图16中所示的源极线141、位线142、基底电极线143等等)。

其中，存储阵列包括沿列方向(例如，图7中所示的Y方向)间隔分布的多个堆叠条状结构110，如图7所示，110a、110b分别表示一个堆叠条状结构110。每个堆叠条状结构110沿行方向(例如，图7中所示的X方向)延伸。每个堆叠条状结构110包括沿高度方向(例如，图7中所示的Z方向)交替层叠的多个导电条111和多个绝缘112，其中导电条111和绝缘条112可以一一交替设置。如图7所示，111a、111b、111c分别表示一个导电条111。其中，列方向、行方向以及高度方向三者彼此垂直或者大致垂直，高度方向垂直于列方向和行方向所定义的平面。

存储阵列还包括多个半导体结构对。每两个相邻的堆叠条状结构110之间设置若干半导体结构对。两个相邻的堆叠条状结构110及设置于其之间若干半导体结构对参与形成一行存储子阵列120。两个相邻的堆叠条状结构110中的导电条111作为该行存储子阵列120的控制栅。每行存储子阵列120包括沿行方向分布的多个存储单元组121。每个存储单元组121包括一对应的半导体结构对以及一基底电极结构1212。每个半导体结构对包括在列方向上并排间隔设置的两个半导体结构1211，基底电极结构1212设置在两个半导体结构1211之间，半导体结构1211和基底电极结构1212分别沿高度方向延伸。

如图7所示，在本实施例中，每行存储子阵列120由两个相邻的堆叠条状结构110共同参与形成，也就是说，每行存储子阵列120对应两个堆叠条状结构110，相应地，每行存储子阵列120中的每个存储单元组121对应两个堆叠条状结构110。需要说明的是，本申请中所提及的“每个存储单元组121对应的两个堆叠条状结构110”是指设置在该存储单元组121两侧的两个彼此相邻的堆叠条状结构110。

在列方向上，每个存储单元组121第一侧的堆叠条状结构110作为与该存储单元组121对应的第一堆叠条状结构，每个存储单元组121第二侧的堆叠条状结构110作为与该存储单元组121对应的第二堆叠条状结构。其中，第一侧和第二侧是指在列方向上相对设置的两侧，比如图7中所示的上侧和下侧。

举例而言，如图7所示，存储子阵列120b中的每个存储单元组121设置在堆叠条状结构110a和堆叠条状结构110b之间。对于存储子阵列120b中的每个存储单元组121，在列方向Y上，位于其第一侧(即图7中所示的上侧)的堆叠条状结构110a作为第一堆叠条状结构，位于其第二侧(即图7中所示的下侧)的堆叠条状结构110b作为第二堆叠条状结构。

因此，非边缘处的每个堆叠条状结构110(即除了列方向上第一个和最后一个堆叠条状结构110之外的任意一个堆叠条状结构110)相对于其第一侧(即图7中所示的上侧)的存储单元组121作为第二堆叠条状结构，相对于其第二侧(即图7中所示的下侧)的存储单元组121作为第一堆叠条状结构。

举例而言，如图7所示，堆叠条状结构110a相对于存储子阵列120a中的每个存储单元组121作为第二堆叠条状结构，相对于存储子阵列120b中的每个存储单元组121作为第一堆叠条状结构。堆叠条状结构110b相对于存储子阵列120b中的每个存储单元组121作为第二堆叠条状结构，相对于存储子阵列120c中的每个存储单元组121作为第一堆叠条状结构。

每个存储单元组121对应的两个堆叠条状结构110中，每个导电条111作为该存储单元组121的控制栅，用于构成一个存储单元(bit)130。对于每个存储单元组121，其所对应的第一堆叠条状结构中的每个导电条111作为该存储单元组121的第一控制栅，用于构成一个第一存储单元131；其所对应的第二堆叠条状结构中的每个导电条111作为该存储单元组121的第二控制栅，用于构成一个第二存储单元132。

举例而言，如图7所示，对于存储子阵列120b中的每个存储单元组121，堆叠条状结构110a作为其所对应的第一堆叠条状结构，堆叠条状结构110b作为其所对应的第二堆叠条状结构，堆叠条状结构110a中的每个导电条111作为存储子阵列120b中的每个存储单元组121的第一控制栅，用于形成一个第一存储单元131；堆叠条状结构110b中的每个导电条111作为存储子阵列120b中的每个存储单元组121的第二控制栅，用于形成一个第二存储单元132。

因此，对于非边缘处的每个堆叠条状结构110，其中的每个导电条111都既作为上一行存储子阵列120中的每个存储单元组121的第二控制栅，用于构成一个第二存储单元132，又作为下一行存储子阵列120中的每个存储单元组121的第一控制栅，用于构成一个第一存储单元131。

对于每个第一存储单元131来说，其匹配第一堆叠条状结构中一对应的导电条111的至少部分、基底电极结构1212的至少部分、以及一对应的半导体结构1211的至少部分。对于每个第二存储单元132来说，其匹配第二堆叠条状结构中一对应的导电条111的至少部分、基底电极结构1212的至少部分、以及一对应的半导体结构1211的至少部分。

非边缘处的每个堆叠条状结构110对应两行存储子阵列120，也就是说，非边缘处的每个堆叠条状结构110参与形成两行相邻的存储子阵列120。非边缘处的每个堆叠条状结构110中的每个导电条111作为对应的一行存储子阵列120中的每个存储单元组121的第一控制栅，用于构成一个第一存储单元131，并作为对应的另一行存储子阵列120中的每个存储单元组121的第二控制栅，用于构成一个第二存储单元132。

在一些实施例中，若将存储块100中堆叠条状结构110的个数记为N，则除了第一个和第N个堆叠条状结构110之外，其余的每一个堆叠条状结构110对应两行存储子阵列120，其中的每个导电条111作为上一行存储子阵列120中的每个存储单元组121的第二控制栅，用于构成一个第二存储单元132，作为下一行存储子阵列120中的每个存储单元组121的第一控制栅，用于构成一个第一存储单元131。至于第一个和第N个堆叠条状结构110，各自对应一行存储子阵列120，第一个堆叠条状结构110用于构成第一存储单元131，第N个堆叠条状结构110用于构成第二存储单元132。

因此，除了第一个和第N个堆叠条状结构110之外，其余的每一个堆叠条状结构110中的每个导电条111对应两行存储子阵列120，作为上一行存储子阵列120的第二控制栅，用于构成一行第二存储单元132，作为下一行存储子阵列120的第一控制栅，用于构成一行第一存储单元131。

至于第一个和第N个堆叠条状结构110，其中的每个导电条111对应一行存储子阵列120，第一个堆叠条状结构110中的每个导电条111用于构成一行第一存储单元131，第N个堆叠条状结构110中的每个导电条111用于构成一行第二存储单元132。

举例而言，若将存储块100中堆叠条状结构110的个数记为N，则存储子阵列120的行数可以为N-1，存储块100包括N-1行存储单元组121。进一步地，每行存储子阵列120中存储单元组121的个数相同，记为M，则存储块100包括M列存储单元组121，也就是说，存储块100共包括(N-1)*M个存储单元组121。若进一步将每个堆叠条状结构110中导电条111的个数记为L，则每个存储单元组121包括2L个存储单元130，此时，存储块100共包括(N-1)*M*2L个存储单元130。其中，N、M和L均为正整数。

存储块100能够经由其所包括的各种类型的连接线(比如图16中所示的源极线141、位线142、基底电极线143等等)向选中的存储单元130施加电压，可以实现不同类型的存储器操作，比如读操作、写操作、和/或擦除操作。

接下来，将对存储块100所包括存储阵列以及各种类型的连接线进行详细描述。

存储阵列所包括的多行存储子阵列120可以在列方向上以预定间隔均匀分布，或者大致均匀分布。需要说明的是，虽然图7中仅示出了3行存储子阵列120a、120b、120c，但图7仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制存储子阵列120的具体行数。

请继续参阅图7，存储阵列所包括的多个堆叠条状结构110可以在列方向上以预定间隔均匀分布，或者大致均匀分布。需要说明的是，虽然图7中仅示出了2个堆叠条状结构110a、110b，但图7仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制堆叠条状结构110的具体个数。

每个堆叠条状结构110包括沿高度方向一一交替层叠的多个导电条111和多个绝缘条112。举例而言，若将导电条111记为A，将绝缘条112记为B，则每个堆叠条状结构110可以呈BABA……A排布，当然，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。在高度方向上，与衬底之间的距离相同的导电条111位于同一层。

图7中，每个堆叠条状结构110包括3个导电条(111a、111b、111c)和3个绝缘条112，也就是说，存储块100共包括3层导电条。需要说明的是，图7仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制每个堆叠条状结构110中导电条111和绝缘条112的具体个数，两者一一交替设置即可。

其中，导电条111可以由金属(例如铜，铝，钨，或其的合金)、掺杂或未掺杂的半导体材料(例如多晶硅/锗或其他合适的材料)制成。在高度方向上，导电条111的厚度可以在40nm-160nm之间，举例而言，导电条111的厚度可以为40nm、60nm、80nm、100nm、120nm、140nm、160nm。绝缘条112可以由介电材料形成，例如由氧化硅、氮化硅、氮氧化硅等制成。请继续参阅图7，在本实施例中，每行存储子阵列120可以包括存储单元组121和绝缘结构122，其中，存储单元组121的数量为多个，且沿行方向分布。每个存储单元组121围设形成一个内部空间。绝缘结构122包括设置在每个存储单元组121的内部空间中的第一绝缘结构1221、以及设置在相邻两个存储单元组121之间的第二绝缘结构1222。

需要说明的是，虽然图7中每行存储子阵列120仅包括4个存储单元组121，但图7仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制每行存储子阵列120中存储单元组121的具体个数。

请继续参阅图7，在本实施例中，相邻两行存储子阵列120中的存储单元组121彼此对齐。举例而言，图7中共示出了3行存储子阵列120，每行存储子阵列120包括4个存储单元组121，形成4列存储单元组121，位于同一列中的存储单元组121彼此对齐。

在一些实施例中，相邻两行存储子阵列120中的存储单元组121彼此错位。如图8所示，图8是本申请存储块另一实施例的局部结构示意图，图8中X方向为行方向、Y方向为列方向，Z方向为高度方向，第一、三行中位于同一列的存储单元组121彼此对齐，而第一、二行中位于同一列的存储单元组121彼此错位，第二、三行中位于同一列的存储单元组121彼此错位。存储单元组121的彼此错位可以降低相邻存储结构之间的电性干扰。

接下来，将对该存储块100中的一个存储单元组121进行详细地描述。关于该存储块100中的其余存储单元组121，可以与该存储单元组121相同或者大致相同，此处不再赘述。请一并参阅图7、图9至图13，图9是图7中的一个存储单元组在垂直于高度方向的平面上的截面结构示意图，图10是图9中所示的存储单元组沿C-C(C-C表示一个垂直于行方向的平面)的截面结构示意图，图11是图9中所示的存储单元组沿D-D(D-D表示另一个垂直行方向的平面)的截面结构示意图，图12是图9中所示的存储单元组沿E-E(E-E表示一个垂直于列方向的平面)的截面结构示意图，图13是图7中的一个存储单元组的局部结构示意图。

如图7所示，该存储单元组121可以包括半导体结构1211、基底电极结构1212以及存储结构1213。其中，半导体结构1211的数量为两个，且分别沿高度方向延伸，两个半导体结构1211在列方向上并排间隔设置。在一些实施例中，在垂直于高度方向的平面上，半导体结构1211的横截面的至少一部分呈弧状设置，两个半导体结构1211朝向远离彼此的方向弯曲。

请一并参阅图7及图9，该存储单元组121所包括的两个半导体结构1211中，靠近其所对应的第一堆叠条状结构的半导体结构1211可以作为第一半导体结构12111，靠近其所对应的第二堆叠条状结构的半导体结构1211可以作为第二半导体结构12112。也就是说，与该存储单元组121对应的第一堆叠条状结构设置在该存储单元组121的靠近第一半导体结构12111的一侧，与该存储单元组121对应的第二堆叠条状结构设置在该存储单元组121的靠近第二半导体结构12112的一侧。

基底电极结构1212设置在第一半导体结构12111和第二半导体结构12112之间，且沿高度方向延伸。存储结构1213的数量可以为两个，且分别沿高度方向延伸。每个存储结构1213设置在一对应的半导体结构1211与一对应的堆叠条状结构110之间。其中，设置在第一半导体结构12111与第一堆叠条状结构之间的存储结构1213可以作为第一存储结构12131，设置在第二半导体结构12112与第二堆叠条状结构之间的存储结构1213可以作为第二存储结构12132。

如图9及图13所示，第一半导体结构12111和第二半导体结构12112分别包括源区半导体结构12115、漏区半导体结构12116、以及设置在源区半导体结构12115与漏区半导体结构12116之间的沟道半导体结构12117。

第一半导体结构12111中，源区半导体结构12115、漏区半导体结构12116以及沟道半导体结构12117分别沿高度方向延伸。源区半导体结构12115和漏区半导体结构12116沿行方向间隔设置，沟道半导体结构12117位于源区半导体结构12115和漏区半导体结构12116的第一侧(即图9中所示的上侧)，且连接源区半导体结构12115和漏区半导体结构12116。在一些实施例中，在垂直于高度方向的截面上，沟道半导体结构12117的横截面呈弧状设置，且朝向第一侧弯曲。在一些实施例中，在垂直于高度方向的截面上，沟道半导体结构12117的横截面也可以呈折线状设置，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

进一步地，在垂直于高度方向的截面上，沟道半导体结构12117的长度L(标注在图13中)可以在100-300nm之间。举例而言，沟道半导体结构12117的长度L可以为100nm、120nm、140nm、170nm、200nm、250nm、300nm，本领域技术人员可以根据实际需求进行选择。

第二半导体结构12112中，源区半导体结构12115、漏区半导体结构12116以及沟道半导体结构12117分别沿高度方向延伸。源区半导体结构12115和漏区半导体结构12116沿行方向间隔设置，沟道半导体结构12117位于源区半导体结构12115和漏区半导体结构12116的第二侧(即图9中所示的下侧)，且连接源区半导体结构12115和漏区半导体结构12116。在一些实施例中，在垂直于高度方向的截面上，沟道半导体结构12117的横截面呈弧状设置。且向第二侧弯曲。在一些实施例中，在垂直于高度方向的截面上，沟道半导体结构12117的横截面也可以呈折线状设置，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

进一步地，在垂直于高度方向的截面上，沟道半导体结构12117的长度L可以在100-300nm之间。举例而言，沟道半导体结构12117的长度L可以在100nm、120nm、140nm、170nm、200nm、250nm、300nm，本领域技术人员可以根据实际需求进行选择。

如图9所示，该存储单元组121中，第一半导体结构12111和第二半导体结构12112的源区半导体结构12115在列方向上并排间隔设置，第一半导体结构12111和第二半导体结构12112的漏区半导体结构12116在列方向上并排间隔设置，在垂直于高度方向的平面上，第一半导体结构12111和第二半导体结构12112的沟道半导体结构12117的横截面分别呈弧状设置，且朝向远离彼此的方向弯曲。

同一半导体结构1211中，源区半导体结构12115和漏区半导体结构12116为第一掺杂类型的半导体结构1211，沟道半导体结构12117为第二掺杂类型的半导体结构1211。在本实施例中，第一半导体结构12111和第二半导体结构12112中的源区半导体结构12115和漏区半导体结构12116可以由N型掺杂的多晶硅制成，沟道半导体结构12117可以由P型掺杂的多晶硅制成。在一些实施例中，第一半导体结构12111和第二半导体结构12112中的源区半导体结构12115和漏区半导体结构12116可以由P型掺杂的多晶硅制成，沟道半导体结构12117可以由N型掺杂的多晶硅制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

本申请通过设置沟道半导体结构12117在垂直于高度方向的平面上的横截面为弧状，有利于增加沟道长度(即在垂直于高度方向的截面上，沟道半导体结构12117的长度L，标注在图13中)，进而有利于提升器件性能。此外，在一些实施例中，沟道半导体结构12117也可以为其他形状，比如折线形等。

如图9所示，该存储单元组121中，基底电极结构1212与第一半导体结构12111的漏区半导体结构12116在垂直于列方向的平面上的投影重合，并且基底电极结构1212与第二半导体结构12112的漏区半导体结构12116在垂直于列方向的平面上的投影重合。基底电极结构1212可以设置在第一半导体结构12111和第二半导体结构12112的漏区半导体结构12116之间。需要说明的是，如果没有特殊说明，本申请所描述的“重合”是指至少部分重合。

在一些实施例中，基底电极结构1212与第一半导体结构12111的源区半导体结构12115在垂直于列方向的平面上的投影重合，并且基底电极结构1212与第二半导体结构12112的源区半导体结构12115在垂直于列方向的平面上的投影重合。基底电极结构1212可以设置在第一半导体结构12111和第二半导体结构12112的源区半导体结构12115之间。

在以上所描述的实施例中，存储单元组121仅包括一个基底电极结构1212。在一些实施例中，存储单元组121也可以包括两个基底电极结构1212，其中一个设置于第一半导体结构12111和第二半导体结构12112的漏区半导体结构12116之间，另一个设置于第一半导体结构12111和第二半导体结构12112的源区半导体结构12115之间，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

基底电极结构1212可以由金属(例如铜，铝，钨，或其的合金)、掺杂或未掺杂的半导体材料(例如多晶硅/锗或其他合适的材料)等导电材料制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

请一并参阅图7及图9，第一存储结构12131可以呈弧状设置，也就是说，在垂直于高度方向的平面上，第一存储结构12131的横截面可以呈弧状设置。在一些实施例中，在垂直于高度方向的截面上，第一存储结构12131的横截面也可以呈折线状设置，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

第一存储结构12131设置在第一半导体结构12111中的源区半导体结构12115、漏区半导体结构12116以及沟道半导体结构12117与第一堆叠条状结构之间，并且弯曲方向与第一半导体结构12111中的沟道半导体结构12117的弯曲方向一致。如图7所示，在列方向上，第一存储结构12131可以朝向第一侧(即图7中所示的上侧)弯曲。

第二存储结构12132可以呈弧状设置，也就是说，在垂直于高度方向的平面上，第二存储结构12132的横截面可以呈弧状设置。在一些实施例中，在垂直于高度方向的截面上，第二存储结构12132的横截面也可以呈折线状设置，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

第二存储结构12132设置在第二半导体结构12112中的源区半导体结构12115、漏区半导体结构12116以及沟道半导体结构12117与第二堆叠条状结构之间，并且弯曲方向与第二半导体结构12112中的沟道半导体结构12117的弯曲方向一致。如图7所示，在列方向上，第二存储结构12132可以朝向第二侧(即图7中所示的下侧)弯曲。

如图10及图11所示，在本实施例中，第一存储结构12131和第二存储结构12132可以分别包括沿高度方向分布的多个浮栅存储结构12133。具体地，每个浮栅存储结构12133参与形成一个存储单元130，因此，第一存储结构12131中浮栅存储结构12133的数量可以与第一堆叠条状结构中导电条111的数量一致，第二存储结构12132中浮栅存储结构12133的数量也可以与第二堆叠条状结构中导电条111的数量一致。

如图7所示，第一堆叠条状结构和第二堆叠条状结构中的每个导电条111作为该存储单元组121的控制栅，用于构成一个存储单元130。第一堆叠条状结构中的每个导电条111作为该存储单元组121的第一控制栅，用于构成一个第一存储单元131。

如图9所示，每个第一存储单元131匹配第一堆叠条状结构中一对应的导电条111的至少部分、第一半导体结构12111中的源区半导体结构12115漏区半导体结构12116沟道半导体结构12117的至少部分、基底电极结构1212的至少部分以及第一存储结构12131中的一个浮栅存储结构12133。

在第一存储单元131中，导电条111作为控制栅，基底电极结构1212作为基底电极。控制栅与沟道半导体结构12117在一投影平面上的投影重合，投影平面垂直于列方向。浮栅存储结构12133设置在控制栅与沟道半导体结构12117之间。需要说明的是，如果没有特殊说明，本申请所描述的“重合”是指至少部分重合。

相似地，每个第二存储单元132包括第二堆叠条状结构中一对应的导电条111的至少部分、第二半导体结构12112中的源区半导体结构12115、漏区半导体结构12116、以及沟道半导体结构12117的至少部分、基底电极结构1212的至少部分以及第二存储结构12132中的一个浮栅存储结构12133。

在第二存储单元132中，导电条111作为控制栅，基底电极结构1212作为基底电极。控制栅与沟道半导体结构12117在一投影平面上的投影重合，投影平面垂直于列方向。浮栅存储结构12133设置在控制栅与沟道半导体结构12117之间。需要说明的是，如果没有特殊说明，本申请所描述的“重合”是指至少部分重合。

举例而言，若将每个堆叠条状结构110中导电条111的个数记为L，则第一堆叠条状结构110中导电条111作为该存储单元组121的第一控制栅，参与形成L个第一存储单元131，每个第一存储单元131包括一个浮栅存储结构12133，也就是说，第一存储结构12131包括沿高度方向分布的L个浮栅存储结构12133。第二堆叠条状结构中的导电条111作为该存储单元组121的第二控制栅，参与形成L个第二存储单元132，每个第二存储单元132包括一个浮栅存储结构12133，也就是说，第二存储结构12132包括沿高度方向分布的L个浮栅存储结构12133。

如图10及图11所示，浮栅存储结构12133包括浮栅结构12134和包裹浮栅结构12134的介质结构12135。每个存储单元130中，浮栅存储结构12133设置在导电条111与沟道半导体结构12117之间，浮栅结构12134作为栅极，且浮栅结构12134的任意表面均被介质结构12135覆盖。

请继续参阅图10至图11，由于浮栅结构12134被介质结构12135包裹，使得第一存储结构12131和第二存储结构12132中的多个浮栅结构12134彼此间隔设置，也就是说，该存储单元组121中，不同存储单元130中的不同浮栅结构彼此间隔设置。浮栅结构12134具体可以由掺杂的多晶硅制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

浮栅存储结构12133(采用多晶硅作为浮栅结构12134)的特点是，注入的电荷不但能够在注入/移除方向上移动，而且可以在浮栅结构12134中进行任意移动。在采用浮栅存储结构12133的存储块100中，如果浮栅结构12134是一个连续的整体，则电荷可以沿着浮栅结构12134的延伸方向进行任意的移动，也就是说，电荷可以在存储单元130之间进行移动，无法实现对于特定一个存储单元130的存储器操作。因此，对于采用浮栅存储结构12133的存储块100，浮栅结构12134与浮栅结构12134之间应当是彼此独立的，以避免电荷在存储单元130之间移动，有利于实现对于特定一个存储单元130的存储器操作。

请一并参阅图9至图11，包裹浮栅结构12134的介质结构12135可以包括设置在浮栅结构12134与导电条111之间的第一介质结构12135a(作为第一栅极氧化层)、设置在浮栅结构12134与源区半导体结构12115、漏区半导体结构12116和沟道半导体结构12117之间的第二介质结构12135b(作为第二栅极氧化层)、以及在高度方向上用于隔离相邻两个浮栅结构12134的绝缘条112。第一介质结构12135a、浮栅结构12134以及第二介质结构12135b依次层叠设置。第一介质结构12135a和第二介质结构12135b可以由介电材料形成，例如氧化硅、氮化硅、氮氧化硅等制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

如图9及图13所示，该存储单元组121还可以进一步包括源极结构1214(在一些实施例中，源极结构1214也可以被称为源极端)以及漏极结构1215(在一些实施例中，漏极结构1215也可以被称为漏极端)，源极结构1214和漏极结构1215分别沿高度方向延伸。源极结构1214设置于第一半导体结构12111和第二半导体结构12112在行方向上的一侧(比如图9中所示的右侧)，漏极结构1215设置于第一半导体结构12111和第二半导体结构12112在行方向上的另一侧(比如图9中所示的左侧)。

源极结构1214、第一半导体结构12111、第二半导体结构12112以及漏极结构1215可以围设形成一个封闭的内部空间，基底电极结构1212可以位于该内部空间内。该内部空间内设置有第一绝缘结构1221。如图9所示，基底电极结构1212与源极结构1214之间、基底电极结构1212与第一半导体结构12111之间、基底电极结构1212与第二半导体结构12112之间、基底电极结构1212与漏极结构1215之间分别通过第一绝缘结构1221间隔。

其中，源极结构1214与第一半导体结构12111的源区半导体结构12115连接，并与第二半导体结构12112的源区半导体结构12115连接。源极结构1214具体可以由金属(例如铜，铝，钨，或其的合金)、掺杂或未掺杂的半导体材料(例如多晶硅/锗或其他合适的材料)等导电材料制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

漏极结构1215与第一半导体结构12111的漏区半导体结构12116连接，并与第二半导体结构12112的漏区半导体结构12116连接。漏极结构1215具体可以由金属(例如铜，铝，钨，或其的合金)、掺杂或未掺杂的半导体材料(例如多晶硅/锗或其他合适的材料)等导电材料制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

源极结构1214与对应的第一堆叠条状结构及第二堆叠条状结构之间通过绝缘介质(如图9所示，第二介质结构12135b向左侧延伸的部分可以作为该绝缘介质)间隔，漏极结构1215与对应的第一堆叠条状结构及第二堆叠条状结构之间通过绝缘介质(如图9所示，第二介质结构12135b向右侧延伸的部分可以作为该绝缘介质)间隔。

如图14所示，图14是本申请存储块再一实施例中的一个存储单元组沿D-D(D-D表示一个垂直于行方向的平面)的截面结构示意图，在一些实施例中，第一存储结构12131和第二存储结构12132可以分别为电荷能陷存储结构，且分别沿高度方向延伸。

具体地，电荷能陷存储结构包括第一介质结构12136、电荷存储结构12137和第二介质结构12138，第一介质结构12136、电荷存储结构12137和第二介质结构12138分别沿高度方向延伸。对于第一存储结构12131而言，第一介质结构12136设置在电荷存储结构12137与第一堆叠条状结构之间，电荷存储结构12137设置在第一介质结构12136与第二介质结构12138之间，第二介质结构12138设置在电荷存储结构12137与源区半导体结构12115、漏区半导体结构12116和沟道半导体结构12117之间。也就是说，第一介质结构12136、电荷存储结构12137以及第二介质结构12138依次层叠设置。

对于第二存储结构12132而言，第一介质结构12136设置在电荷存储结构12137与第二堆叠条状结构之间，电荷存储结构12137设置在第一介质结构12136与第二介质结构12138之间，第二介质结构12138设置在电荷存储结构12137与源区半导体结构12115、漏区半导体结构12116和沟道半导体结构12117之间。也就是说，第一介质结构12136、电荷存储结构12137以及第二介质结构12138依次层叠设置。

在这样的实施例中，每个第一存储单元131匹配第一堆叠条状结构中一对应的导电条111的至少部分、第一半导体结构12111中的源区半导体结构12115、漏区半导体结构12116、沟道半导体结构12117的至少部分、基底电极结构1212的至少部分139以及第一存储结构12131的至少部分。其中，第一堆叠条状结构中一对应的导电条111的至少部分作为该第一存储单元131的控制栅。

在第一存储单元131中，导电条111作为控制栅，基底电极结构1212作为基底电极。控制栅与沟道半导体结构12117在一投影平面上的投影重合，投影平面垂直于列方向。第一存储结构12131设置在控制栅与沟道半导体结构12117之间。需要说明的是，如果没有特殊说明，本申请所描述的“重合”是指至少部分重合。

每个第二存储单元132匹配第二堆叠条状结构中一对应的导电条111的至少部分、第二半导体结构12112中的源区半导体结构12115、漏区半导体结构12116、沟道半导体结构12117的至少部分、基底电极结构1212的至少部分以及第二存储结构12132的至少部分。其中，其中，第二堆叠条状结构中一对应的导电条111的至少部分作为该第二存储单元132的控制栅。

在第二存储单元132中，导电条111作为控制栅，基底电极结构1212作为基底电极。控制栅与沟道半导体结构12117在一投影平面上的投影重合，投影平面垂直于列方向。第二存储结构12132设置在控制栅与沟道半导体结构12117之间。需要说明的是，如果没有特殊说明，本申请所描述的“重合”是指至少部分重合。

其中，电荷存储结构12137可采用具有电荷能陷特性的存储材质制成。举例而言，电荷存储结构12137可以采用氮化硅材质制成，当然本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

电荷能陷存储结构与浮栅存储结构12133的不同之处在于，注入的电荷固定在注入点附近，只能在注入/移除方向上移动，即存储电荷只能固定在注入点附近，而不能在电荷存储结构12137中任意的移动，特别是其不能在电荷存储结构12137的延伸方向(即高度方向)进行移动，因此，即使电荷存储结构12137沿高度方向自上而下延伸设置，电荷也不会在存储单元130之间进行移动。

关于电荷能陷存储结构中第一介质结构12136和第二介质结构12138，可以由介电材料形成，例如氧化硅、氮氧化硅等制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

在一些实施例中，第一存储结构12131和第二存储结构12132还可以是其它类型的电容式介质结构，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

以上对存储单元组121进行了详细描述。如前所述，每行存储子阵列120可以包括存储单元组121和绝缘结构122，接下来，将对绝缘结构122进行详细说明。

请一并参阅图7及图9，绝缘结构122包括第一绝缘结构1221和第二绝缘结构1222。第一绝缘结构1221和第二绝缘结构1222可以由介电材料形成，例如氧化硅、氮化硅、氮氧化硅等制成，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

在图7所示的实施例中，第二绝缘结构1222设置在任意两个相邻的存储单元组121之间。也就是说，每个存储单元组121中的源极结构1214与相邻的另一存储单元组121中的漏极结构1215之间，设置有第二绝缘结构1222，或者是说，每个存储单元组121中的漏极结构1215与相邻的另一存储单元组121中的源极结构1214之间，设置有第二绝缘结构1222。

请参阅图15，图15是本申请存储块另一实施例的局部结构示意图，图15中X方向为行方向、Y方向为列方向，Z方向为高度方向，相邻两个存储单元组121可以共享同一个源极结构1214。如图15所示，在行方向上，相邻存储单元组121依次包括漏极结构1215、半导体结构1211、源极结构1214、半导体结构1211、以及漏极结构1215，以共享同一源极结构1214。第二绝缘结构1222设置于相邻两个存储单元组121中的漏极结构1215与相邻的另一相邻两个存储单元组121中的漏极结构1215之间。

需要说明的是，图15所描述的实施例及图7所描述的实施例的区别之处仅在于在行方向上相邻的两个存储单元组121共用源极结构，关于其它特征，均可以相同或者相似，比如下文中所描述的图16中各种类型的连接线的设置方式，也可以应用于图7所示的实施例。

以上，对存储块100中的存储阵列进行了详细的描述，接下来，将对存储块100所包括的各种类型的连接线进行说明。

如图16所示，图16是图15所示的实施例的另一局部结构示意图，存储块100所包括的各种类型的连接线包括字线、源极线141、位线142、以及基底电极线143。

请一并参阅图15及图16，每个堆叠条状结构110中的每个导电条111可以作为一条字线。也就是说，字线沿行方向延伸。举例而言，若将每个堆叠条状结构110中导电条111的个数记为L，将存储块100中堆叠条状结构110的个数记为N，则该存储块100共包括L*N个导电条111，每个导电条111可以作为一条字线，也就是说，该存储块100共包括L*N条字线。位于同一层的导电条111中，第奇数导电条111(比如图16中所示的111-1和111-3)连接在一起，第偶数导电条111(比如图16中所示的111-2)连接在一起。

如图10及图13所示，该存储单元组121进一步包括在高度方向上与源极结构1214连接且沿高度方向延伸的源极连接柱1216、在高度方向上与漏极结构1215连接且沿高度方向延伸的漏极连接柱1217以及在高度方向上与基底电极结构1212连接且沿高度方向延伸的基底电极连接柱1218。

如图12所示，源极连接柱1216具体可以为实心的柱状结构，源极连接柱1216的材质可以与源区半导体结构12115相同或者相似。漏极连接柱1217具体可以为空心的柱状结构，其内部设置有绝缘介质。在一些实施例中，漏极连接柱1217也可以是实心的柱状结构，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。漏极连接柱1217的材质可以与漏区半导体结构12116相同或者相似。基底电极连接柱1218的材质可以与基底电极结构1212相同或者相似。

请一并参阅图13、图15及图16，相同行的多个存储单元组121的源极结构1214藉由对应的源极连接柱1216连接至同一源极线141，也就是说源极线141沿行方向延伸。若将存储块100中堆叠条状结构110的个数记为N，则存储子阵列120的行数可以为N-1，每行的存储单元组121对应于一条源极线141，则存储块100共包括N-1条源极线141。

需要说明的是，虽然图16中仅示出了3条源极线141(141-1、141-2以及141-3)，但图16仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制源极线141的具体条数，本领域技术人员可以根据实际需求进行选择。

请继续参阅图13、图15及图16，相同列的多个存储单元组121的漏极结构1215藉由对应的漏极连接柱1217连接至同一位线142，也就是说，位线142沿列方向延伸。举例而言，若将每行存储子阵列120中存储单元组121的个数记为M，则存储块100共包括M列存储单元组121，每列存储单元组121对应于一条位线142，则存储块100共包括M条位线142。

需要说明的是，虽然图16中仅示出了2条位线142(142-1级142-2)，但图16仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制位线142的具体条数，本领域技术人员可以根据实际需求进行选择。

请一并参阅图9及图16，相同列的多个存储单元组121的基底电极结构1212藉由对应的基底电极连接柱1218连接至同一基底电极线143。举例而言，若将每行存储子阵列120中存储单元组121的个数记为M，则存储块100共包括M列存储单元组121，每列存储单元组121对应于一条基底电极线143，则存储块100共包括M条基底电极线143。

存储块100的所有基底电极线143可以连接在一起。需要说明的是，虽然图16中仅示出了2条基底电极线143(143-1及143-2)，但图16仅仅是本申请存储块100一实施例的局部结构示意图，本申请并不限制基底电极线143的具体条数，本领域技术人员可以根据实际需求进行选择。

请一并参阅图12及图16，存储块100还可以进一步包括设置于存储阵列在高度方向上的一侧(即图12中的上侧、图16中所示的上侧)的绝缘介质层150，绝缘介质层150中设置有沿列方向间隔设置的多个漏极控制条144。具体地，每一行存储子阵列120对应于一个漏极控制条144，每个漏极控制条144沿行方向延伸。举例而言，若将存储块100中堆叠条状结构110的个数记为N，则存储子阵列120的行数可以为N-1，每行存储子阵列120对应于一个漏极控制条144，则存储块100共包括N-1个漏极控制条144。

漏极控制条144可以由金属(例如铜，铝，钨，或其的合金)材料制成。每一行存储子阵列120中，每个存储单元组121的源极连接柱1216和漏极连接柱1217穿设于绝缘介质层150和对应的漏极控制条144，漏极连接柱1217与对应的漏极控制条144之间以及源极连接柱1216与对应的漏极控制条144之间设置有绝缘介质层150中的绝缘介质。其中，在垂直于高度方向的方向上，漏极连接柱1217与对应的漏极控制条144之间的绝缘介质的厚度n1(标注在图12中)小于源极连接柱1216与对应的漏极控制条144之间的绝缘介质的厚度n2(标注在图12中)。

对于每个存储单元组121，由于本实施例中的漏极连接柱1217是空心的，当向该存储单元组121所对应的漏极控制条144施加一大于相应的位线电压(即与该存储单元组121连接的位线142的电压)的漏极控制电压时，该存储单元组121中的漏极连接柱1217比较容易发生反型，进而被导通。当漏极控制条144所接的电压低于相应的位线电压时，该存储单元组121中的漏极连接柱1217处于关断状态。

需要说明的是，虽然图16中仅示出了3个漏极控制条144(144-1、144-2以及144-3)，但图16仅仅是本申请存储块一实施例的局部结构示意图，本申请并不限制漏极控制条144的具体条数，本领域技术人员可以根据实际需求进行选择。

本申请通过设置每行存储子阵列120对应一个漏极控制条144，该行存储子阵列120中的每个存储单元组121的源极连接柱1216和漏极连接柱1217穿设于绝缘介质层150和对应的漏极控制条144，漏极连接柱1217与对应的漏极控制条144之间以及源极连接柱1216与对应的漏极控制条144之间设置有绝缘介质层150中的绝缘介质，漏极连接柱1217与对应的漏极控制条144之间的绝缘介质的厚度n1小于源极连接柱1216与对应的漏极控制条144之间的绝缘介质的厚度n2，使得能够根据实际需要控制每个存储单元组121中的漏极连接柱1217的导通状态，有利于实现存储块100针对特定一个存储单元130的读操作(即read bybit)、写操作(即PGM by bit)以及擦除操作(erase by bit)。

接下来，将具体描述存储块100如何实现针对特定一个存储单元130的读操作、写操作以及擦除操作。

当存储块100需要选中一个存储单元130(为方便描述，可以将选中的存储单元130记为目标单元)执行读操作时，存储块100可以选中一层中所有的第奇数或第偶数导电条111(也就是说，选中一层中一半的导电条111)施加第一字线选取电压，以执行层选择。通过层选择，可以选中目标单元所在的层。其中，第一字线选取电压可以是正电压，举例而言，可以是5V。对于其余未被选中的导电条111，可以接0V。

存储块100还可以选中一位线142(比如142-1)施加第一位线选取电压，以执行列选择。通过列选择，可以选中目标单元所在的列。其中，第一位线选取电压可以是正电压，举例而言，可以是1V。对于其余未被选中的位线142(比如142-2)，可以浮接。存储块100还可以选中一源极线141(比如141-2)施加第一源极选取电压，以执行行选择。通过行选择，可以选中目标单元所在的行。其中，第一源极选取电压可以是0V。对于其余未被选中的源极线141(比如141-1和141-3)，可以浮接。

存储块100还可以选中一漏极控制条144(比如144-2)施加一大于第一位线选取电压的漏极控制电压(比如2V，大于第一位线选取电压1V即可)，而其余的漏极控制条144(比如144-1和144-3)可以接0V(小于第一位线选取电压1V即可)，从而配合层选择、列选择以及行选择，选中目标单元执行读操作。其中，被选中的漏极控制条144及被选中的源极线141与同一行存储单元组121连接。

此外，在对目标单元执行读操作时，所有的基底电极线143可以浮接。如图2所示，若目标单元的浮栅结构12134中存储有电子，目标单元的阈值电压上升，目标单元中的导电条111作为控制栅接收到第一字线选取电压5V，此时第一字线选取电压不足以导通目标单元，即源区半导体结构12115和漏区半导体结构12116之间不存在导电沟道，因此源区半导体结构12115和漏区半导体结构12116之间不产生电流，读取的数据为“0”。

如图3所示，若目标单元的浮栅结构12134中未存储电子，目标单元中的导电条111作为控制栅接收到第一字线选取电压5V，此时第一字线选取电压足以导通目标单元，即源区半导体结构12115和漏区半导体结构12116之间存在导电沟道，源区半导体结构12115和漏区半导体结构12116之间产生电流，读取的数据为“1”。

当存储块100需要选中一个存储单元130(为方便描述，可以将选中的存储单元130记为目标单元)执行写操作时，存储块100可以选中一层中所有的第奇数或第偶数导电条111(也就是说，选中一层中一半的导电条111)施加第二字线选取电压，以执行层选择。通过层选择，可以选中目标单元所在的层。其中，第二字线选取电压可以是正电压，举例而言，可以是10V。对于其余未被选中的导电条111，可以浮接。

存储块100还可以选中一位线142(比如142-1)施加第二位线选取电压，以执行列选择。通过列选择，可以选中目标单元所在的列。其中，第二位线选取电压可以是负电压，举例而言，可以是-5V。对于其余未被选中的位线142(比如142-2)，可以浮接。

存储块100还可以选中一漏极控制条144(比如144-2)施加一大于第二位线选取电压的漏极控制电压(比如0V，大于第二位线选取电压-5V即可)，而在其余的漏极控制条144(比如144-1和144-3)上施加一小于第二位线选取电压-5V的漏极控制电压(比如-8V)，以执行行选择，选中目标单元所在的一行，从而配合层选择和列选择，选中目标单元执行写操作。

此外，在对目标单元执行写操作时，源极线141以及基底电极线143可以浮接。如图4所示，目标单元中的漏极接收到第二位线选取电压-5V，而源极浮接，使得电子从漏区半导体结构12116流向源区半导体结构12115。电子从漏区半导体结构12116流向源区半导体结构12115的过程中，需要从控制栅(即导电条111)的下方通过，而由于施加控制栅上的强正电场，一些电子被“拉入”目标单元的浮栅结构12134中。一旦进入，这些电子就不再有逃逸所需的能量，从而实现数据的写入，即以热载流子注入的方式来实现数据的写入。

当存储块100执行擦除操作时，存储块100可以选中一层中所有的第奇数或第偶数导电条111(也就是说，选中一层中一半的导电条)施加第三字线选取电压，以执行层选择。通过层选择，可以选中目标单元所在的层。其中，第三字线选取电压可以是负电压，举例而言，可以是-10V。对于其余未被选中的导电条111，可以浮接。

存储块100还可以选中一位线142(比如142-1)施加第三位线选取电压，以执行列选择。通过列选择，可以选中目标单元所在的列。其中，第三位线选取电压可以是正电压，举例而言，可以是5V。对于其余未被选中的位线142(比如142-2)，可以浮接。

存储块100还可以选中一漏极控制条144(比如144-2)施加一大于第三位线选取电压的漏极控制电压(比如6V，大于第三位线选取电压5V即可)，其余的漏极控制条144(比如144-1和144-3)可以接0V(小于第三位线选取电压5V即可)，以执行行选择，选中目标单元所在的行，从而配合层选择和列选择，选中一个目标单元执行擦除操作。

此外，在执行擦除操作时，还可以向基底电极线143施加0.5V的基底电压(如前所述，该基底电压小于第三位线选取电压5V，且远大于第三字线选取电压-10V即可)，并且所有的源极线141可以浮接。如图5所示，由于基底电压0.5V小于第三位线选取电压5V，漏区半导体结构12116靠近基底电极结构1212的部分被反型成P型，而远离基底电极结构1212的部分仍保持为N型，从而形成PN结，该PN结处会产生带带隧穿，产生电子和空穴，其中电子从漏极流走，而空穴在高电场的作用下进入浮栅结构12134，实现擦除操作。

在一些实施例中，存储块100还能够同时选中一个存储单元组121中一半的存储单元130执行擦除操作。

举例而言，存储块100可以选中每一层中所有的第奇数导电条111施加第三字线选取电压，而每一层中所有的第偶数导电条111，可以浮接。存储块100还可以选中一位线142(比如142-1)施加第三位线选取电压，以执行列选择，从而选中一列，对于其余未被选中的位线142(比如142-2)，可以浮接。存储块100还可以选中一漏极控制条144(比如144-2)施加一大于第三位线选取电压的漏极控制电压，而其余漏极控制条144(比如144-1和144-3)接0V，以执行行选择，从而与列选择配合选中一个存储单元组。在这种情况下，通过向所有的基底电极线施加0.5V的基底电压，即可选中一个存储单元组121中的所有的由第奇数导电条参与形成的存储单元131(即一个存储单元组121中一半的存储单元131)执行擦除操作。

类似地，存储块100可以选中每一层中所有的第偶数导电条111施加第三字线选取电压，而每一层中所有的第奇数导电条111，可以浮接。存储块100还可以选中一位线142(比如142-1)施加第三位线选取电压，以执行列选择，从而选中一列，对于其余未被选中的位线142(比如142-2)，可以浮接。存储块100还可以选中一漏极控制条144(比如144-2)施加一大于第三位线选取电压的漏极控制电压，而其余漏极控制条144(比如144-1和144-3)接0V，以执行行选择，从而与列选择配合选中一个存储单元组。在这种情况下，通过向所有的基底电极线施加0.5V的基底电压，即可选中一个存储单元组121中的所有的由第偶数导电条参与形成的存储单元131(即一个存储单元组121中一半的存储单元131)执行擦除操作。

需要说明的是，存储块100所包括的各种类型的连接线与存储阵列可以设置在同一个芯片上，或者分别设置在两个芯片上，比如，除字线以外的各种类型的连接线设置在一个芯片上，并通过3D接合技术堆叠在存储阵列所在的芯片上，实现两者之间的连接，本申请对此不作限制，本领域技术人员可以根据实际需求进行选择。

本申请通过设置存储阵列包括多个堆叠条状结构110和多个半导体结构对，多个堆叠条状结构110沿列方向间隔分布，每个堆叠条状结构110沿行方向延伸，且包括沿高度方向交替层叠的绝缘条112和导电条111，其中，每两个相邻的堆叠条状结构110之间设置若干半导体结构对，两个相邻的堆叠条状结构110及设置于其之间的若干半导体结构对参与形成一行存储子阵列120，两个相邻的堆叠条状结构110中的导电条111作为该行存储子阵列120的控制栅，每行存储子阵列120包括沿行方向分布的多个存储单元组121，每个存储单元组121包括一对应的半导体结构对以及一基底电极结构1212，所述半导体结构对包括在列方向上并排间隔设置的两个半导体结构1211，基底电极结构1212设置在两个半导体结构1211之间，半导体结构1211和基底电极结构1212分别沿高度方向延伸，提供了一种三维堆叠的结构，有利于提高存储块100的存储密度。

在本说明书的上述描述中，除非另有明确的规定和限定，术语“固定”、“安装”、“相连”或“连接”等术语应该做广义的理解。例如，就术语“连接”来说，其可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或者可以是两个元件内部的连通或两个元件的相互作用关系。因此，除非本说明书另有明确的限定，本领域技术人员可以根据具体情况理解上述术语在本发明中的具体含义。

根据本说明书的上述描述，本领域技术人员还可以理解如下使用的术语，例如“上”、“下”、“前”、“后”、“左”、“右”、“长度”、“宽度”、“厚度”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“轴向”、“径向”、“周向”、“中心”、“纵向”、“横向”、“顺时针”或“逆时针”等指示方位或位置关系的术语是基于本说明书的附图所示的方位或位置关系的，其仅是为了便于阐述本发明的方案和简化描述的目的，而不是明示或暗示所涉及的装置或元件必须要具有特定的方位、以特定的方位来构造和进行操作，因此上述的方位或位置关系术语不能被理解或解释为对本发明方案的限制。

另外，本说明书中所使用的术语“第一”或“第二”等用于指代编号或序数的术语仅用于描述目的，而不能理解为明示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”或“第二”的特征可以明示或者隐含地包括至少一个该特征。在本说明书的描述中，“多个”的含义是至少两个，例如两个，三个或更多个等，除非另有明确具体的限定。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (22)

1.一种存储块，其特征在于，包括：

存储阵列，包括多个堆叠条状结构和多个半导体结构对，所述多个堆叠条状结构沿列方向间隔分布，每个所述堆叠条状结构沿行方向延伸，且包括沿高度方向交替层叠的绝缘条和导电条；

其中，每两个相邻的所述堆叠条状结构之间设置若干所述半导体结构对，所述两个相邻的所述堆叠条状结构及设置于其之间的若干所述半导体结构对参与形成一行存储子阵列，所述两个相邻的所述堆叠条状结构中的所述导电条作为该行存储子阵列的控制栅；每行所述存储子阵列包括沿所述行方向分布的多个存储单元组，每个所述存储单元组包括一对应的所述半导体结构对以及一基底电极结构，所述半导体结构对包括在所述列方向上并排间隔设置的两个半导体结构，所述基底电极结构设置在所述两个半导体结构之间，所述半导体结构和所述基底电极结构分别沿所述高度方向延伸。

2.根据权利要求1所述的存储块，其特征在于，

每个所述半导体结构包括源区半导体结构、漏区半导体结构以及设置在所述源区半导体结构与所述漏区半导体结构之间的沟道半导体结构，所述源区半导体结构、所述漏区半导体结构以及所述沟道半导体结构分别沿所述高度方向延伸。

3.根据权利要求2所述的存储块，其特征在于，

每个所述存储单元组中，两个所述半导体结构的所述源区半导体结构在所述列方向上并排间隔设置，两个所述半导体结构的所述漏区半导体结构在所述列方向上并排间隔设置，每个所述半导体结构的所述漏区半导体结构与所述基底电极结构在垂直于所述列方向的平面上的投影重合。

4.根据权利要求2所述的存储块，其特征在于，

每个所述存储单元组中，在垂直于所述高度方向的平面上，两个所述半导体结构的所述沟道半导体结构的横截面分别呈弧状设置，且朝向远离彼此的方向弯曲。

5.根据权利要求2所述的存储块，其特征在于，

每个所述存储单元组对应的两个所述堆叠条状结构中，每个所述导电条作为该存储单元组的控制栅，用于构成一个存储单元，每个所述存储单元匹配对应的所述导电条的至少部分、所述基底电极结构的至少部分、以及对应的所述半导体结构中的所述沟道半导体结构、所述源区半导体结构以及所述漏区半导体结构的至少部分；

在所述列方向上，每个所述存储单元组第一侧的所述堆叠条状结构作为与该存储单元组对应的第一堆叠条状结构，每个所述存储单元组第二侧的所述堆叠条状结构作为与该存储单元组对应的第二堆叠条状结构，所述第一侧和所述第二侧相对；

所述第一堆叠条状结构中的每个所述导电条作为该存储单元组的第一控制栅，用于构成一个第一存储单元；所述第二堆叠条状结构中的每个所述导电条作为该存储单元组的第二控制栅，用于构成一个第二存储单元。

6.根据权利要求5所述的存储块，其特征在于，

非边缘处的每个所述堆叠条状结构对应两行所述存储子阵列，非边缘处的每个所述堆叠条状结构中的每个所述导电条作为对应的一行所述存储子阵列中的每个所述存储单元组的控制栅，用于构成一个所述第一存储单元，并作为对应的另一行所述存储子阵列中的每个所述存储单元组的第二控制栅，用于构成一个所述第二存储单元；

每个所述堆叠条状结构中的每个所述导电条作为一条字线。

7.根据权利要求1所述的存储块，其特征在于，

每个所述存储单元组对应两个所述堆叠条状结构；

每个所述存储单元组还包括两个存储结构，每个所述存储结构设置在对应的一个所述半导体结构与对应的一个所述堆叠条状结构之间。

8.根据权利要求7所述的存储块，其特征在于，

所述存储结构为电荷能陷存储结构，且沿所述高度方向延伸；

所述存储结构包括第一介质结构、电荷存储结构和第二介质结构，所述第一介质结构设置在所述电荷存储结构与对应的一个所述堆叠条状结构之间，所述电荷存储结构设置在所述第一介质结构与所述第二介质结构之间，所述第二介质结构设置在所述电荷存储结构与对应的一个所述半导体结构之间。

9.根据权利要求7所述的存储块，其特征在于，

所述存储结构包括沿所述高度方向分布的多个浮栅存储结构，每个浮栅存储结构参与形成一个存储单元；

所述浮栅存储结构包括浮栅结构和包裹所述浮栅结构的介质层，每个所述存储单元中，所述浮栅存储结构设置在对应的一个所述导电条与对应的一个所述半导体结构之间，且所述浮栅结构的任意表面均被所述介质层覆盖。

10.根据权利要求2所述的存储块，其特征在于，

每个所述存储单元组进一步包括沿所述高度方向延伸的源极结构和漏极结构；

其中，所述源极结构分别与两个所述半导体结构的所述源区半导体结构连接，所述漏极结构分别与两个所述半导体结构的所述漏区半导体结构连接。

11.根据权利要求10所述的存储块，其特征在于，

每个所述存储单元组对应两个所述堆叠条状结构；

对于每个所述存储单元组，所述源极结构与对应的两个所述堆叠条状结构之间通过绝缘介质间隔，所述漏极结构与对应的两个所述堆叠条状结构之间通过绝缘介质间隔。

12.根据权利要求10所述的存储块，其特征在于，

每个所述存储单元组中，所述源极结构、所述漏极结构以及两个所述半导体结构所围设形成的区域内设置有第一绝缘结构；

所述基底电极结构设置于所述源极结构、所述漏极结构以及所述半导体结构所围设形成的区域内，所述基底电极结构与所述源极结构、所述漏极结构以及所述半导体结构之间通过所述第一绝缘结构间隔设置。

13.根据权利要求10所述的存储块，其特征在于，

在所述行方向上，每个所述存储单元组中的源极结构/漏极结构与相邻的另一所述存储单元组中的源极结构/漏极结构之间，设置有第二绝缘结构；或者

在所述行方向上，两个相邻的所述存储单元组包括所述漏极结构、两个所述半导体结构、所述源极结构、两个所述半导体结构以及所述漏极结构，以共享同一所述源极结构，且相邻两个所述存储单元组中的所述漏极结构与相邻的另一相邻两个所述存储单元组中的所述漏极结构之间，设置有第二绝缘结构。

14.根据权利要求1所述的存储块，其特征在于，

相邻两行所述存储子阵列中的所述存储单元组彼此对齐或者彼此错位。

15.一种存储单元，其特征在于，包括：

半导体组件，包括源区半导体、漏区半导体以及沟道半导体，所述沟道半导体设置在所述源区半导体和所述漏区半导体之间，并与所述源区半导体和所述漏区半导体并排设置；

控制栅，对应于所述沟道半导体设置于所述半导体组件的一侧；以及

至少一个基底电极，对应于所述源区半导体和所述漏区半导体中的至少一个且电连接对应的所述源区半导体和/或所述漏区半导体的另一侧，用于被施加基底电压。

16.根据权利要求15所述的存储单元，其特征在于，

所述控制栅与所述半导体组件之间设置有存储组件；

所述基底电极与所述源区半导体和/或所述漏区半导体之间设置有中间介质层。

17.根据权利要求16所述的存储单元，其特征在于，

所述存储组件为电荷能陷存储组件，所述电荷能陷存储组件包括第一介质层、电荷存储层和第二介质层，所述第一介质层设置在所述电荷存储层与所述控制栅之间，所述电荷存储层设置于所述第一介质层和所述第二介质层之间，所述第二介质层设置于所述电荷存储层与所述半导体组件之间；或

所述存储组件为浮栅存储组件，所述浮栅存储组件包括第一介质层、浮栅和第二介质层，所述第一介质层设置在所述浮栅与所述控制栅之间，所述浮栅设置于所述第一介质层和所述第二介质层之间，所述第二介质层设置于所述浮栅与所述半导体组件之间。

18.根据权利要求15所述的存储单元，其特征在于，

所述源区半导体、漏区半导体以及沟道半导体分别为单晶硅半导体或者多晶硅半导体。

19.根据权利要求15中所述的存储单元，其特征在于，

所述基底电极与所述漏区半导体的另一侧电连接，所述存储单元进一步包括与所述漏区半导体的一侧电连接的漏极；

所述存储单元经由所述控制栅接收字线电压，经由所述漏极接收位线电压，经由所述基底电极接收基底电压，以执行擦除操作，其中，所述基底电压低于所述位线电压，且高于所述字线电压。

20.根据权利要求19所述的存储单元，其特征在于，

在执行所述擦除操作时，基于所述基底电压，所述漏区半导体的靠近所述基底电极的至少一部分被反型，以与所述漏区半导体的远离所述基底电极的至少另一部分之间形成PN结。

21.一种存储器，其特征在于，包括：

存储单元组，包括源极端、漏极端、在高度方向上与所述源极端连接的源极连接柱、以及在所述高度方向上与所述漏极端连接的漏极连接柱；以及

绝缘介质层，设置于所述存储单元组在所述高度方向上的一侧，所述绝缘介质层中设置有漏极控制条，所述漏极连接柱和所述源极连接柱穿设于所述绝缘介质层和所述漏极控制条，所述漏极连接柱与所述漏极控制条之间以及所述源极连接柱与所述漏极控制条之间设置有所述绝缘介质层中的绝缘介质；

其中，在垂直于所述高度方向的方向上，所述漏极连接柱与所述漏极控制条之间的绝缘介质的厚度小于所述源极连接柱与所述漏极控制条之间的绝缘介质的厚度。

22.根据权利要求21所述的存储器，其特征在于，

所述漏极连接柱为空心柱状结构，其内部设置有绝缘介质。