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CN117878140A - 一种存储器结构及其集成方法 - Google Patents

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CN117878140A CN202410023980.0A CN202410023980A CN117878140A CN 117878140 A CN117878140 A CN 117878140A CN 202410023980 A CN202410023980 A CN 202410023980A CN 117878140 A CN117878140 A CN 117878140A
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drain
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黄如
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Peking University
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种存储器结构及其集成方法，属于半导体技术领域。所述存储器结构位于一个半导体衬底上，自下而上包括晶体管层、中间金属互连层、放大电容层和上层金属互连层，晶体管层包括并排放置的一个N型和一个P型低功耗双导器件，中间金属互连层包括接触孔、SN互连线通孔、金属互连线、接触孔间介质和金属互连线间介质，放大电容层包括下极板层、介质层和上极板层，上层金属互连层包括上极板通孔、金属互连线、接触孔间介质和金属互连线间介质。该存储器结构通过与硅基CMOS单片集成实现制备，具有无串扰、低功耗、且读写速度满足电路需求的优势，其集成方法成本较低、技术可迭代性强。

Description

一种存储器结构及其集成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种存储器结构及其集成方法。
背景技术
随着半导体技术的不断进步，器件尺寸不断减小，电路性能不断提升，芯片功耗密度也急剧增大，低功耗已经成为一个重要设计方向。传统的MOSFET器件受限于漂移扩散的导通机制，亚阈值斜率高于60mV/dec，关态电流与开态电流的优化之间存在折中关系。因此，需要发明一种新型的低功耗双导器件，以及基于此器件的存储器。
发明内容
为了解决现有技术中的问题，本发明提出了一种存储器结构及其集成方法，该存储器结构包括一种新型的低功耗双导器件，从而在无读写串扰的同时具有比传统存储器更低的功耗。
本发明技术方案如下：
一种存储器结构，其特征在于，位于一个半导体衬底上，自下而上包括晶体管层、中间金属互连层、放大电容层和上层金属互连层。其中，晶体管层包括两个并排放置的低功耗双导器件，左侧为P型的低功耗双导器件，右侧为N型的低功耗双导器件。中间金属互连层包括接触孔、SN互连线通孔、金属互连线、接触孔间介质和金属互连线间介质。放大电容层包括下极板层、介电层和上极板层。上层金属互连层包括上极板通孔、金属互连线、接触孔间介质和金属互连线间介质。
具体的，晶体管层的两个器件的引出电极与中间金属互连层的接触孔一一对应连接，左侧的P型低功耗双导器件，其引出电极从左至右依次为衬底引出电极、漏电极、栅电极和源电极。右侧的N型低功耗双导器件，其引出电极从左至右依次为漏电极、栅电极、源电极和衬底引出电极。中间金属互连层的接触孔为若干个长方体，接触孔中间填满了接触孔间介质。中间金属互连层的金属互连线为若干个长方体，金属互连线中间填满了金属互连线间介质，金属互连线分为下层金属互连线与上层金属互连线两部分。接触孔的下面与晶体管层的低功耗双导器件的引出电极连接，接触孔的上面与下层金属互连线连接。具体的连接关系为，P型低功耗双导器件的衬底引出电极通过接触孔与VDD金属互连线连接，P型低功耗双导器件的漏电极通过接触孔与WBL金属互连线连接，P型低功耗双导器件的栅电极通过接触孔与WWL金属互连线连接，P型低功耗双导器件的源电极通过接触孔与SN金属互连线连接，N型低功耗双导器件的漏电极通过接触孔与RBL金属互连线连接，N型低功耗双导器件的栅电极通过接触孔与SN金属互连线连接，N型低功耗双导器件的源电极通过接触孔与VSS金属互连线连接，N型低功耗双导器件的衬底电极通过接触孔与VDD金属互连线连接。下层金属互连线中的两个SN金属互连线，通过两个SN互连线通孔，分别与上层金属互连线连接。放大电容层中的下极板层、介电层和上极板层为三个相同大小的长方体，三者自下而上依次排列。下极板层的下面和中间金属互连层的上层金属互连线连接，上极板层的上面和上层金属互连层的上极板通孔连接。上极板通孔由若干个长方体组成，上极板通孔之间以及放大电容层外侧区域均填满接触孔间介质，上极板通孔连接RWL金属互连线，RWL金属互连线外侧填满金属互连线间介质。
具体的，上述存储器结构中除低功耗双导器件以外的其他部分材料为：
上极板层和下极板层的材料为氮化钛、氮化钽、钨、钛、钽等一种金属或者金属的组合，介电层材料为氧化铪(HfO2)、氧化锆(ZrO2)、铪锆氧(HZO)、氧化硅(SiO2)等氧化物介质材料。金属互连线的材料为铜、钽、氮化钽的组合，或者铝等，上极板通孔和SN互连线通孔的材料与金属互连线的材料相同。接触孔的材料为或者钨、钛、氮化钛的组合，或者铝等。金属间介质层和接触孔间介质层的材料为二氧化硅、氟掺杂二氧化硅、碳掺杂二氧化硅、多孔二氧化硅或是其他介电常数不大于二氧化硅的介电材料与氮化硅的组合。
下面详细介绍低功耗双导器件：
该低功耗双导器件，包括栅区域、源区域、漏区域、沟道区域、衬底区域和衬底引出区域六个部分。该器件可以基于一个半导体衬底制备得到，其特征是：
空间位置上，通过相邻的三个浅沟槽隔离定义器件的边界，器件的栅区域、源区域、漏区域、沟道区域和衬底区域五个部分横向上均位于一侧的两个浅沟槽隔离内，器件的衬底引出区域位于另一侧的两个浅沟槽隔离内。源区域、漏区域、沟道区域、衬底区域和衬底引出区域位于同一个半导体衬底上，源区域、漏区域和沟道区域位于该半导体衬底靠近表面的部分，沿着横向的方向依次为源区域、沟道区域和漏区域，源区域和漏区域的空间位置可以互换。衬底区域位于源区域、沟道区域和漏区域三者的下方。栅区域位于该半导体衬底的上方。
几何结构上，栅区域由栅介质层、栅导电层、栅金属层和栅隔离层四部分组成，栅介质层、栅导电层和栅金属层自下而上依次排列，栅金属层作为栅电极存在。栅隔离层由补偿隔离层和复合主隔离层组成，补偿隔离层位于靠近源区域的栅侧壁上和靠近漏区域的栅侧壁上，复合主隔离层位于靠近漏区域的补偿隔离层上。源区域由源金属层和源半导体层两部分组成，源金属层作为源电极存在。源金属层纵向上位于上述半导体衬底的表面及其内部一定深度处，源金属层横向上位于靠近源区域的栅侧壁附近到源区域边界处，源半导体层包裹在源金属层的周围且具有一定的宽度。源半导体层由源扩展层和源掺杂层两部分组成，源扩展层将源金属层完全包裹但包裹宽度较窄，源掺杂层横向上只包裹了源金属层靠近源区域边界处的一部分，源掺杂层纵向上包裹了源金属层较宽的宽度。漏区域由漏金属层和漏半导体层两部分组成，漏金属层作为漏电极存在。漏金属层纵向上位于上述半导体衬底的表面及其内部一定深度处，漏金属层横向上位于靠近漏区域的复合主隔离层边界附近到漏区域边界处，漏半导体层包裹在漏金属层的周围且具有一定的宽度。漏半导体层由漏扩展层和漏掺杂层两部分组成，漏扩展层将漏金属层完全包裹但包裹宽度较窄，漏掺杂层也将漏金属层完全包裹但包裹宽度较宽。沟道区域纵向上位于上述半导体衬底的表面及其内部一定深度处，深度与源区域、漏区域的深度一致，横向上位于源区域和漏区域中间，由沟道半导体层组成。衬底区域纵向上位于上述半导体衬底内部以及源区域、漏区域、沟道区域的下方，横向上位于源区域边界到漏区域边界之间，由第一层衬底层、上层阱层、下层阱层三部分组成。第一层衬底层纵向上位于衬底区上边界到上层阱层上边界之间，上层阱层上边界距离上述半导体衬底表面大于200nm，上层阱层下边界位于浅沟槽隔离底部附近，下层阱层上边界与上层阱层下边界重合，下层阱层下边界为衬底区下边界。上述衬底区域的下层阱层通过衬底引出区域引出，该衬底引出区域包括N型引出阱、N型注入区和衬底金属层共同组成，衬底金属层作为衬底电极存在。
组成材料上，栅介质层材料可以是SiO2、SiO2和HfO2组成的叠层材料、SiO2和杂质掺杂的HfO2组成的叠层材料，杂质掺杂的HfO2中的杂质可以是硅(Si)、镧(La)、锆(Zr)、铝(Al)、钛(Ti)、氮(N)等，栅介质层的厚度为1nm到5nm之间。栅导电层材料可以是杂质掺杂的多晶硅材料，或者多层金属组成的叠层材料，对于N型器件，多晶硅中的掺杂杂质可以是磷或者砷，多层金属叠层材料包括TiN、TaN、TiAl、Al等，对于P型器件，多晶硅中的掺杂杂质可以是硼或者氟化硼，多层金属叠层材料包括TiN、TaN等，栅导电层的厚度为10nm到500nm之间。栅金属层材料为镍硅、钛硅或钴硅等金属硅化物。补偿隔离层材料可以是氧化硅和氮化硅或氮氧硅的叠层材料，补偿隔离层的厚度为2nm到20nm之间。复合主隔离层材料为氧化硅和氮化硅或氮氧硅组成的叠层材料，复合主隔离层的厚度为20nm到70nm之间。源金属层和漏金属层材料可以是镍硅、钛硅或钴硅等金属硅化物。源半导体层材料为重掺杂的硅(Si)、重掺杂的锗硅(SiGe)或者重掺杂的碳硅(SiC)等重掺杂半导体材料，峰值掺杂浓度大于1E20cm-3。如果是P型器件，源半导体层的掺杂类型为N型，掺杂杂质可以是磷或者砷等五价元素及其化合物，如果是N型器件，源半导体层的掺杂类型为P型，掺杂杂质可以是硼或者氟化硼等三价元素及其化合物。漏半导体层材料为重掺杂的硅(Si)、重掺杂的锗硅(SiGe)或者重掺杂的碳硅(SiC)等重掺杂半导体材料，峰值掺杂浓度大于1E20cm-3。如果是N型器件，漏半导体层的掺杂类型为N型，掺杂杂质可以是磷或者砷等五价元素及其化合物，如果是P型器件，漏半导体层的掺杂类型为P型，掺杂杂质可以是硼或者氟化硼等三价元素及其化合物。沟道半导体层材料为轻掺杂的硅，掺杂类型可以是N型或者P型，掺杂浓度小于1E16cm-3，如果是N型掺杂，掺杂杂质可以是磷或者砷等五价元素及其化合物，如果是P型掺杂，掺杂杂质可以是硼或者氟化硼等三价元素及其化合物。第一层衬底层材料为轻掺杂的硅，掺杂类型可以是N型或者P型，掺杂浓度小于1E16cm-3，如果是N型掺杂，掺杂杂质可以是磷或者砷等五价元素及其化合物，如果是P型掺杂，掺杂杂质可以是硼或者氟化硼等三价元素及其化合物。上层阱层材料为中等掺杂的硅，掺杂类型为P型，峰值掺杂浓度大于5E16cm-3，掺杂杂质可以是硼或者氟化硼等三价元素及其化合物。下层阱层材料为中等掺杂的硅，掺杂类型为N型，峰值掺杂浓度大于5E16cm-3，掺杂杂质可以是磷或者砷等五价元素及其化合物。浅沟槽隔离的材料为氧化硅等氧化物。N型引出阱和N型注入区的材料为中等掺杂的硅，掺杂杂质可以是磷或者砷等五价元素及其化合物，N型引出阱的峰值掺杂浓度大于5E16cm-3，N型注入区的峰值掺杂浓度大于1E18cm-3。衬底金属层材料为镍硅、钛硅或钴硅等金属硅化物。
本发明所提出的存储器结构，具有低功耗优势，且无串扰，读写速度可以满足电路需求，这得益于所提出的低功耗双导器件具有以下特性：
一、所提出的低功耗双导器件可以实现双向导通，使得所设计的存储器结构无串扰
以N型低功耗双导器件为例，当器件处于开启状态，即沟道表面反型时，源金属层与源半导体层之间组成了肖特基结，沟道表面反型层与源半导体层之间组成了PN结。因此，所提出的器件存在两个电流通路，第一个电流通路是载流子从源金属层以肖特基热发射和肖特基直接隧穿的方式进入沟道表面反型层，然后再以漂移扩散的方式进入漏半导体层，然后再以肖特基热发射和肖特基直接隧穿的方式进入漏金属层。第二个电流通路是载流子从源金属层以肖特基热发射和肖特基直接隧穿的方式进入源半导体层，再从源半导体层以带带隧穿的方式进入沟道表面反型层，然后再以漂移扩散的方式进入漏半导体层，然后再以肖特基热发射和肖特基直接隧穿的方式进入漏金属层。当漏端电压高于源端电压时，源半导体层与漏半导体层之间为反偏PN结，此时以第二个电流通路为主，电流从漏端流向源端。当源端电压高于漏端电压时，源半导体层与漏半导体层之间为正偏PN结，此时以第一个电流通路为主，电流从源端流向漏端。由于第一个电流通路和第二个电流通路的导通能力均受到器件栅电压的控制，所以所提出的低功耗双导器件可以实现双向导通，P型器件同理。
二、具有低静态功耗的优势，使得所设计的存储器结构具有低功耗优势
以N型低功耗双导器件为例，当沟道表面处于积累状态时，沟道表面积累层与漏半导体层之间形成PN结，若器件的栅漏电压差较高，使得该PN结处于反偏状态并且隧穿窗口开启，那么就有空穴从漏半导体层通过带带隧穿的方式进入沟道表面积累层，从而增大了器件的关态电流。但是，本发明设计的器件，漏金属层横向上位于靠近漏区域的复合主隔离层边界附近到漏区域边界处，漏半导体层包裹在漏金属层的周围且具有较窄的宽度。进而使得漏半导体层距离靠近漏端的栅边界具有较宽的距离，大约相当于复合主隔离层的宽度。又沟道表面积累层主要位于栅区域下方，因此增大了沟道表面积累层与漏半导体层之间的最小隧穿宽度，有助于抑制沟道表面积累层与漏半导体层之间的带带隧穿电流、降低器件的关态电流，使得所提出的低功耗双导器件具有低静态功耗的优势，P型器件同理。
此外，衬底区的上层阱层和下层阱层在实际电路中组成零偏置或者反向偏置的PN结，可以抑制相邻器件之间同种掺杂类型的源半导体层和漏半导体层之间的漏电，从而可以进一步降低静态功耗。
三、导通电流可以满足实际电路工作需求，使得所设计的存储器结构的读写速度可以满足电路需求
在所提出的低功耗双导器件中，源半导体层中掺杂的杂质在金属和半导体之间的固溶度不同，使得半导体中的杂质峰值浓度的位置平移至源金属层和源半导体层的边界处，进而使得沟道表面反型层与源半导体层之间的隧穿势垒变薄、带带隧穿几率增大，也使得沟道表面反型层与源金属层之间的隧穿势垒变薄、直接隧穿几率增大，因此可以增大上述第一个电流通路中肖特基直接隧穿电流和上述第二个电流通路中的带带隧穿电流，最终使得器件的导通电流增大，从而使得导通电流可以满足实际电路工作需求。
上述存储器结构可以通过下述集成方法制备得到。
一种将所提出的存储器结构与硅基CMOS单片集成的集成方法，其特征在于，包括如下步骤：
步骤1：选择高阻硅对应的晶圆片进行器件和电路制备；
步骤2：形成浅沟槽隔离(STI)，具体的方法是用光刻和硬掩模的方式定义有源区，然后在有源区以外的地方以各向异性的方式刻蚀硅槽，再在硅槽内填充氧化物，然后用快速热退火(RTA)的方式使填充氧化物更加坚硬，填充完毕后通过CMP的方式进行表面平坦化；
步骤3：在硅片表面生长新的牺牲氧化层，然后通过光刻的方式定义nMOSFET器件区域；
步骤4：通过离子注入的方式形成nMOSFET器件的P型掺杂阱，注入以后去胶；
步骤5：通过光刻的方式定义pMOSFET器件区域和低功耗双导器件的衬底引出区域；
步骤6：通过离子注入的方式形成pMOSFET器件的N型掺杂阱和低功耗双导器件的N型引出阱，注入以后去胶；
步骤7：通过光刻的方式定义低功耗双导器件区域；
步骤8：通过离子注入的方式形成低功耗双导器件的上层阱层和下层阱层，注入以后去胶；
步骤9：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤10：形成CMOS器件和低功耗双导器件的栅介质层，具体的方法是在核心管和IO管区域分别淀积不同厚度的介质层，并通过光刻、硬掩模和刻蚀的方式图形化；
步骤11：形成CMOS器件和低功耗双导器件的栅导电层，具体的方法是淀积栅导电层材料，并通过光刻、硬掩模和刻蚀的方式图形化；
步骤12：退火，提升栅介质层可靠性，提升栅导电层的导电能力；
步骤13：在栅侧壁形成补偿隔离层，具体的方法是在栅侧壁淀积再氧化层，然后淀积一层隔离介质层，然后通过各向异性的方式进行回刻蚀；
步骤14：通过光刻的方式定义nMOSFET器件区域、pMOSFET的衬底引出区和低功耗双导器件的衬底引出区；
步骤15：通过离子注入的方式形成nMOSFET器件的NLDD区域、pMOSFET器件衬底引出区的NLDD区域和低功耗双导器件衬底引出区中的N型注入区，注入以后去胶；
步骤16：通过光刻的方式定义pMOSFET器件区域和nMOSFET的衬底引出区；
步骤17：通过离子注入的方式形成pMOSFET器件的PLDD区域和nMOSFET器件衬底引出区的PLDD区域，注入以后去胶；
步骤18：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤19：在栅侧壁形成复合主隔离层，具体的方法是在栅侧壁淀积主隔离介质层，然后通过各向异性的方式进行回刻蚀；
步骤20：通过光刻或硬掩模的方式定义出nMOSFET器件区域和pMOSFET的衬底引出区、低功耗双导器件衬底引出区和低功耗双导器件中N型掺杂的源掺杂层、N型掺杂的漏掺杂层；
步骤21：通过离子注入或外延的方式形成nMOSFET的N+SD区域、pMOSFET器件衬底引出区的N+SD区、低功耗双导器件衬底引出区的N型注入区和低功耗双导器件中N型掺杂的源掺杂层、N型掺杂的漏掺杂层，之后去胶或者去掉硬掩模；
步骤22：通过光刻或硬掩模的方式定义出pMOSFET器件区域、nMOSFET器件的衬底引出区和低功耗双导器件中P型掺杂的源掺杂层、P型掺杂的漏掺杂层；
步骤23：通过离子注入或外延的方式形成pMOSFET的P+SD区域、nMOSFET器件衬底引出区的P+SD区和低功耗双导器件中P型掺杂的源掺杂层、P型掺杂的漏掺杂层，之后去胶或者去掉硬掩模；
步骤24：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤25：用硬掩模的方式定义低功耗双导器件的源端区域；
步骤26：用刻蚀的方式去掉低功耗双导器件源端的复合主隔离层，保留补偿隔离层；
步骤27：去除硬掩模，用光刻的方式定义低功耗双导器件中N型掺杂的源扩展层和N型掺杂的漏扩展层；
步骤28：用离子注入的方式形成低功耗双导器件中N型掺杂的源扩展层和N型掺杂的漏扩展层，注入之后去胶；
步骤29：用光刻的方式定义低功耗双导器件中P型掺杂的源扩展层和P型掺杂的漏扩展层；
步骤30：用离子注入的方式形成低功耗双导器件中P型掺杂的源扩展层和P型掺杂的漏扩展层，注入之后去胶；
步骤31：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤32：形成自对准金属硅化物，其中，位于低功耗双导器件中源区域的自对准硅化物和漏区域的自对准硅化物形成低功耗双导器件的源金属层和漏金属层，位于低功耗双导器件中栅区域的自对准硅化物形成低功耗双导器件的栅电极，位于低功耗双导器件中衬底引出区域的自对准金属硅化物形成低功耗双导器件的衬底电极。具体方法是去除器件表面的氧化物，然后通过淀积金属、退火、刻蚀多余金属与金属硅化物等方式在硅和多晶硅表面形成金属硅化物；
步骤33：形成接触孔间介质层，具体方法是用化学气相沉积(CVD)的方法生长接触孔间介质层并通过化学机械抛光的方法将表面平整化；
步骤34：用光刻的方式定义栅接触孔以外的接触孔区域，并用反应离子刻蚀(RIE)和湿法腐蚀的方法形成栅接触孔以外的接触孔区域；
步骤35：填充接触孔材料并通过化学机械抛光的方法将表面平整化，形成除栅接触孔以外的接触孔；
步骤36：用光刻的方式定义栅接触孔区域，并用反应离子刻蚀(RIE)和湿法腐蚀的方法形成栅接触孔区域；
步骤37：填充接触孔材料并通过化学机械抛光的方法将表面平整化，形成栅接触孔；
步骤38：形成金属间介质层，具体方法是用化学气相沉积(CVD)的方法生长金属间介质层并通过化学机械抛光的方法将表面平整化；
步骤39：用光刻的方式定义金属互连线区域，并用反应离子刻蚀(RIE)和湿法腐蚀的方法形成金属互连线区域；
步骤40：填充金属互连线材料，并通过化学机械抛光的方法将表面平整化，形成金属互连线；
步骤41：形成接触孔间介质层，具体方法是用化学气相沉积(CVD)的方法生长接触孔间介质层并通过化学机械抛光的方法将表面平整化；
步骤42：用光刻的方式定义SN互连线通孔区域，并用反应离子刻蚀(RIE)和湿法腐蚀的方法形成SN互连线通孔区域；
步骤43：填充SN互连线通孔材料，并通过化学机械抛光的方法将表面平整化，形成SN互连线通孔；
步骤44：形成金属间介质层，具体方法是用化学气相沉积(CVD)的方法生长金属间介质层并通过化学机械抛光的方法将表面平整化；
步骤45：用光刻的方式定义金属互连线区域，并用反应离子刻蚀(RIE)和湿法腐蚀的方法形成金属互连线区域；
步骤46：填充金属互连线材料，并通过化学机械抛光的方法将表面平整化，形成金属互连线；
步骤47：淀积下电极层材料、介电层材料、上电极层材料；
步骤48：通过光刻和反应离子刻蚀(RIE)的方法图形化电容器；
步骤49：形成接触孔间介质层，具体方法是用化学气相沉积(CVD)的方法生长接触孔间介质层并通过化学机械抛光的方法将表面平整化；
步骤50：用光刻的方式定义上极板通孔区域，并用反应离子刻蚀(RIE)的方法形成上极板通孔区域；
步骤51：填充上极板通孔材料，并通过化学机械抛光的方法将表面平整化，形成上极板通孔；
步骤52：形成金属间介质层，具体方法是用化学气相沉积(CVD)的方法生长金属间介质层并通过化学机械抛光的方法将表面平整化；
步骤53：用光刻的方式定义金属互连线区域，并用反应离子刻蚀(RIE)和湿法腐蚀的方法形成金属互连线区域；
步骤54：填充金属互连线材料，并通过化学机械抛光的方法将表面平整化，形成金属互连线；
步骤55：退火。
进一步，具体的：
步骤1中的晶圆片掺杂类型可以为硼或者磷，晶圆片的电阻率应大于8Ohm-cm；
步骤2中STI的厚度应在200nm-1000nm之间；
步骤3中牺牲氧化层厚度在1nm至2nm之间；
步骤4和步骤6中的离子注入条件为成熟CMOS工艺中的阱注入条件，P型掺杂阱的杂质可以是硼或者氟化硼，N型掺杂阱的杂质可以是磷或者砷；
步骤8中通过离子注入的杂质有N型和P型两种，N型杂质可以是磷或者砷，注入能量为100keV到500keV之间，注入剂量在2E12cm-2到5E13cm-2之间，P型杂质可以是硼或者氟化硼，注入能量为40keV到300keV之间，注入剂量在2E12cm-2到5E13cm-2之间；
步骤9中的退火条件为成熟CMOS工艺中针对掺杂阱的退火条件；
步骤10中的栅介质层材料可以是SiO2、SiO2和HfO2组成的叠层材料、SiO2和杂质掺杂的HfO2组成的叠层材料，杂质掺杂的HfO2中的杂质可以是硅(Si)、镧(La)、镐(Zr)、铝(Al)、钛(Ti)、氮(N)等，栅介质层材料的厚度为1nm到5nm之间，硬掩模是用来定义核心管和IO管器件区域的，硬掩模材料可以是氮化硅或氮氧硅和氧化硅的叠层材料；
步骤11中的栅导电层材料可以是杂质掺杂的多晶硅材料，或者多层金属组成的叠层材料，对于N型器件，多晶硅中的掺杂杂质可以是磷或者砷，多层金属叠层材料包括TiN、TaN、TiAl、Al等，对于P型器件，多晶硅中的掺杂杂质可以是硼或者氟化硼，多层金属叠层材料包括TiN、TaN等，栅导电层材料的厚度为10nm到500nm之间，硬掩模材料可以是氮化硅或氮氧硅和氧化硅的叠层材料；
步骤12中的退火条件为成熟CMOS工艺中针对栅介质层和栅导电层的退火条件；
步骤13中的隔离层材料可以是氮化硅或氮氧硅，补偿隔离层的厚度为2nm到20nm之间；
步骤15和步骤17中的离子注入条件为成熟CMOS工艺中的NLDD和PLDD注入条件，PLDD的杂质可以是硼、氟化硼、锗、碳等，N型掺杂阱的杂质可以是磷、砷、锗、碳等；
步骤18中的退火条件为成熟CMOS工艺中针对NLDD和PLDD的退火条件；
步骤19中的主隔离介质层材料为氧化硅和氮化硅或氮氧硅组成的叠层材料，主隔离介质层厚度为20nm到70nm之间；
步骤20和步骤22中的硬掩模材料可以是氮化硅或氮氧硅和氧化硅的叠层材料；
步骤21中的离子注入的条件为成熟CMOS工艺中N+SD注入条件，注入杂质可以是磷、砷、锗等，外延材料为磷掺杂的硅或者磷掺杂的碳化硅(SiC)；
步骤23中的离子注入的条件为成熟CMOS工艺中P+SD注入条件，注入杂质可以是硼、氟化硼、锗等，外延材料为硼掺杂的硅或者硼掺杂的锗硅(SiGe)；
步骤24中的退火条件为成熟CMOS工艺中针对N+SD和P+SD的退火条件；
步骤25中的硬掩模材料可以是氮化硅或氮氧硅和氧化硅的叠层材料；
步骤26的目的是为了结合步骤32在所提出的器件中自对准的形成源金属层和漏金属层；
步骤28中的离子注入杂质可以是磷或者砷，注入能量为1keV到30keV之间，注入剂量为1E15cm-2到1E16cm-2之间；
步骤30中的离子注入杂质可以是硼或者氟化硼，注入能量为1keV到30keV之间，注入剂量为1E15cm-2到1E16cm-2之间；
步骤31中的退火方式为激光退火，退火温度为1000℃到2000℃之间，退火时间为0.1ms到1000s之间；
步骤32中淀积的金属可以是钛、镍和钴等可以与硅、多晶硅反应生成金属硅化物的金属；
步骤35至步骤54中填充金属互连线材料、接触孔材料、SN互连线通孔材料和上电极通孔材料的方法为磁控溅射(Sputter)、化学气相沉积(CVD)、原子层沉积(ALD)或者电镀(Electroplate)中的一种或者它们的组合；
步骤33、步骤41和步骤49中的接触孔间介质层材料的厚度为80nm至250nm之间；
步骤38、步骤44和步骤52中的金属间介质层材料的厚度为120nm至500nm之间；
步骤47中淀积下电极层材料和上电极层材料的方法是磁控溅射(Sputter)、化学气相沉积(CVD)或者原子层沉积(ALD)中的一种，淀积介电层材料的方法为原子层沉积(ALD)；
步骤55中的退火方式可以是快速热退火(RTA)、炉管退火(Furnace)、激光退火(Laser)或者尖峰退火(Spike)中的一种或者几种退火方式的组合。
本发明所提出的集成方法的具体技术效果如下：
一、本发明提出的集成方法可以在现有的硅基CMOS逻辑工艺平台将所提出的存储器和硅基CMOS器件单片集成，成本较低
本发明提出的存储器结构及其集成方法，利用现有的硅基CMOS逻辑工艺平台即可完成制备，且不会引入额外的热预算，没有改动CMOS器件对应的工艺，不会影响CMOS器件性能，可以较低的成本引入现有硅基CMOS逻辑工艺平台。
二、本发明提出的集成方法适用于现有的多个集成电路工艺节点，具有技术可迭代性
本发明提出的存储器结构及其集成方法，其中所提出的低功耗双导器件可以根据不同工艺节点进行变化，可以是平面器件结构、鳍形栅器件结构、纳米片器件结构或者纳米线器件结构等多种器件结构，具有技术可迭代性。
附图说明
图1是本发明具体实施例中给出的一种基于隧穿场效应晶体管(TFET)的存储器结构与硅基CMOS器件单片集成得到的呈现效果示意图；
图2-图49是本发明具体实施例中给出的一种基于隧穿场效应晶体管(TFET)的存储器结构及其集成方法，将所提出的存储器结构与CMOS器件单片集成的制备步骤示意图，其中：
图2是形成浅沟槽隔离(STI)后图；
图3是生长新的牺牲氧化层，并光刻定义nMOSFET器件区域后图；
图4是离子注入形成P型CMOS阱后图；
图5是光刻定义pMOSFET器件区域和TFET器件衬底引出区后图；
图6是离子注入形成N型CMOS阱后图；
图7是光刻定义TFET器件区域后图；
图8是离子注入形成TFET器件的上层隔离阱和下层隔离阱后图；
图9是形成CMOS器件和TFET器件的栅介质层后图；
图10是形成CMOS器件和TFET器件的栅导电层后图；
图11是在CMOS器件和TFET器件的栅侧壁形成补偿隔离层后图；
图12是光刻定义nMOSFET器件区域、pMOSFET的衬底引出区和TFET器件衬底引出区后图；
图13是离子注入形成nMOSFET器件的NLDD区域、pMOSFET的衬底引出NLDD区域和TFET器件衬底引出区的N型注入区后图；
图14是光刻的方式定义pMOSFET器件区域和nMOSFET的衬底引出区后图；
图15是离子注入形成pMOSFET器件的PLDD区域和nMOSFET的衬底引出PLDD区域后图；
图16是在CMOS器件和TFET器件的栅侧壁形成复合主隔离层后图；
图17是光刻定义nMOSFET器件区域、TFET器件衬底引出区和TFET器件中N型掺杂的源掺杂层、N型掺杂的漏掺杂层后图；
图18是离子注入形成nMOSFET的N+SD区域、TFET器件衬底引出区的N型注入区和TFET器件中N型掺杂的源掺杂层、N型掺杂的漏掺杂层后图；
图19是光刻定义pMOSFET器件区域和TFET器件中P型掺杂的源掺杂层、P型掺杂的漏掺杂层后图；
图20是离子注入形成pMOSFET的P+SD区域和TFET器件中P型掺杂的源掺杂层、P型掺杂的漏掺杂层后图；
图21是硬掩模定义TFET器件的源端区域后图；
图22是刻蚀去掉TFET器件源端的复合主隔离层后图；
图23是光刻定义TFET器件中N型掺杂的源扩展层和N型掺杂的漏扩展层后图；
图24是离子注入形成TFET器件中N型掺杂的源扩展层和N型掺杂的漏扩展层后图；
图25是光刻定义TFET器件中P型掺杂的源扩展层和P型掺杂的漏扩展层后图；
图26是离子注入形成TFET器件中P型掺杂的源扩展层和P型掺杂的漏扩展层后图；
图27是形成自对准金属硅化物后图；
图28是形成接触孔间介质层后图；
图29是光刻刻蚀定义CMOS器件和TFET器件源电极、漏电极和衬底电极接触孔区域后图；
图30是形成CMOS器件和TFET器件源电极、漏电极和衬底电极接触孔后图；
图31是光刻刻蚀定义CMOS器件和TFET器件栅电极接触孔区域后图；
图32是形成CMOS器件和TFET器件栅电极接触孔后图；
图33是形成金属间介质层后图；
图34是光刻刻蚀定义金属互连线区域后图；
图35是形成金属互连线后图；
图36是形成接触孔间介质层后图；
图37是光刻刻蚀定义SN互连线通孔区域后图；
图38是形成SN互连线通孔后图；
图39是形成金属间介质层后图；
图40是光刻刻蚀定义SN金属互连线后图；
图41是形成SN金属互连线后图；
图42是形成下极板层、介电层和上极板层图；
图43是光刻刻蚀定义铁电电容后图；
图44是形成接触孔间介质层后图；
图45是光刻刻蚀定义上极板通孔区域后图；
图46是形成上极板通孔后图；
图47是形成金属间介质层后图；
图48是光刻刻蚀定义RWL金属互连线区域图；
图49是形成RWL金属互连线区域图；
图中：
1——高阻硅衬底 2——N型隔离阱
3——P型隔离阱 4——N型CMOS阱
5——浅沟槽隔离 6——栅介质层
7——P型器件的栅导电层 8——N型器件的栅导电层
9——补偿隔离层 10——复合主隔离层
11——N+SD区 12——P+SD区
13——N+扩展区 14——P+扩展区
15——自对准硅化物 16——接触孔间介质层
17——接触孔 18——金属间介质层
19——VDD金属互连线 20——WBL金属互连线
21——VSS金属互连线 22——RBL金属互连线
23——SN金属互连线 24——WWL金属互连线
25——SN互连线通孔 26——下极板层
27——介电层 28——上极板层
29——上极板通孔 30——RWL金属互连线
31——P型CMOS阱 32——VSS金属互连线
33——P型LDD区 34——N型LDD区
35——光刻胶 36——牺牲氧化层
具体实施方式
下面通过实例对本发明做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
图1是本发明所提出的存储器结构与硅基CMOS单片集成得到的一种呈现效果示意图，其中，采用隧穿场效应晶体管(TFET)做为其低功耗双导器件。该存储器结构位于一个半导体衬底1上，自下而上包括晶体管层、中间金属互连层、放大电容层和上层金属互连层。其中，晶体管层由两个并排放置的TFET器件组成，左侧为P型的TFET器件，右侧为N型的TFET器件。中间金属互连层由接触孔17、SN互连线通孔25、金属互连线19～24、接触孔间介质16和金属互连线间介质18组成。放大电容层由下极板层26、介电层27和上极板层28组成。上层金属互连层由上极板通孔29、金属互连线30、接触孔间介质16和金属互连线间介质18组成。具体的，晶体管层的两个器件的引出电极与中间金属互连层的接触孔17一一对应连接，左侧的P型TFET器件，其引出电极从左至右依次为衬底引出电极、漏电极、栅电极和源电极。右侧的N型TFET器件，其引出电极从左至右依次为漏电极、栅电极、源电极和衬底引出电极。P型TFET器件的栅电极连接WWL金属互连线24，P型TFET器件的漏电极连接WBL金属互连线20，P型TFET器件的源电极连接SN金属互连线23，N型TFET器件的栅电极连接SN金属互连线23，N型TFET器件的源电极连接VSS金属互连线21，N型TFET器件的漏电极连接RBL金属互连线22，P型TFET器件和N型TFET器件的衬底电极均连接VDD金属互连线19。放大电容层中的下极板层26的下面和中间金属互连层的SN金属互连线23连接，上极板层28的上面和上层金属互连层的上极板通孔29连接。上极板通孔29连接RWL金属互连线30。
N型和P型TFET器件由栅区域、源区域、漏区域、沟道区域、衬底区域和衬底引出区域六个部分组成，左侧的TFET器件是一个P型平面结构器件，右侧的TFET器件是一个N型平面结构器件。该器件制备在高阻硅衬底1上，通过浅沟槽隔离5定义器件的边界。具体的，栅介质层6、P型器件的栅导电层7、N型器件的栅导电层8、补偿隔离层9和复合主隔离层10组成了栅区域。N+扩展区13作为TFET器件的N型掺杂的扩展层，P+扩展区14作为TFET器件的P型掺杂的扩展层，N+SD区11作为TFET器件的N型掺杂的掺杂层，P+SD区12作为TFET器件的P型掺杂的掺杂层。N型掺杂的扩展层和N型掺杂的掺杂层组成了P型TFET器件源区域的源半导体层和N型TFET器件漏区域的漏半导体层，P型掺杂的扩展层和P型掺杂的掺杂层组成了P型TFET器件漏区域的漏半导体层和N型TFET器件源区域的源半导体层。N型LDD区34和N+SD区11组成了TFET器件衬底引出区中的N型注入区，N型CMOS阱4组成了TFET器件衬底引出区中的N型引出阱。位于衬底引出区的自对准硅化物15组成了衬底金属层，作为衬底电极存在。位于栅区域的自对准硅化物15组成了栅金属层，作为栅电极存在。位于源区域和漏区域的自对准硅化物15组成了源金属层和漏金属层，作为源电极和漏电极存在，它们被N型掺杂的扩展层13或者P型掺杂的扩展层14包裹住。源区域和漏区域中间为沟道区域。第一层衬底层位于源区域、沟道区域、漏区域的下方，和P型隔离阱3组成的上层阱层的上方，上层阱层的下方是N型隔离阱2组成的下层阱层。下层阱层下方区域表示的是器件下方的半导体区域。
图1所示的存储器可以通过本发明所提出的、可与CMOS工艺兼容的方法制备得到，具体方法图示见图2至图49，步骤如下：
首先，选择一个硼掺杂的P型高阻硅对应的晶圆片进行器件和电路制备，电阻率为9Ohm-cm；
其次，做浅沟槽隔离(STI)，具体方法是淀积15nm的氧化硅和15nm的氮化硅，然后用光刻的方式定义有源区，刻蚀氧化硅和氮化硅形成硬掩模，然后在有源区以外的地方以各向异性的方式刻蚀硅槽，再在硅槽内填充氧化物，然后用快速热退火(RTA)的方式使填充氧化物更加坚硬，填充完毕后通过CMP的方式进行表面平坦化，如图2所示，2为300nm的STI，1为P型轻掺杂衬底；
接下来，如图3所示，在硅片表面生长2nm新的牺牲氧化层36，然后通过光刻的方式定义nMOSFET器件区域；
接下来，如图4所示，通过离子注入的方式注入硼形成nMOSFET的P型掺杂阱，总共进行三次离子注入，条件分别为90keV1E13cm-2、200keV5E13cm-2、10keV1E13cm-2，离子注入之后去胶；
接下来，如图5所示，通过光刻的方式定义pMOSFET器件区域和TFET器件的衬底引出区域；
接下来，如图6所示，通过离子注入的方式注入磷形成pMOSFET的N型掺杂阱和TFET器件的N型引出阱，总共进行三次离子注入，条件分别为30keV5E12cm-2、220keV5E12cm-2、380keV5E13cm-2，离子注入之后去胶；
接下来，如图7所示，通过光刻的方式定义TFET器件区域；
接下来，如图8所示，通过离子注入的方式注入磷形成所提出器件的下层阱层，注入能量为340keV，注入剂量为1e13cm-2，再通过离子注入的方式注入硼形成所提出器件的上层阱层，注入能量为60keV，注入剂量为1e13cm-2，注入以后去胶；
接下来，通过快速热退火(RTA)的方式去除上述离子注入带来的缺陷并激活离子注入的杂质，退火温度为1100℃，退火时间为15s，退火气氛为氮气；
接下来，如图9所示，形成CMOS器件和TFET器件的栅介质层，此处栅介质层厚度选择核心管的栅介质层厚度，为2nm，淀积2nm厚度的二氧化硅，再通过光刻、刻蚀的方式图形化；
接下来，如图10所示，形成CMOS器件和TFET器件的栅导电层，具体的方法是淀积100nm的多晶硅，再通过光刻和刻蚀的方式图形化，再通过光刻的方式定义P型MOSFET器件和P型TFET器件区域，再通过离子注入的方式注入硼，注入条件为4keV3E15cm-2，注入之后去胶，再通过光刻的方式定义N型MOSFET器件和N型TFET器件，再通过离子注入的方式注入磷，注入条件为4keV3E15cm-2，注入之后去胶；
接下来，通过快速热退火(RTA)的方式提升栅介质层可靠性和栅导电层的导电能力，退火温度为100℃，退火时间为10s，退火气氛为氧气；
接下来，如图11所示，在栅侧壁形成补偿隔离层，具体的方法是在栅侧壁淀积2nm的再氧化层，然后淀积8nm的氮化硅，然后通过各向异性的方式进行回刻蚀；
接下来，如图12所示，通过光刻的方式定义nMOSFET器件区域、pMOSFET的衬底引出区和TFET器件的衬底引出区；
接下来，如图13所示，通过离子注入的方式注入砷形成nMOSFET器件的NLDD区域、pMOSFET器件衬底引出区的NLDD区域和TFET器件衬底引出区的N型注入区，注入条件为2.5keV1.3E15cm-2，注入以后去胶；
接下来，如图14所示，通过光刻的方式定义pMOSFET器件区域和nMOSFET的衬底引出区；
接下来，如图15所示，通过离子注入的方式注入氟化硼形成pMOSFET器件的PLDD区域和nMOSFET器件衬底引出区的PLDD区域，注入条件为2.5keV1.3E15cm-2，注入以后去胶；
接下来，通过尖峰退火(spike)的方式去除离子注入带来的缺陷并激活离子注入的杂质，退火温度为950℃；
接下来，如图16所示，在CMOS器件和TFET器件的栅侧壁形成复合主隔离层，具体的方法是在栅侧壁淀积9nm的氧化硅和42nm的氮化硅，然后通过各向异性的方式进行回刻蚀；
接下来，如图17所示，通过光刻的方式定义出nMOSFET器件区域、pMOSFET的衬底引出区、TFET器件的衬底引出区和TFET器件中N型掺杂的掺杂层；
接下来，如图18所示，通过离子注入的方式注入磷和砷形成nMOSFET的N+SD区域、pMOSFET器件衬底引出区的N+SD区、TFET器件衬底引出区的N型注入区和TFET器件中N型掺杂的掺杂层，磷的注入条件是5keV2E14cm-2，砷的注入条件是25keV2E14cm-2，离子注入之后去胶；
接下来，如图19所示，通过光刻的方式定义出pMOSFET器件区域、nMOSFET器件的衬底引出区和TFET器件中P型掺杂的漏掺杂层；
接下来，如图20所示，通过离子注入的方式注入氟化硼形成pMOSFET的P+SD区域、nMOSFET器件衬底引出区的P+SD区和TFET器件中P型掺杂的掺杂层，注入条件为6keV2.5E15cm-2，离子注入之后去胶；
接下来，通过快速热退火(RTA)的方式去除离子注入带来的缺陷并激活离子注入的杂质，退火温度为500℃，退火时间为7秒；
接下来，如图21所示，通过硬掩模的方式定义TFET器件的源端区域，具体方式是淀积15nm的氧化硅和15nm的氮化硅，再通过光刻和刻蚀的方式图形化；
接下来，如图22所示，通过刻蚀的方式去掉TFET器件源端的复合主隔离层，保留补偿隔离层；
接下来，如图23所示，去除硬掩模，用光刻的方式定义TFET器件的N型掺杂的扩展层；
接下来，如图24所示，用离子注入的方式注入砷形成TFET器件的N型掺杂的扩展层，注入条件为4keV5E15cm-2，注入之后去胶；
接下来，如图25所示，用光刻的方式定义TFET器件的P型掺杂的扩展层；
接下来，如图26所示，用离子注入的方式注入氟化硼形成TFET器件的P型掺杂的扩展层，注入条件为1.5keV5E15cm-2，注入之后去胶；
接下来，通过激光退火的方式去除离子注入带来的缺陷并激活离子注入的杂质，退火温度为1170℃，单次退火时间为0.8毫秒；
接下来，如图27所示，形成自对准金属硅化物，具体方法是去除器件有源区表面的氧化物，然后淀积30nm金属镍，再进行一次300℃的快速热退火，去除未与硅反应的镍，再进行一次550℃的快速热退火；
接下来，如图28所示，形成接触孔间介质层，具体方法是用化学气相沉积(CVD)的方法生长30nm厚的氮化硅(Si3N4)和150nm的SiO2，并通过化学机械抛光的方法将表面平整化；
接下来，如图29所示，用光刻的方式定义栅接触孔以外的接触孔区域，并用反应离子刻蚀(RIE)的方法刻蚀SiO2，然后再用缓冲氢氟酸漂洗残余SiO2与刻蚀产生物，然后采用热磷酸腐蚀的方法去除暴漏在外的Si3N4，然后再用缓冲氢氟酸漂洗腐蚀过程中产生的金属氧化物，形成栅接触孔以外的接触孔区域；
接下来，如图30所示，用磁控溅射(Sputter)的方法生长金属钛(Ti)和氮化钛(TiN)，再用化学气相沉积(CVD)的方法填充金属钨(W)，然后通过化学机械抛光的方法将表面平整化，形成除栅接触孔以外的接触孔；
接下来，如图31所示，用光刻的方式定义栅接触孔区域，并用反应离子刻蚀(RIE)的方法刻蚀SiO2，然后再用缓冲氢氟酸漂洗残余SiO2与刻蚀产生物，然后采用热磷酸腐蚀的方法去除暴漏在外的Si3N4，然后再用缓冲氢氟酸漂洗腐蚀过程中产生的金属氧化物，形成栅接触孔区域；
接下来，如图32所示，用磁控溅射(Sputter)的方法生长金属钛(Ti)和氮化钛(TiN)，再用化学气相沉积(CVD)的方法填充金属钨(W)，然后通过化学机械抛光的方法将表面平整化，形成栅接触孔；
接下来，如图33所示，形成金属间介质层，具体方法是用化学气相沉积(CVD)的方法生长30nm厚的氮化硅(Si3N4)和200nm的SiO2，并通过化学机械抛光的方法将表面平整化；
接下来，如图34所示，用光刻的方式定义金属互连线区域，并用反应离子刻蚀(RIE)的方法刻蚀SiO2，然后再用缓冲氢氟酸漂洗残余SiO2与刻蚀产生物，然后采用热磷酸腐蚀的方法去除暴漏在外的Si3N4，然后再用缓冲氢氟酸漂洗腐蚀过程中产生的金属氧化物，形成金属互连线区域；
接下来，如图35所示，用磁控溅射(Sputter)的方法生长金属钽(Ta)和氮化钽(TaN)，再用电镀(Electroplating)的方法填充金属铜(Cu)，然后通过化学机械抛光的方法将表面平整化，形成金属互连线；
接下来，如图36所示，形成接触孔间介质层，具体方法是用化学气相沉积(CVD)的方法生长30nm厚的氮化硅(Si3N4)和150nm的SiO2，并通过化学机械抛光的方法将表面平整化；
接下来，如图37所示，用光刻的方式定义SN互连线通孔区域，并用反应离子刻蚀(RIE)的方法刻蚀SiO2，然后再用缓冲氢氟酸漂洗残余SiO2与刻蚀产生物，然后采用热磷酸腐蚀的方法去除暴漏在外的Si3N4，然后再用缓冲氢氟酸漂洗腐蚀过程中产生的金属氧化物，形成SN互连线通孔区域；
接下来，如图38所示，用磁控溅射(Sputter)的方法生长金属钽(Ta)和氮化钽(TaN)，再用电镀(Electroplating)的方法填充金属铜(Cu)，然后通过化学机械抛光的方法将表面平整化，形成SN互连线通孔25；
接下来，如图39所示，形成金属间介质层，具体方法是用化学气相沉积(CVD)的方法生长30nm厚的氮化硅(Si3N4)和200nm的SiO2，并通过化学机械抛光的方法将表面平整化；
接下来，如图40所示，用光刻的方式定义金属互连线区域，并用反应离子刻蚀(RIE)的方法刻蚀SiO2，然后再用缓冲氢氟酸漂洗残余SiO2与刻蚀产生物，然后采用热磷酸腐蚀的方法去除暴漏在外的Si3N4，然后再用缓冲氢氟酸漂洗腐蚀过程中产生的金属氧化物，形成金属互连线区域；
接下来，如图41所示，用磁控溅射(Sputter)的方法生长金属钽(Ta)和氮化钽(TaN)，再用电镀(Electroplating)的方法填充金属铜(Cu)，然后通过化学机械抛光的方法将表面平整化，形成SN金属互连线23；
接下来，如图42所示，用磁控溅射(Sputter)的方法生长25nm的氮化钛(TiN)作为下电极层材料，再用原子层沉积(ALD)的方法生长10nm的铪锆氧(Hf0.5Zr0.5O2)作为介电层材料，再用磁控溅射(Sputter)的方法生长25nm的氮化钛(TiN)作为上电极层材料；
接下来，如图43所示，通过光刻和反应离子刻蚀(RIE)的方法图形化电容器；
接下来，如图44所示，形成接触孔间介质层，具体方法是用化学气相沉积(CVD)的方法生长30nm厚的氮化硅(Si3N4)和150nm的SiO2，并通过化学机械抛光的方法将表面平整化；
接下来，如图45所示，用光刻的方式定义上极板通孔区域，并用反应离子刻蚀(RIE)的方法形成上极板通孔区域；
接下来，如图46所示，用磁控溅射(Sputter)的方法生长金属钽(Ta)和氮化钽(TaN)，再用电镀(Electroplating)的方法填充金属铜(Cu)，然后通过化学机械抛光的方法将表面平整化，形成上极板通孔；
接下来，如图47所示，具体方法是用化学气相沉积(CVD)的方法生长30nm厚的氮化硅(Si3N4)和200nm的SiO2，并通过化学机械抛光的方法将表面平整化；
接下来，如图48所示，用光刻的方式定义金属互连线区域，并用反应离子刻蚀(RIE)的方法刻蚀SiO2，然后再用缓冲氢氟酸漂洗残余SiO2与刻蚀产生物，然后采用热磷酸腐蚀的方法去除暴漏在外的Si3N4，然后再用缓冲氢氟酸漂洗腐蚀过程中产生的金属氧化物，形成金属互连线区域；
接下来，如图49所示，用磁控溅射(Sputter)的方法生长金属钽(Ta)和氮化钽(TaN)，再用电镀(Electroplating)的方法填充金属铜(Cu)，然后通过化学机械抛光的方法将表面平整化，形成RWL金属互连线30；
接下来，采用快速热退火(RTA)的方法让介电层27结晶，退火条件为500℃30s，再采用炉管退火(furnace)的方式完成金属互连线的合金化，退火温度是400℃，退火时间是30分钟；
综上，制备得到图1所示的存储器及其与CMOS器件的集成。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (21)

1.一种存储器结构，其特征在于，位于一个半导体衬底上，自下而上包括晶体管层、中间金属互连层、放大电容层和上层金属互连层，其中，晶体管层包括两个并排放置的低功耗双导器件，一个为P型的低功耗双导器件，一个为N型的低功耗双导器件，中间金属互连层包括接触孔、SN互连线通孔、金属互连线、接触孔间介质和金属互连线间介质，放大电容层包括下极板层、介电层和上极板层，上层金属互连层包括上极板通孔、RWL金属互连线、接触孔间介质和金属互连线间介质；
所述中间金属互连层的接触孔为若干个长方体，接触孔之间填满了接触孔间介质，所述中间金属互连层的金属互连线为若干个长方体，金属互连线之间填满了金属互连线间介质，金属互连线分为下层金属互连线与上层金属互连线两部分，下层金属互连线包括VDD金属互连线、VSS金属互连线、SN金属互连线、WWL金属互连线、WBL金属互连线、RBL金属互连线，上层金属互连线包括SN金属互连线，下层金属互连线中的两个SN金属互连线，通过两个SN互连线通孔，分别与上层SN金属互连线连接；所述中间金属互连层的接触孔的下面与晶体管层的低功耗双导器件的引出电极连接，接触孔的上面与下层金属互连线连接；
所述晶体管层的P/N型低功耗双导器件的引出电极分别包括衬底引出电极、漏电极、栅电极和源电极，其引出电极与所述中间金属互连层的接触孔一一对应连接，P型低功耗双导器件的衬底引出电极通过接触孔与VDD金属互连线连接，P型低功耗双导器件的漏电极通过接触孔与WBL金属互连线连接，P型低功耗双导器件的栅电极通过接触孔与WWL金属互连线连接，P型低功耗双导器件的源电极通过接触孔与SN金属互连线连接，N型低功耗双导器件的漏电极通过接触孔与RBL金属互连线连接，N型低功耗双导器件的栅电极通过接触孔与SN金属互连线连接，N型低功耗双导器件的源电极通过接触孔与VSS金属互连线连接，N型低功耗双导器件的衬底电极通过接触孔与VDD金属互连线连接；
所述放大电容层中的下极板层、介电层和上极板层为三个相同大小的长方体，三者自下而上依次排列，下极板层的下面和中间金属互连层的上层金属互连线连接，上极板层的上面和上层金属互连层的上极板通孔连接，上极板通孔由若干个长方体组成，上极板通孔之间以及放大电容层外侧区域均填满接触孔间介质，上极板通孔的上面连接RWL金属互连线，RWL金属互连线外侧填满金属互连线间介质；
所述P/N型低功耗双导器件，包括栅区域、源区域、漏区域、沟道区域、衬底区域和衬底引出区域六个部分，该器件通过相邻的三个浅沟槽隔离定义器件的边界，器件的栅区域、源区域、漏区域、沟道区域和衬底区域五个部分横向上均位于一侧的两个浅沟槽隔离内，器件的衬底引出区域位于另一侧的两个浅沟槽隔离内；源区域、漏区域、沟道区域、衬底区域和衬底引出区域位于同一个半导体衬底上，源区域、漏区域和沟道区域位于该半导体衬底靠近表面的部分，沿着横向的方向依次为源区域、沟道区域和漏区域，或者依次为漏区域、沟道区域和源区域；衬底区域位于源区域、沟道区域和漏区域三者的下方；栅区域位于该半导体衬底的上方；
所述栅区域由栅介质层、栅导电层、栅金属层和栅隔离层四部分组成，栅介质层、栅导电层和栅金属层自下而上依次排列，栅金属层作为栅电极存在，栅隔离层由补偿隔离层和复合主隔离层组成，补偿隔离层位于靠近源区域的栅侧壁上和靠近漏区域的栅侧壁上，复合主隔离层位于靠近漏区域的补偿隔离层上；所述源区域由源金属层和源半导体层两部分组成，源金属层作为源电极存在，源金属层纵向上位于所述半导体衬底的表面及其内部一定深度处，源金属层横向上位于靠近源区域的栅侧壁附近到源区域边界处，源半导体层包裹在源金属层的周围且具有一定的宽度，源半导体层由源扩展层和源掺杂层两部分组成，源扩展层将源金属层完全包裹但包裹宽度较窄，源掺杂层横向上只包裹了源金属层靠近源区域边界处的一部分，源掺杂层纵向上包裹了源金属层较宽的宽度；所述漏区域由漏金属层和漏半导体层两部分组成，漏金属层作为漏电极存在，漏金属层纵向上位于所述半导体衬底的表面及其内部一定深度处，漏金属层横向上位于靠近漏区域的复合主隔离层边界附近到漏区域边界处，漏半导体层包裹在漏金属层的周围且具有一定的宽度，漏半导体层由漏扩展层和漏掺杂层两部分组成，漏扩展层将漏金属层完全包裹但包裹宽度较窄，漏掺杂层也将漏金属层完全包裹但包裹宽度较宽；所述沟道区域纵向上位于所述半导体衬底的表面及其内部一定深度处，深度与源区域、漏区域的深度一致，横向上位于源区域和漏区域中间，由沟道半导体层组成；所述衬底区域纵向上位于所述半导体衬底内部以及源区域、漏区域、沟道区域的下方，横向上位于源区域边界到漏区域边界之间，由第一层衬底层、上层阱层、下层阱层三部分组成，第一层衬底层纵向上位于衬底区上边界到上层阱层上边界之间，上层阱层下边界位于浅沟槽隔离底部附近，下层阱层上边界与上层阱层下边界重合，下层阱层下边界为衬底区下边界；所述衬底区域的下层阱层通过衬底引出区域引出，该衬底引出区域包括N型引出阱、N型注入区和衬底金属层共同组成，衬底金属层作为衬底电极存在。
2.如权利要求1所述的一种存储器结构，其特征在于，所述衬底区域中的上层阱层上边界距离所述半导体衬底表面大于200nm。
3.如权利要求1所述的一种存储器结构，其特征在于，所述放大电容层中的上极板层和下极板层的材料为氮化钛、氮化钽、钨、钛、钽中的一种金属或者金属的组合，介电层材料为氧化铪HfO2、氧化锆ZrO2、铪锆氧HZO或氧化硅SiO2。
4.如权利要求1所述的一种存储器结构，其特征在于，所述金属互连线的材料、上极板通孔材料和SN互连线通孔的材料相同，为铜、钽、氮化钽的组合，或者铝。
5.如权利要求1所述的一种存储器结构，其特征在于，所述接触孔的材料为钨、钛、氮化钛的组合，或者铝。
6.如权利要求1所述的一种存储器结构，其特征在于，所述金属间介质层的材料和接触孔间介质层的材料相同，为二氧化硅、氟掺杂二氧化硅、碳掺杂二氧化硅、多孔二氧化硅或是其他介电常数不大于二氧化硅的介电材料与氮化硅的组合。
7.如权利要求1所述的一种存储器结构，其特征在于，所述栅介质层的材料为SiO2、或SiO2和HfO2组成的叠层材料、或SiO2和杂质掺杂的HfO2组成的叠层材料，其中，杂质掺杂的HfO2中的杂质为硅Si、镧La、锆Zr、铝Al、钛Ti或氮N；所述栅介质层的厚度为1nm到5nm之间。
8.如权利要求1所述的一种存储器结构，其特征在于，所述栅导电层的材料为杂质掺杂的多晶硅材料、或者多层金属组成的叠层材料，对于N型器件，多晶硅中的掺杂杂质为磷或者砷，多层金属叠层材料为TiN、TaN、TiAl、Al，对于P型器件，多晶硅中的掺杂杂质为硼或者氟化硼，多层金属叠层材料为TiN、TaN；所述栅导电层的厚度为10nm到500nm之间。
9.如权利要求1所述的一种存储器结构，其特征在于，所述栅金属层的材料为金属硅化物：镍硅、钛硅或钴硅。
10.如权利要求1所述的一种存储器结构，其特征在于，所述补偿隔离层材料为氧化硅和氮化硅或氮氧硅的叠层材料；所述补偿隔离层的厚度为2nm到20nm之间。
11.如权利要求1所述的一种存储器结构，其特征在于，所述复合主隔离层材料为氧化硅和氮化硅或氮氧硅组成的叠层材料；所述复合主隔离层的厚度为20nm到70nm之间。
12.如权利要求1所述的一种存储器结构，其特征在于，所述源金属层的材料和漏金属层的材料相同，为金属硅化物：镍硅、钛硅或钴硅。
13.如权利要求1所述的一种存储器结构，其特征在于，所述源半导体层的材料为重掺杂的硅Si、重掺杂的锗硅SiGe或者重掺杂的碳硅SiC，其峰值掺杂浓度大于1E20cm-3，如果是P型器件，源半导体层的掺杂类型为N型，掺杂杂质为五价元素磷或者砷及其化合物，如果是N型器件，源半导体层的掺杂类型为P型，掺杂杂质为三价元素硼或者氟化硼及其化合物。
14.如权利要求1所述的一种存储器结构，其特征在于，所述漏半导体层的材料为重掺杂的硅Si、重掺杂的锗硅SiGe或者重掺杂的碳硅SiC，其峰值掺杂浓度大于1E20cm-3，如果是N型器件，漏半导体层的掺杂类型为N型，掺杂杂质为五价元素磷或者砷及其化合物，如果是P型器件，漏半导体层的掺杂类型为P型，掺杂杂质为三价元素硼或者氟化硼及其化合物。
15.如权利要求1所述的一种存储器结构，其特征在于，所述沟道半导体层的材料为轻掺杂的硅，掺杂类型位N型或者P型，掺杂浓度小于1E16cm-3，如果是N型掺杂，掺杂杂质为五价元素磷或者砷及其化合物，如果是P型掺杂，掺杂杂质为三价元素硼或者氟化硼及其化合物。
16.如权利要求1所述的一种存储器结构，其特征在于，所述第一层衬底层的材料为轻掺杂的硅，掺杂类型为N型或者P型，掺杂浓度小于1E16cm-3，如果是N型掺杂，掺杂杂质为五价元素磷或者砷及其化合物，如果是P型掺杂，掺杂杂质为三价元素硼或者氟化硼及其化合物。
17.如权利要求1所述的一种存储器结构，其特征在于，所述上层阱层的材料为中等掺杂的硅，掺杂类型为P型，峰值掺杂浓度大于5E16cm-3，掺杂杂质三价元素硼或者氟化硼及其化合物。
18.如权利要求1所述的一种存储器结构，其特征在于，所述下层阱层的材料为中等掺杂的硅，掺杂类型为N型，峰值掺杂浓度大于5E16cm-3，掺杂杂质为五价元素磷或者砷及其化合物。
19.如权利要求1所述的一种存储器结构，其特征在于，所述浅沟槽隔离的材料为氧化硅。
20.如权利要求1所述的一种存储器结构，其特征在于，所述衬底引出区域中的N型引出阱和N型注入区的材料为中等掺杂的硅，掺杂杂质为五价元素磷或者砷及其化合物，N型引出阱的峰值掺杂浓度大于5E16cm-3，N型注入区的峰值掺杂浓度大于1E18cm-3；衬底金属层的材料为镍硅、钛硅或钴硅。
21.一种将如权利要求1所述存储器结构与硅基CMOS单片集成的集成方法，其特征在于，具体方法如下：
步骤1：选择高阻硅对应的晶圆片进行器件和电路制备；
步骤2：形成浅沟槽隔离STI，具体的方法是用光刻和硬掩模的方式定义有源区，然后在有源区以外的地方以各向异性的方式刻蚀硅槽，再在硅槽内填充氧化物，然后用快速热退火RTA的方式使填充氧化物更加坚硬，填充完毕后通过CMP的方式进行表面平坦化；
步骤3：在硅片表面生长新的牺牲氧化层，然后通过光刻的方式定义nMOSFET器件区域；
步骤4：通过离子注入的方式形成nMOSFET器件的P型掺杂阱，注入以后去胶；
步骤5：通过光刻的方式定义pMOSFET器件区域和低功耗双导器件的衬底引出区域；
步骤6：通过离子注入的方式形成pMOSFET器件的N型掺杂阱和低功耗双导器件的N型引出阱，注入以后去胶；
步骤7：通过光刻的方式定义低功耗双导器件区域；
步骤8：通过离子注入的方式形成低功耗双导器件的上层阱层和下层阱层，注入以后去胶；
步骤9：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤10：形成CMOS器件和低功耗双导器件的栅介质层，具体的方法是在核心管和IO管区域分别淀积不同厚度的介质层，并通过光刻、硬掩模和刻蚀的方式图形化；
步骤11：形成CMOS器件和低功耗双导器件的栅导电层，具体的方法是淀积栅导电层材料，并通过光刻、硬掩模和刻蚀的方式图形化；
步骤12：退火，提升栅介质层可靠性，提升栅导电层的导电能力；
步骤13：在栅侧壁形成补偿隔离层，具体的方法是在栅侧壁淀积再氧化层，然后淀积一层隔离介质层，然后通过各向异性的方式进行回刻蚀；
步骤14：通过光刻的方式定义nMOSFET器件区域、pMOSFET的衬底引出区和低功耗双导器件的衬底引出区；
步骤15：通过离子注入的方式形成nMOSFET器件的NLDD区域、pMOSFET器件衬底引出区的NLDD区域和低功耗双导器件衬底引出区中的N型注入区，注入以后去胶；
步骤16：通过光刻的方式定义pMOSFET器件区域和nMOSFET的衬底引出区；
步骤17：通过离子注入的方式形成pMOSFET器件的PLDD区域和nMOSFET器件衬底引出区的PLDD区域，注入以后去胶；
步骤18：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤19：在栅侧壁形成复合主隔离层，具体的方法是在栅侧壁淀积主隔离介质层，然后通过各向异性的方式进行回刻蚀；
步骤20：通过光刻或硬掩模的方式定义出nMOSFET器件区域和pMOSFET的衬底引出区、低功耗双导器件衬底引出区和低功耗双导器件中N型掺杂的源掺杂层、N型掺杂的漏掺杂层；
步骤21：通过离子注入或外延的方式形成nMOSFET的N+SD区域、pMOSFET器件衬底引出区的N+SD区、低功耗双导器件衬底引出区的N型注入区和低功耗双导器件中N型掺杂的源掺杂层、N型掺杂的漏掺杂层，之后去胶或者去掉硬掩模；
步骤22：通过光刻或硬掩模的方式定义出pMOSFET器件区域、nMOSFET器件的衬底引出区和低功耗双导器件中P型掺杂的源掺杂层、P型掺杂的漏掺杂层；
步骤23：通过离子注入或外延的方式形成pMOSFET的P+SD区域、nMOSFET器件衬底引出区的P+SD区和低功耗双导器件中P型掺杂的源掺杂层、P型掺杂的漏掺杂层，之后去胶或者去掉硬掩模；
步骤24：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤25：用硬掩模的方式定义低功耗双导器件的源端区域；
步骤26：用刻蚀的方式去掉低功耗双导器件源端的复合主隔离层，保留补偿隔离层；
步骤27：去除硬掩模，用光刻的方式定义低功耗双导器件中N型掺杂的源扩展层和N型掺杂的漏扩展层；
步骤28：用离子注入的方式形成低功耗双导器件中N型掺杂的源扩展层和N型掺杂的漏扩展层，注入之后去胶；
步骤29：用光刻的方式定义低功耗双导器件中P型掺杂的源扩展层和P型掺杂的漏扩展层；
步骤30：用离子注入的方式形成低功耗双导器件中P型掺杂的源扩展层和P型掺杂的漏扩展层，注入之后去胶；
步骤31：退火，去除离子注入带来的缺陷并激活离子注入的杂质；
步骤32：形成自对准金属硅化物，其中，位于低功耗双导器件中源区域的自对准硅化物和漏区域的自对准硅化物形成低功耗双导器件的源金属层和漏金属层，位于低功耗双导器件中栅区域的自对准硅化物形成低功耗双导器件的栅电极，位于低功耗双导器件中衬底引出区域的自对准金属硅化物形成低功耗双导器件的衬底电极，具体方法是去除器件表面的氧化物，然后通过淀积金属、退火、刻蚀多余金属与金属硅化物的方式在硅和多晶硅表面形成金属硅化物；
步骤33：形成接触孔间介质层，具体方法是用化学气相沉积CVD的方法生长接触孔间介质层并通过化学机械抛光的方法将表面平整化；
步骤34：用光刻的方式定义栅接触孔以外的接触孔区域，并用反应离子刻蚀RIE和湿法腐蚀的方法形成栅接触孔以外的接触孔区域；
步骤35：填充接触孔材料并通过化学机械抛光的方法将表面平整化，形成除栅接触孔以外的接触孔；
步骤36：用光刻的方式定义栅接触孔区域，并用反应离子刻蚀RIE和湿法腐蚀的方法形成栅接触孔区域；
步骤37：填充接触孔材料并通过化学机械抛光的方法将表面平整化，形成栅接触孔；
步骤38：形成金属间介质层，具体方法是用化学气相沉积CVD的方法生长金属间介质层并通过化学机械抛光的方法将表面平整化；
步骤39：用光刻的方式定义金属互连线区域，并用反应离子刻蚀RIE和湿法腐蚀的方法形成金属互连线区域；
步骤40：填充金属互连线材料，并通过化学机械抛光的方法将表面平整化，形成金属互连线；
步骤41：形成接触孔间介质层，具体方法是用化学气相沉积CVD的方法生长接触孔间介质层并通过化学机械抛光的方法将表面平整化；
步骤42：用光刻的方式定义SN互连线通孔区域，并用反应离子刻蚀RIE和湿法腐蚀的方法形成SN互连线通孔区域；
步骤43：填充SN互连线通孔材料，并通过化学机械抛光的方法将表面平整化，形成SN互连线通孔；
步骤44：形成金属间介质层，具体方法是用化学气相沉积CVD的方法生长金属间介质层并通过化学机械抛光的方法将表面平整化；
步骤45：用光刻的方式定义金属互连线区域，并用反应离子刻蚀RIE和湿法腐蚀的方法形成金属互连线区域；
步骤46：填充金属互连线材料，并通过化学机械抛光的方法将表面平整化，形成金属互连线；
步骤47：淀积下电极层材料、介电层材料、上电极层材料；
步骤48：通过光刻和反应离子刻蚀RIE的方法图形化电容器；
步骤49：形成接触孔间介质层，具体方法是用化学气相沉积CVD的方法生长接触孔间介质层并通过化学机械抛光的方法将表面平整化；
步骤50：用光刻的方式定义上极板通孔区域，并用反应离子刻蚀RIE的方法形成上极板通孔区域；
步骤51：填充上极板通孔材料，并通过化学机械抛光的方法将表面平整化，形成上极板通孔；
步骤52：形成金属间介质层，具体方法是用化学气相沉积CVD的方法生长金属间介质层并通过化学机械抛光的方法将表面平整化；
步骤53：用光刻的方式定义金属互连线区域，并用反应离子刻蚀RIE和湿法腐蚀的方法形成金属互连线区域；
步骤54：填充金属互连线材料，并通过化学机械抛光的方法将表面平整化，形成金属互连线；
步骤55：退火。
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