[go: up one dir, main page]

TWI383490B - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TWI383490B
TWI383490B TW097135505A TW97135505A TWI383490B TW I383490 B TWI383490 B TW I383490B TW 097135505 A TW097135505 A TW 097135505A TW 97135505 A TW97135505 A TW 97135505A TW I383490 B TWI383490 B TW I383490B
Authority
TW
Taiwan
Prior art keywords
layer
gate electrode
substrate
semiconductor
misfet
Prior art date
Application number
TW097135505A
Other languages
English (en)
Other versions
TW200924167A (en
Inventor
石垣隆士
土屋龍太
森田祐介
杉井信之
木村紳一郎
岩松俊明
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW200924167A publication Critical patent/TW200924167A/zh
Application granted granted Critical
Publication of TWI383490B publication Critical patent/TWI383490B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H10P90/1906—
    • H10W10/014—
    • H10W10/061—
    • H10W10/17—
    • H10W10/181—
    • H10P30/204—
    • H10P30/208—
    • H10P30/21—

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置之製造方法
本發明係關於半導體裝置及其製造技術，特別係關於形成於具有SOI(Silicon on Insulator：絕緣層上覆矽)構造之基板(SOI基板)的MISFET(Metal Insulator Semiconductor Filed Effect Transistor；金屬絕緣體半導體場效電晶體)。
隨著LSI(半導體裝置)之高積體化及高性能化，構成其之MISFET之微細化係持續進展，且閘極長度係加以比例描繪，因此臨限電壓值Vth降低之短通道效果之問題逐漸變得顯著。此短通道效果起因於MISFET之源極及汲極部分之耗盡層之擴散，係會隨著通道長度之微細化而連通道部分都受到影響到所致。
對此，近年來，完全耗盡型(Full Depletion)SOI構造逐漸受到注目。在此構造中，閘極電極正下方之軀部區域所誘發產生之耗盡層會達到軀部區域之底面，即達到與埋入絕緣層間之界面，故可獲得陡峭之次臨限值特性(S特性)。一般上，對於閘極長度100nm以下之元件，埋入絕緣層上之薄的單晶半導體層(SOI層)有必要在20nm以下。
此時，構成源極及汲極之擴散層(半導體區域)亦會形成於薄的SOI層內，故MISFET之外部電阻會增大。又，為減低電阻而在擴散層上部形成矽化物層時，矽化物層會達到埋入絕緣層，擴散層與矽化物層之接觸面積會減少，故會發生接觸電阻增大且電流降低之問題。
為避免此等問題，可考慮形成以積疊於閘極(閘極電極)兩側之半導體層來構成源極‧汲極之所謂積疊源極‧汲極構造(以下將經積疊之半導體層稱為積疊層)。此係由於利用選擇磊晶生長法而將半導體層高置，即積疊於作為底層之SOI層上時，可避免矽化物層達到埋入絕緣層，並可減低MISFET之外部電阻之故。
然而，製作於SOI基板上之MISFET由於源極‧汲極間耐壓會劣化，故有只能使用於低電壓區域之問題。因此，高耐壓系之元件(例如MISFET)及防止ESD(靜電破壞)用之ESD保護元件等最好製作於塊狀基板上，而非製作於SOI基板上。
在Hou-Yu Chen et al.著"Novel 20nm Hybrid SOI/Bulk CMOS Technology with 0.183μm2 6T-SRAM Cell by Immersion Lithography",Sypm. on VLSI Technology 2005(非專利文獻1)中，係揭示除去SOI基板之SOI層與埋入絕緣層時，可形成使矽基板露出於同一基板上之體區域。藉此，可利用具有膜厚極薄之20nm之埋入絕緣層之SOI基板而降低體區域與SOI區域之階差，可不使製程複雜化地利用共通之步驟，在SOI區域形成MISFET(以下稱為SOI-MISFET)，並在體區域形成MISFET(以下稱為體-MISFET)。
[非專利文獻1]Hou-Yu Chen et al.著"Novel 20nm Hybrid SOI/Bulk CMOS Technology with 0.183μm2 6T-SRAM Cell by Immersion Lithography",Sypm. on VLSI Technology 2005
SOI-MISFET及體-MISFET具有積疊源極‧汲極構造(積疊層)時，積疊層之膜厚最好分別適合於SOI-MISFET及體-MISFET。此係因為形成擴散層用之雜質注入條件係依積疊層之膜厚而加以調整之故。又，為避免在閘極使用多晶矽之MISFET之閘極耗盡化之問題，在施行使閘極之多晶矽完全矽化物化而成為閘極絕緣膜之全矽化物處理(FUSI)時，於進行矽化物化時係需使閘極不與源極或汲極連接。
本案發明人等曾探討有關混載有SOI-MISFET與體-MISFET之半導體裝置。例如前述非專利文獻1般，以同一步驟形成SOI-MISFET及體-MISFET時，係可考慮藉由選擇磊晶生長而在SOI-MISFET及體-MISFET二者形成積疊層之程序。在此探討過程，本案發明人等發現在選擇磊晶生長中，積疊層之膜厚係與作為底層之單晶矽所含之雜質濃度相關而會有所差異之現象。具體上，發現雜質濃度愈低時，積疊層會變得愈厚。
由於此現象，藉由選擇磊晶生長而在SOI-MISFET及體-MISFET二者僅形成積疊層後，施行使閘極之多晶矽完全矽化物化而成為閘極絕緣膜之全矽化物處理時，係會發生以下所說明之問題。
將閘極與源極‧汲極同時加以矽化物化時，需預先使SOI-MISFET之積疊層積疊至比閘極更高，以便使形成在SOI層上之SOI-MISFET之矽化物層不達到埋入絕緣層。又，在形成於高耐壓系元件等之體(半導體基板)上的體-MISFET中，為提高源極‧汲極間耐壓，體-MISFET之積疊層之底層(單晶矽)係呈現5×1017 /cm3 至1×1019 /cm3 程度之雜質濃度。另一方面，在SOI-MISFET之積疊層之底層(單晶矽)中，為減低外部電阻，雜質濃度係變得高於體-MISFET，在1×1019 /cm3 程度以上。
在此種情形下，同時形成SOI-MISFET與體-MISFET之積疊層時，由於本案發明人等所發現之現象，即使最適當地調整一方之SOI-MISFET之積疊層的高度，仍會由於在另一方之體-MISFET中，底層之半導體區域(單晶矽)的雜質濃度較低，而會使體-MISFET之積疊層變得過高。
如此，體-MISFET之積疊層變得過高時，之後在體-MISFET與SOI-MISFET形成擴散層之際，將需發生調整雜質注入之條件而使步驟變得複雜。又，體-MISFET之積疊層高過閘極側壁時，進行矽化物化時就會有閘極與源極或汲極連接之情形。
因此，如前所述，積疊層之膜厚最好分別為適合於SOI-MISFET及體-MISFET之膜厚。
本發明之目的在於提供一種可使半導體裝置高積體化及高性能化之技術。
本發明之另一目的，係提供一種可在同一半導體基板製造包含SOI-MISFET及體-MISFET之半導體裝置之技術。
本發明之前述及其他目的與新穎特徵，係可由本說明書之記述及附圖獲得明確之瞭解。
本案所揭示之發明中，簡單說明代表性之發明之概要時，係如以下所述。
本發明之一實施型態之半導體裝置係包含：具有SOI區域，與其周邊之體區域之半導體基板；設於前述SOI區域之SOI-MISFET；及設於體區域且比前述SOI-MISFET更高耐壓之體-MISFET。
前述SOI-MISFET係包含有：埋入設於前述半導體基板之絕緣層上之前述SOI層；介著第1閘極絕緣膜而設於前述SOI層上之第1閘極電極；及在前述第1閘極電極之兩側壁側之前述SOI層上，將距離前述SOI層之高度設成高於前述第1閘極電極，且構成第1源極‧汲極之第1積疊層。
又，前述體-MISFET係包含有：介著厚於前述第1閘極絕緣膜之第2閘極絕緣膜而設於前述半導體基板上之第2閘極電極；及構成第2源極‧汲極之第2積疊層，前述第2源極‧汲極係設於前述第2閘極電極之兩側壁側的前述半導體基板上者。
在此，前述第1積疊層之厚度係厚於前述第2積疊層之厚度，且前述第1閘極電極及前述第2閘極電極係整個加以矽化物化，而前述第1源極‧汲極及前述第2源極‧汲極之一部分被矽化物化。
本案所揭示之發明中，代表性之發明所能獲得之效果係可簡單說明如下。
依本一實施型態，係可使前述第1積疊層及前述第2積疊層之厚度最適化，並可使混載有前述SOI-MISFET與前述體-MISFET之半導體裝置高積體化及高性能化。
在以下之實施例中，基於說明上的方便，有其必要時係分割成複數段落或實施例加以說明，但除非有特別明示之情形，該等部分均非互無關聯，其一者係另一者之一部分或全部之變形例、詳細說明或補充說明之關係。
又，在以下之實施例中，提及要素之數等(含個數、數值、量、範圍等)時，除非有特別明示之情形及原理上顯然被限定於特定之數之情形以外，均不限定於該特定之數，而可適用於特定之數以上或以下之數。
另外，在以下之實施例中，其構成要素(含要素步驟等)除非有特別明示之情形及原理上顯然不同之情形等以外，也包含實質上近似或類似於其形狀等之構成要素等。此在上述數值及範圍中亦同。
又，在說明本實施例用之所有圖中，對於具有同一功能之構件係附以同一符號予以顯示，而省略其重複之說明。
以下，依據圖式詳細說明本發明之實施例。各部之材質、導電型及製造條件等不限定於本實施例之記載，當然分別可有多種變形。
(實施型態1)
圖1~3係表示本發明之實施型態之半導體裝置。圖1係要部平面圖，圖2係沿著圖1之A-A'線之要部剖面圖，圖3係沿著圖1之B-B'線之要部剖面圖。又，在圖1之平面圖中，為便於觀看圖式，係省略絕緣膜等一部分之構件之圖示。
本實施型態之半導體裝置係在矽基板1之SOI區域100內，備置有體-MISFET(高耐壓MISFET)，該體-MISFET(高耐壓MISFET)係在具有整體經矽化物化之閘極電極35a與積疊源極‧汲極構造之SOI-MISFET，及除去SOI層3與埋入絕緣層2而露出之矽基板1上之體區域200內，具有整體經矽化物化之閘極電極35b與積疊源極‧汲極構造者。
如此，本實施型態之半導體裝置係包含有具SOI區域100與SOI區域之周邊之區域的矽基板1、在SOI區域100中設於矽基板1之主面之SOI-MISFET、及在體區域200中設於矽基板1之主面之比SOI-MISFET更高耐壓的體-MISFET。
在SOI區域100內之SOI-MISFET中，係形成有矽基板1、埋入絕緣層2、及介著閘極絕緣膜15而形成於SOI層3上之閘極電極35a。如此，SOI-MISFET係備置有埋入於矽基板1之埋入絕緣層2上之SOI層3，以及介著閘極絕緣膜15而設置於SOI層3上之閘極電極35a。
又，SOI-MISFET係備置有形成於閘極電極35a正下方之SOI層3的通道區域、構成形成於通道區域兩側之SOI層3之源極及汲極(擴散層26或29)的半導體區域(擴散層)26a或29a、及形成於半導體區域26a或29a與前述通道區域間之SOI層3的延伸層(擴散層)32或33。
又，SOI-MISFET係備置有由形成於閘極電極35a之側部之絕緣膜所構成的側牆34、由形成於此側牆34與閘極電極35a間之矽氧化膜22所構成之補償間隔層、由形成於SOI層3(半導體區域26a或29a)上之單晶半導體層所構成之積疊層24、及形成於積疊層24之矽化物層36。此積疊層24係構成SOI-MISFET之源極‧汲極(擴散層26或29)，此時，成為加以注入之雜質擴散之層(擴散層)。如此，在構成SOI-MISFET之源極‧汲極(擴散層26或29)的積疊層24與半導體區域26a或29a中，積疊層24之上部被矽化物化。又，若積疊層24之下之SOI層3未被矽化物化，積疊層24全體也可被矽化物化。
又，SOI-MISFET係備置有背閘接觸電極41，其係在阱6或8內，同樣於露出矽基板1之背閘接觸區域300內，介著阱6或8及埋入絕緣層2調變該通道。
在體區域200內之體-MISFET中，在形成前述SOI-MISFET之同一矽基板1上，介著閘極絕緣膜16形成有閘極電極35b。在此之閘極絕緣膜16之膜厚厚於SOI-MISFET之閘極絕緣膜15。如此，備置有介著膜厚厚於閘極絕緣膜15之閘極絕緣膜16設置於矽基板1上之閘極電極35b。
又，體-MISFET係備置有形成於此閘極電極35b正下方之矽基板1之通道區域、構成形成於此通道區域兩側之矽基板1之源極及汲極(擴散層27或30)之半導體區域27a或30a、及形成於此半導體區域27a或30a與前述通道區域之間之矽基板1之延伸層(擴散層)20或21。
又，體-MISFET係備置有形成於閘極電極35b之側部之絕緣膜所構成之側牆34、形成於此側牆34與閘極電極35b之間之矽氧化膜22所構成之補償間隔層、形成於矽基板1(半導體區域27a或30a)上之單晶半導體層所構成之積疊層25、及形成於積疊層25之矽化物層37。此積疊層25係構成體-MISFET之源極‧汲極(擴散層27或30)，此際，成為供被注入之雜質擴散之層(擴散層)。如此，在構成體-MISFET之源極‧汲極(擴散層27或30)之積疊層25與半導體區域27a或30a中，積疊層25之全體、及半導體區域27a或30a之上部被矽化物化。
又，閘極電極35a、35b係由全體被矽化物化之層(矽化物層)所構成。因此，可藉由矽化物層之功函數實現希望之臨限電壓值。即，可達成在多晶矽所構成之閘極電極中成問題之閘極耗盡化之抑制、及閘極電極布線之低電阻化。在依據本實施型態之半導體裝置中，閘極電極材料雖以適用Ni矽化物膜之情形加以說明，但不限定於此，只要是Ni、Co、Ti、W、Ta、Mo、Cr、Al、Pt、Pa或Ru等金屬膜、金屬矽化膜或金屬氮化膜中其功函數位於單晶矽薄膜之禁帶之大致中央之材料即可。
又，在本實施型態之半導體裝置中，以使SOI-MISFET之積疊層24之厚度厚於體-MISFET之積疊層25之厚度之方式將SOI-MISFET之源極‧汲極(擴散層26或29)及體-MISFET之源極‧汲極(擴散層27或30)之一部分被矽化物化。
在此，本實施型態之SOI-MISFET係在構成通道之例如極薄之10nm程度之SOI層3上具有積疊層24。含有該積疊層24之SOI-MISFET之源極‧汲極(擴散層26或29)之大半係由矽化物層36所構成，且構成為使矽化物層36未達到埋入絕緣層2。因此，不會增大矽化物層36與擴散層26或29之接觸電阻，可減低SOI-MISFET之外部電阻，增大驅動電流。
又，在體-MISFET中，具有膜厚比SOI-MISFET之積疊層24薄之積疊層25。因此，可在矽基板1中深深地且由上面以平緩之雜質濃度分佈形成與SOI-MISFET同一步驟所形成之擴散層27或30，並可同時實現擴散層27或30之電阻減低、與經由擴散層27或30與矽基板1之間之PN接合流動之漏電流之減低。另外，由於可將矽化物層37形成遍及於由構成體-MISFET之源極‧汲極(擴散層27或30)之積疊層25至矽基板1(半導體區域27a或30a)中，故可增加矽化物層37與擴散層27或30之接觸面積，可謀求接觸電阻之減低。
又，在本實施型態中，可在同一基板上不使製程複雜化地製造高性能之SOI-MISFET與高耐壓系元件及防止ESD破壞(靜電破壞)用之ESD保護元件等之體-MISFET。
又，在本實施型態中，使用具有完全耗盡型(Full Depletion)SOI構造之基板(SOI基板)。在此SOI基板中，埋入絕緣層2之厚度為20nm以下，SOI層3之厚度為20nm以下。藉由使用此SOI基板，在SOI-MISFET中，閘極電極35a正下方之軀部區域所誘發產生之耗盡層會達到軀部區域之底面，即達到與埋入絕緣層2之界面，故可獲得陡峭之次臨限值特性(S特性)。
如此，依據本實施型態，可使SOI-MISFET之積疊層24及體-MISFET之積疊層25之厚度最適化，並可使混載有SOI-MISFET與體-MISFET之半導體裝置高積體化及高性能化。
其次，利用圖式依步驟順序說明如前述方式所構成之本實施型態之半導體裝置之製造方法之一例。在說明之方便上，固定半導體基板、及半導體膜之導電型而加以說明，但導電型之組合只要任意選定即可，並不限定於本實施型態所記載之導電型。
首先，如圖4所示，準備半導體基板，例如包含P型單晶之矽基板1、埋入於矽基板1之10nm厚度之埋入絕緣層2、及埋入絕緣層2上之10nm厚度之單晶半導體層之SOI層3所構成之SOI構造之基板(以下稱為SOI基板)。SOI層3例如係藉由熱氧化法於其上形成矽氧化膜後，除去前述矽氧化膜時，即可薄膜化至達到希望之10nm程度之厚度。又，在本實施型態中，為了獲得陡峭之次臨限值特性(S特性)，使用完全耗盡型(Full Depletion)SOI構造之SOI基板。
接著，如圖5所示，在SOI層3上形成矽氧化膜4，在SOI基板形成元件分離區域5。具體上，首先，在SOI層3上例如係藉由熱氧化法而形成10nm之薄的矽氧化膜4後，例如藉由CVD(Chemical Vapor Deposition；化學氣相沈積)法而堆積矽氮化膜。接著，形成藉由微影技術與乾式蝕刻技術加以除去希望區域之前述矽氮化膜、矽氧化膜4、SOI層3、埋入絕緣層2、及矽基板1之一部分(深度260nm)之圖案(溝)。接著，以可填埋被圖案化之區域(溝)之程度的膜厚，例如藉由CVD法而整個面堆積厚的矽氧化膜，並以先堆積之前述矽氮化膜為終點，藉由化學機械研磨(CMP)法而使堆積之矽氧化膜平坦化。接著，例如藉由熱磷酸選擇地除去作為CMP法之終點使用的前述矽氮化膜，而形成由STI(Shallow Trench Isolation：淺溝隔離法)所形成之元件分離區域5。此時，也可在除去前述矽氮化膜之前，例如預先藉由氫氟酸洗淨選擇地除去業已平坦化之矽氧化膜上部之一部分，以調整埋入圖案(溝)中之矽氧化膜厚度，而控制元件分離區域5與SOI層3間之階差。
接著，如圖6所示，在形成SOI-MISFET之SOI區域100，利用微影技術，藉由介著薄的矽氧化膜4、薄的SOI層3及薄的埋入絕緣層2之離子注入，在矽基板1之希望區域選擇地形成P型阱6與臨限電壓值控制擴散層區域7。接著，同樣地，在矽基板1之希望區域選擇地形成N型阱8與臨限電壓值控制擴散層區域9。
接著，如圖7所示，在形成SOI-MISFET之SOI區域100，形成光阻圖案10。具體上，在SOI基板上，塗佈光阻劑，藉由微影技術形成可使形成體-MISFET之體區域200、與形成背閘接觸之背閘接觸區域300開口之光阻圖案10。此時，係以覆在SOI區域100與體區域200之境界之元件分離區域5、及SOI區域100與背閘接觸區域300之境界之元件分離區域5之方式形成光阻圖案10。
接著，如圖8及圖9所示，例如藉由氫氟酸洗淨除去開口後之體區域200、背閘接觸區域300之矽氧化膜4。此時，矽氧化膜所形成之體區域200之元件分離區域5上部之一部分也被削除，可在體區域200中，調整矽基板1與STI(元件分離區域5)之階差，且可使產生於光阻境界部之STI上之階差變得平緩。接著，例如藉由乾式蝕刻技術，以埋入絕緣層2作為阻擋層，選擇地除去SOI層3後，除去光阻。
此後，有必要時，例如藉由氫氟酸洗淨除去矽基板1上之埋入絕緣層2後，也可藉由熱氧化法使矽基板1之表面氧化10nm程度，利用除去其形成之矽氧化膜之犧牲氧化法，藉由除去SOI層3之乾式蝕刻除去導入於矽基板1之傷害層。其後，例如藉由熱氧化法在矽基板1上重新形成10nm程度之薄的矽氧化膜，而重現與圖8、9相同之狀態。
在經過以上之步驟所形成之體區域200及背閘接觸區域300中，可使矽基板1表面與SOI區域100之SOI層3表面之階差小至20nm程度。此可在後面之作為閘極之多晶矽膜之堆積與加工中，以同一步驟形成SOI-MISFET與體-MISFET，對於階差部之加工餘料及閘極斷線之防止相當有效。
接著，如圖10所示，在體區域200中，藉由微影技術與介著薄的埋入絕緣層2之離子注入，在矽基板1之希望區域選擇地形成P型阱11與臨限電壓值控制擴散層區域12。接著，同樣地，在矽基板1之希望區域選擇地形成N型阱13與臨限電壓值控制擴散層區域14。
接著，如圖11所示，在SOI區域100形成SOI-MISFET之閘極絕緣膜15，在體區域200形成體-MISFET之閘極絕緣膜16後，例如藉由CVD法依序積層40nm厚度之多晶矽膜17、50nm厚度之矽氧化膜18、30nm厚度之矽氮化膜19，藉由微影技術與各向異性乾式蝕刻，施行由前述積層膜構成之閘極電極與閘極保護膜之形成。
在此，在SOI區域100之SOI-MISFET之閘極絕緣膜15、及在體區域200之體-MISFET之閘極絕緣膜16具體上係利用如以下之方式形成。首先，例如藉由氫氟酸洗淨除去露出於體區域200之表面之埋入絕緣層2而露出矽基板1表面。其後，例如藉由熱氧化法在矽基板1上形成7.5nm之熱氧化膜。
此時，在SOI區域100，露出於表面之矽氧化膜4也同樣被除去，並在SOI層3上形成7.5nm之熱氧化膜。例如藉由微影技術與氫氟酸洗淨選擇地將此除去，例如藉由熱氧化法在SOI層3上形成1.9nm之熱氧化膜。
藉由NO氣體使此等7.5nm厚度之熱氧化膜與1.9nm厚度之熱氧化膜之表面氮化，而在主表面積層形成0.2nm之氮化膜，分別以形成在SOI層3上之絕緣膜作為閘極絕緣膜15，以形成在矽基板1上之絕緣膜作為閘極絕緣膜16。
如此，可將體-MISFET之閘極絕緣膜16形成厚於SOI-MISFET之閘極絕緣膜15。藉此，可提高體-MISFET之耐壓，故可施行高電壓動作。
又，在本實施型態中，如前所述，由於SOI區域100與體區域200之階差低至20nm程度，在微影時，處於焦點深度之容許範圍內，故可同時形成兩區域。又，在作為閘極材料膜之40nm厚度之多晶矽膜之堆積、加工之際，在跨過兩區域之階差部中，也可無加工餘料及斷線地形成。
接著，藉由微影技術，分別以注入量3×1013 /cm2 、5×1013 /cm2 之條件對N型之體-MISFET，利用45keV之加速能量，離子注入例如As離子，對P型之體-MISFET，離子注入例如BF2 離子。此時，由於有作為閘極保護膜之矽氮化膜19及矽氧化膜18，雜質不會被注入作為閘極電極之多晶矽膜17及閘極下之通道區域，且會自我匹配地在矽基板1之表面區域形成淺的N型擴散層(以下稱為延伸層)20、與淺的P型擴散層(同樣稱為延伸層)21(圖12)。又，在此離子注入中，SOI-MISFET受到光阻所保護，不會被注入雜質。
接著，如圖13所示，例如藉由CVD法依序堆積10nm厚度之矽氧化膜22、40nm厚度之矽氮化膜，以矽氧化膜22作為阻擋層，選擇地各向異性蝕刻矽氮化膜，而形成由矽氮化膜所構成之側牆23(圖13)。在本方法中，薄的SOI層3受到矽氧化膜22所保護，故可防止因乾式蝕刻引起膜厚之減少及傷害之導入。
接著，例如藉由氫氟酸洗淨除去露出之矽氧化膜22，如圖14所示，露出作為源極‧汲極區域之SOI-MISFET之SOI層3及體-MISFET之矽基板1。此時，有必要時，為了除去被離子注入或乾式蝕刻等所導入之SOI層3及矽基板1表面之傷害層，也可施行CDE(Chemical Dry Etching：化學乾式蝕刻)。
接著，利用選擇磊晶生長法，在露出之單晶矽(SOI層3、矽基板1)上選擇地形成由矽或矽鍺構成之積疊單晶層。
本案發明人等依據實驗發現，在選擇磊晶生長法中，所生長之單晶半導體層之膜厚係因作為底層之單晶矽所含之雜質濃度而有差異。如圖15所示，可知相對於生長時間，作為底層之矽層所含之雜質濃度愈濃時，所生長之磊晶膜之膜厚愈薄。
因此，在本實施型態中，特徵係在施行選擇磊晶生長時，在SOI-MISFET中，作為底層之SOI層3之雜質濃度係形成低於在體-MISFET中作為底層之延伸層20及21。藉此，如圖16所示，由於對前述作為底層之單晶矽層之雜質濃度之磊晶膜厚之依存性，可藉由一次之磊晶生長，而使SOI-MISFET之積疊層24之膜厚形成厚於體-MISFET之積疊層25之膜厚。
例如，對於SOI-MISFET形成膜厚50nm之積疊層24，對於體-MISFET形成膜厚30nm之積疊層25。在此，SOI-MISFET之積疊層24有必要在後面之矽化物化步驟中，預先形成高於作為閘極之多晶矽膜17，以便使矽化物層不達到埋入絕緣層2。
接著，利用微影技術，以加速能量11keV、注入量4×1015 /cm2 之條件對N型SOI-MISFET及N型體-MISFET，離子注入例如As離子。此時，由於有作為閘極保護膜之矽氮化膜19及矽氧化膜18，雜質不會被注入作為閘極電極之多晶矽膜17及閘極下之通道區域，且會自我匹配地形成SOI-MISFET之N型擴散層26、及體-MISFET之N型擴散層27(圖17)。即，在N型SOI-MISFET中，雜質被注入積疊層24及其下之SOI層3而形成構成源極‧汲極之N型擴散層26。此際，構成N型擴散層26之SOI層3之區域被形成作為半導體區域26a。同樣地，在N型體-MISFET中，雜質被注入積疊層25及其下之矽基板1而形成構成源極‧汲極之N型擴散層27。此際，構成N型擴散層27之矽基板1之區域被形成作為半導體區域27a。
又，也可追加地，利用加速能量12keV、注入量5×1014 /cm2 之條件，離子注入例如P離子，在SOI-MISFET之埋入絕緣層2下之矽基板1中形成SOI-MISFET之擴散層雜質補償區域28。此目的係為了減低源極‧汲極擴散層之接合電容，透過注入相反導電型之離子來補償先被注入之臨限電壓值控制擴散層區域7，以形成接近於真性雜質區域之雜質補償區域。
在以上之離子注入中，為簡化製程，可調整注入條件，以共通之步驟對SOI-MISFET及體-MISFET施行離子注入。
接著，對P型SOI-MISFET與體-MISFET，與前述同樣地形成SOI-MISFET之P型擴散層29及體-MISFET之P型擴散層30、與SOI-MISFET之擴散層雜質補償區域31(圖17)。即，在P型SOI-MISFET中，雜質被注入積疊層24及其下之SOI層3而形成構成源極‧汲極之P型擴散層29。此際，構成P型擴散層29之SOI層3之區域被形成作為半導體區域29a。同樣地，在P型體-MISFET中，雜質被注入積疊層25及其下之矽基板1而形成構成源極‧汲極之P型擴散層30。此際，構成P型擴散層30之矽基板1之區域被形成作為半導體區域30a。
接著，例如藉由熱磷酸之洗淨，選擇地除去矽氮化膜所構成之側牆23、與閘極保護膜之矽氮化膜19(圖18)。
接著，如圖19所示，利用微影技術，以加速能量4keV、注入量5×1015 /cm2 之條件對N型SOI-MISFET，離子注入例如As離子。此時，由於有作為閘極保護膜之矽氧化膜18，雜質不會被注入作為閘極電極之多晶矽膜17及閘極下之通道區域，且會自我匹配地形成N型延伸層32。
同樣地，利用加速能量2keV、注入量5×1014 /cm2 之條件對P型SOI-MISFET，離子注入例如B離子，形成P型延伸層33。
接著，例如藉由氮氛圍中之1050℃之RTA(Rapid Thermal Anneal；快速加熱退火)，使注入之雜質活性化且擴散，以控制延伸層32及33與閘極之距離。
此時，可以預先堆積之閘極側壁之矽氧化膜22作為補償間隔層，達成控制離子注入時之延伸層32及33與閘極之距離之任務。
又，在本實施型態中，由於可減少形成延伸層32及33後之熱負荷，故可防止熱擴散引起之延伸層之擴大，可控制性良好地形成。
另外，即使因高濃度之離子注入而使延伸層32及33非晶質化，也由於本步驟之注入離子並未達到兩側方之閘極正下方之通道區域及半導體區域26a或29a，仍屬於單晶層，故可以此作為釪晶層而使延伸層單晶化，並可防止外部電阻之增大。
接著，如圖20所示，在SOI基板之整個面堆積40nm厚度之矽氮化膜，並施行各向異性蝕刻，而在閘極側方形成由矽氮化膜所構成之側牆34。此時，在積疊層24及25與元件分離區域5之間亦形成側牆34。此係在後面之矽化物化步驟中，可使堆積於STI上之Ni(鎳)擴散至積疊層，達成防止形成過剩之矽化物層之任務。
接著，例如藉由氫氟酸洗淨選擇地除去閘極保護膜之矽氧化膜18，露出作為閘極之多晶矽膜17(圖21)。
接著，例如藉由濺鍍法在金屬膜，例如使20nm厚度之Ni膜黏著(堆積)於SOI基板之全面，藉由320℃之熱處理，使其與矽起反應，形成矽化物層。接著，例如藉由鹽酸與過氧化氫水之混合水溶液除去未反應之Ni膜後，施加550℃之熱處理，控制矽化物層之相位。藉此，在露出之多晶矽膜17所構成之閘極電極之全區域及N型及P型之高濃度擴散層26、27、29、30之至少上部區域形成矽化物層，並形成全矽化物化之閘極電極35a、35b、矽化物層36、37(圖22)。
在前述矽化物處理中，未添加雜質之多晶矽膜17在接觸於閘極絕緣膜15及16之區域為止全部變換成矽化物層(閘極電極35a、35b)，可藉由閘極布線之低電阻化、與該矽化物層之功函數而實現MISFET之希望之臨限電壓值。又，可抑制在多晶矽閘極電極中成問題之閘極耗盡化。
在SOI-MISFET中，如參照圖16所說明，由於將積疊層24形成高於閘極電極35a，故構成源極‧汲極之擴散層26、29之上部之矽化物層36之下方境界面位於比閘極電極35a與閘極絕緣膜15之界面更高之位置。即，矽化物層36係形成未達到埋入絕緣層2，不會減少矽化物層36與擴散層26、29之接觸面積，而可實現低的接觸電阻。又，在形成矽化物層之熱處理中，可妨礙矽化物層達到埋入絕緣層2後可能引起之矽化物層對閘極下通道區域之異常擴散。
在一方之體-MISFET中，如參照圖16所說明，由於將積疊層25形成低於SOI-MISFET之積疊層，故矽化物層37之下方境界面也可形成在矽基板1中。此時，矽化物層37與擴散層27、30之境界面積會增加，故可達成進一步之接觸電阻之減低。
接著，如圖23所示，施行矽氮化膜所構成之CESL(Contact Etch Stopper Layer；接觸蝕刻阻擋層)38、矽氧化膜所構成之層間絕緣膜39之堆積與平坦化。
接著，藉由形成至閘極、背面閘極、源極‧汲極之接觸孔，而完成前述圖1~圖3所示之半導體裝置構造。其後，雖省略圖示，但經由含金屬膜之堆積與圖案化及布線間絕緣膜之堆積與平坦化研磨等之布線步驟，而大致完成半導體裝置。
(實施型態2)
本發明之實施型態2之半導體裝置之要部平面圖例如由圖1所構成，沿著此時之圖1之A-A'線之半導體基板之要部剖面圖為圖24。
在前述實施型態1中，藉由一次之選擇磊晶生長步驟，形成SOI-MISFET與體-MISFET之積疊層，但在實施型態2中，相異之點在於施行2次選擇磊晶生長步驟，對SOI-MISFET與體-MISFET分別形成第1與第2積疊層之點上。
在本實施型態2之SOI-MISFET中，在閘極兩側之側牆34正下方形成第1積疊層(最下層)42。因此，擴散層26、29係被設置成隨著2層由最下層之積疊層42變成最上之積疊層24，而逐漸離開閘極電極35a側。除了SOI層3以外，此第1積疊層42也成為導電區域，故可進一步減低SOI-MISFET之外部電阻，達成元件之高驅動電流化。又，藉由將此第1積疊層42之膜厚形成較薄，可防止因與閘極電極35a之間之寄生電容增加而引起之元件之高速性之劣化。
其次，利用圖式依步驟順序說明如前述方式所構成之本實施型態之半導體裝置之製造方法之一例。在說明之方便上，固定半導體基板、及半導體膜之導電型而加以說明，但導電型之組合只要任意選定即可，並不限定於本實施型態所記載之導電型。
基本上，依據前述實施型態1施行閘極之形成後(圖12)，如圖25所示，例如藉由CVD法依序堆積10nm厚度之矽氧化膜22、10nm厚度之矽氮化膜，以矽氧化膜22作為阻擋層而選擇地將矽氮化膜施行各向異性蝕刻時，即可形成由矽氮化膜構成之薄的間隔層44。
接著，如圖26所示，與前述實施型態1同樣地藉由選擇磊晶生長法形成積疊層，但在本實施型態中，縮短生長時間，形成例如在SOI-MISFET中之10nm厚度之薄的第1段積疊層(最下層)42及在體-MISFET中之6nm厚度之薄的第1段積疊層(最下層)43。
接著，如圖27所示，例如藉由CVD法堆積30nm厚度之矽氮化膜，施行各向異性蝕刻而形成由矽氮化膜構成之側牆23。此時，在SOI-MISFET中，第1段積疊層42形成於SOI層3上，可增加至埋入絕緣層2為止之膜厚，故異於前述實施型態1，也可省略作為阻擋層之矽氧化膜之堆積。
接著，如圖28所示，與前述實施型態1同樣地藉由選擇磊晶生長形成作為上層之積疊層24及25。此時，作為生長之底層之半導體單晶層變成第1段積疊層42及43。因此，例如藉由離子注入預先調整第1段積疊層42及43所含之雜質濃度時，即可依據對圖15所示之雜質濃度之生長膜厚之依存性，預先控制本步驟之生長膜厚。
其後，經過參照相同於前述實施型態1之圖17~23所說明之步驟之步驟，大致完成圖24所示之半導體裝置。
以上雖依據實施型態具體地說明本發明人所完成之發明，但本發明並不限定於前述實施型態，在不脫離其要旨之範圍內，當然可施行種種變更。
例如，在前述實施型態中，雖說明混載有SOI-MISFET與體-MISFET之情形，但例如也可適用於SOI-MISFET彼此，或體-MISFET彼此之情形。即，例如，可提供因SOI-MISFET彼此而異之高度及雜質濃度之積疊層。
[產業上之可利用性]
本發明可廣泛利用於製造半導體裝置之製造業。
1．．．矽基板(半導體基板)
2．．．埋入絕緣層(絕緣層)
3．．．SOI層(半導體層)
4．．．矽氧化膜
5．．．元件分離區域
6．．．P型阱
7．．．擴散層區域
8．．．N型阱
9．．．擴散層區域
10．．．光阻圖案
11．．．P型阱
12．．．擴散層區域
13．．．N型阱
14．．．擴散層區域
15．．．閘極絕緣膜
16．．．閘極絕緣膜
17．．．多晶矽膜
18．．．矽氧化膜
19．．．矽氮化膜
20．．．延伸層(N型擴散層)
21．．．延伸層(P型擴散層)
22．．．矽氧化膜
23．．．側牆
24．．．積疊層
25．．．積疊層
26．．．N型擴散層
26a．．．半導體區域
27．．．N型擴散層
27a．．．半導體區域
28．．．擴散層雜質補償區域
29．．．P型擴散層
29a．．．半導體區域
30．．．P型擴散層
30a．．．半導體區域
31．．．擴散層雜質補償區域
32．．．延伸層(N型擴散層)
33．．．延伸層(P型擴散層)
34．．．側牆
35a．．．閘極電極
35b．．．閘極電極
36．．．矽化物層
37．．．矽化物層
38．．．CESL
39．．．層間絕緣膜
40．．．接觸孔
41．．．背閘接觸電極
42．．．第1積疊層(最下層)
43．．．第1積疊層(最下層)
44．．．間隔層
100．．．SOI區域
200．．．體區域
300．．．背閘接觸區域
圖1係表示本發明之一實施型態之半導體裝置之要部平面圖。
圖2係沿著圖1之A-A'線之半導體基板之要部剖面圖。
圖3係沿著圖1之B-B'線之半導體基板之要部剖面圖。
圖4係本發明之一實施型態之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖5係接續於圖4之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖6係接續於圖5之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖7係接續於圖6之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖8係接續於圖7之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖9係與圖8同一步驟時之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖10係接續於圖8及圖9之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖11係接續於圖10之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖12係接續於圖11之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖13係接續於圖12之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖14係接續於圖13之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖15係在選擇磊晶生長法中，對於作為底層之單晶矽層所含之雜質濃度相異之狀態，以生長時間之函數表示所生長之磊晶膜之膜厚之圖。
圖16係接續於圖14之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖17係接續於圖16之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖18係接續於圖17之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖19係接續於圖18之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖20係接續於圖19之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖21係接續於圖20之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖22係接續於圖21之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖23係接續於圖23之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖24係本發明之另一實施型態之半導體裝置之要部剖面圖。
圖25係本發明之另一實施型態之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖26係接續於圖25之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖27係接續於圖26之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
圖28係接續於圖27之半導體裝置之製造步驟中之半導體基板之要部剖面圖。
1．．．矽基板(半導體基板)
2．．．埋入絕緣層(絕緣層)
3．．．SOI層(半導體層)
5．．．元件分離區域
6、11．．．P型阱
7、9、12、14．．．擴散層區域
8、13．．．N型阱
15、16．．．閘極絕緣膜
20、32．．．延伸層(N型擴散層)
21、33．．．延伸層(P型擴散層)
22．．．矽氧化膜
24、25．．．積疊層
26、27．．．N型擴散層
26a、27a、29a、30a．．．半導體區域
28、31．．．擴散層雜質補償區域
34．．．側牆
35a、35b．．．閘極電極
36、37．．．矽化物層
38．．．CESL
39．．．層間絕緣膜
40．．．接觸孔
100．．．SOI區域
200．．．體區域

Claims (10)

  1. 一種半導體裝置之製造方法，其包含有以下之步驟：(a)準備基板之步驟，該基板係由包含形成第1 MISFET之第1區域與形成其周邊之第2 MISFET之第2區域的半導體基板，及埋入前述半導體基板之絕緣層上的半導體層所組成者；(b)除去在前述第2區域中之前述半導體層及前述絕緣層，而露出前述第2區域之前述半導體基板之步驟；(c)介著第1閘極絕緣膜而將第1閘極電極形成於前述第1區域之前述半導體層上之步驟；(d)介著厚於前述第1閘極絕緣膜之第2閘極絕緣膜，而將第2閘極電極形成於前述第2區域之前述半導體基板上之步驟；(e)將雜質濃度高於前述半導體層之第1延伸層，形成在前述第2閘極電極之兩側壁側之前述半導體基板之步驟；(f)於前述步驟(e)之後，在前述基板之整個面堆積第1絕緣膜，且藉由施行各向異性蝕刻，而使前述第1絕緣膜殘留於前述第1閘極電極之兩側壁及前述第2閘極電極之兩側壁之步驟；(g)於前述步驟(f)之後，在前述第1閘極電極之兩側壁側之前述半導體層上，藉由以前述半導體層為底層之選擇磊晶生長而形成第1積疊層之步驟；(h)於前述步驟(f)之後，在前述第2閘極電極之兩側壁 側之前述半導體基板上，藉由以前述第1延伸層為底層之選擇磊晶生長而形成第2積疊層之步驟；(i)於前述步驟(g)及(h)之後，在前述第1積疊層及其下之前述半導體層注入第1雜質而藉由擴散前述第1雜質，以形成構成前述第1 MISFET之第1源極．汲極之第1擴散層之步驟；(j)於前述步驟(g)及(h)之後，在前述第2積疊層及其下之前述半導體基板注入第2雜質而藉由擴散前述第2雜質，以形成構成前述第2 MISFET之第2源極．汲極之第2擴散層之步驟；(k)於前述步驟(i)及(j)之後，除去前述第1絕緣膜之步驟；及(l)在前述第1閘極電極之兩側壁側之前述半導體層形成第2延伸層之步驟。
  2. 如請求項1之半導體裝置之製造方法，其中進一步包含以下之步驟：(m)於前述步驟(l)之後，在前述基板之整個面堆積第2絕緣膜，並藉由施行各向異性蝕刻，而使前述第2絕緣膜殘留於前述第2閘極電極之兩側壁、前述第2閘極電極、前述第1積疊層及前述第2積疊層之兩側壁之步驟；及(n)於前述步驟(m)之後，在前述基板之整個面堆積金屬膜，並藉由施行熱處理，而使前述第1閘極電極之全體、前述第2閘極電極之全體、前述第1源極．汲極之一 部分及前述第2源極．汲極之一部分矽化物化之步驟。
  3. 如請求項1之半導體裝置之製造方法，其中在前述步驟(a)中，準備前述絕緣層之厚度為20 nm以下，前述半導體層之厚度為20 nm以下之前述基板。
  4. 如請求項2之半導體裝置之製造方法，其中在前述步驟(n)中，使構成前述第1源極．汲極之前述第1積疊層之上部或全體矽化物化，並使構成前述第2源極．汲極之前述第2積疊層之全體與其下之前述半導體基板矽化物化。
  5. 如請求項2之半導體裝置之製造方法，其中在前述步驟(n)中，堆積Ni、Co、Ti、W、Ta、Mo、Cr、Al、Pt、Pa或Ru之前述金屬膜。
  6. 一種半導體裝置之製造方法，其包含有以下之步驟：(a)準備基板之步驟，該基板係包含形成第1 MISFET之第1區域與形成其周邊之第2 MISFET之第2區域的半導體基板，及埋入前述半導體基板之絕緣層上的半導體層所組成者；(b)除去在前述第2區域中之前述半導體層及前述絕緣層，而露出前述第2區域之前述半導體基板之步驟；(c)介著第1閘極絕緣膜而將第1閘極電極形成於前述第1區域之前述半導體層上之步驟；(d)介著厚於前述第1閘極絕緣膜之第2閘極絕緣膜，而將第2閘極電極形成於前述第2區域之前述半導體基板上之步驟；(e)將雜質濃度高於前述半導體層之第1延伸層，形成 在前述第2閘極電極之兩側壁側之前述半導體基板之步驟；(f)於前述步驟(e)之後，在前述基板之整個面堆積第1絕緣膜，且藉由施行各向異性蝕刻，而使前述第1絕緣膜殘留於前述第1閘極電極之兩側壁及前述第2閘極電極之兩側壁之步驟；(g)於前述步驟(f)之後，在前述第1閘極電極之兩側壁側之前述半導體層上，藉由以前述半導體層為底層之選擇磊晶生長而形成構成第1積疊層之第1最下層之步驟；(h)於前述步驟(f)之後，在前述第2閘極電極之兩側壁側之前述半導體基板上，藉由以前述第1延伸層為底層之選擇磊晶生長而形成構成第2積疊層之第2最下層之步驟；(i)於前述步驟(g)及(h)之後，在前述基板之整個面堆積第2絕緣膜，並藉由施行各向異性蝕刻，而使前述第2絕緣膜殘留於前述第1閘極電極之兩側壁及前述第2閘極電極之兩側壁之步驟；(j)於前述步驟(i)之後，在前述第1閘極電極之兩側壁側之前述第1最下層上，藉由以前述第1最下層為底層之選擇磊晶生長而形成構成前述第1積疊層之第1上層之步驟；(k)於前述步驟(i)之後，在前述第2閘極電極之兩側壁側之前述第2最下層上，藉由以前述第2最下層為底層之選擇磊晶生長，而形成構成前述第2積疊層之第2上層之 步驟；(l)於前述步驟(j)及(k)之後，在前述第1積疊層及其下之前述半導體層注入第1雜質而藉由擴散前述第1雜質，以形成構成前述第1 MISFET之第1源極．汲極之第1擴散層之步驟；(m)於前述步驟(j)及(k)之後，在前述第2積疊層及其下之前述半導體基板注入第2雜質而藉由擴散前述第2雜質，以形成構成前述第2 MISFET之第2源極．汲極之第2擴散層之步驟；(n)於前述步驟(l)及(m)之後，除去前述第2絕緣膜及前述第1絕緣膜之步驟；及(o)在前述第1閘極電極之兩側壁側之前述半導體層形成第2延伸層之步驟。
  7. 如請求項6之半導體裝置之製造方法，其中進一步包含以下之步驟：(p)於前述步驟(o)之後，在前述基板之整個面堆積第3絕緣膜，並藉由施行各向異性蝕刻，而使前述第3絕緣膜殘留於前述第2閘極電極之兩側壁、前述第2閘極電極、前述第1積疊層及前述第2積疊層之兩側壁之步驟；及(q)於前述步驟(p)之後，在前述基板之整個面堆積金屬膜，並藉由施行熱處理，而使前述第1閘極電極之全體、前述第2閘極電極之全體、前述第1源極．汲極之一部分及前述第2源極．汲極之一部分矽化物化之步驟。
  8. 如請求項6之半導體裝置之製造方法，其中在前述步驟(a)中，準備前述絕緣層之厚度為20 nm以下，前述半導體層之厚度為20 nm以下之前述基板。
  9. 如請求項7之半導體裝置之製造方法，其中在前述步驟(q)中，使構成前述第1源極．汲極之前述第1積疊層之上部或全體矽化物化，並使構成前述第2源極．汲極之前述第2積疊層之全體與其下之前述半導體基板矽化物化。
  10. 如請求項7之半導體裝置之製造方法，其中在前述步驟(q)中，堆積Ni、Co、Ti、W、Ta、Mo、Cr、Al、Pt、Pa或Ru之前述金屬膜。
TW097135505A 2007-10-11 2008-09-16 半導體裝置之製造方法 TWI383490B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007265037A JP5222520B2 (ja) 2007-10-11 2007-10-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW200924167A TW200924167A (en) 2009-06-01
TWI383490B true TWI383490B (zh) 2013-01-21

Family

ID=40533351

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097135505A TWI383490B (zh) 2007-10-11 2008-09-16 半導體裝置之製造方法

Country Status (3)

Country Link
US (2) US20090096036A1 (zh)
JP (1) JP5222520B2 (zh)
TW (1) TWI383490B (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2953641B1 (fr) 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
US8508289B2 (en) 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2955204B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955200B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2957186B1 (fr) 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2375442A1 (en) 2010-04-06 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) * 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
JP5550444B2 (ja) * 2010-05-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012256649A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp 半導体装置、半導体ウエハ、及びこれらの製造方法
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
JP5837387B2 (ja) 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
JP6169222B2 (ja) * 2012-01-23 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5956809B2 (ja) * 2012-04-09 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5944266B2 (ja) * 2012-08-10 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9362272B2 (en) 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET
JP6178118B2 (ja) * 2013-05-31 2017-08-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6262060B2 (ja) * 2014-04-03 2018-01-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6275559B2 (ja) * 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
JP6355460B2 (ja) * 2014-07-08 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9972633B2 (en) * 2016-01-27 2018-05-15 United Microelectronics Corp. Semiconductor device and method for fabricating the same
JP6594261B2 (ja) * 2016-05-24 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6591347B2 (ja) * 2016-06-03 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6679444B2 (ja) * 2016-08-12 2020-04-15 ルネサスエレクトロニクス株式会社 半導体装置
JP6629159B2 (ja) * 2016-09-16 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6716450B2 (ja) * 2016-12-28 2020-07-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6783703B2 (ja) * 2017-05-29 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR3069702B1 (fr) * 2017-07-27 2020-01-24 Stmicroelectronics (Rousset) Sas Procede de fabrication simultanee de transistors soi et de transistors sur substrat massif
US10685970B2 (en) * 2018-06-06 2020-06-16 Globalfoundries Singapore Pte. Ltd. Low cost multiple-time programmable cell on silicon on insulator technology and method for producing the same
US10714577B2 (en) * 2018-10-02 2020-07-14 Globalfoundries Inc. Etch stop layer for use in forming contacts that extend to multiple depths
US11289598B2 (en) * 2020-04-15 2022-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors
US11495660B2 (en) 2020-11-06 2022-11-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors with defect prevention structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869872A (en) * 1995-07-10 1999-02-09 Nippondenso Co., Ltd. Semiconductor integrated circuit device and manufacturing method for the same
US20030111688A1 (en) * 2001-12-19 2003-06-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20060194399A1 (en) * 2004-01-08 2006-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Gate Transistors and Method of Manufacture
US7176110B2 (en) * 2003-10-31 2007-02-13 Advanced Micro Devices, Inc. Technique for forming transistors having raised drain and source regions with different heights
US20070221964A1 (en) * 2006-03-24 2007-09-27 International Business Machines Corporation Field effect device with reduced thickness gate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349512U (zh) * 1989-05-13 1991-05-15
JPH08102498A (ja) 1994-09-30 1996-04-16 Hitachi Ltd 半導体装置
JPH09185095A (ja) * 1995-12-28 1997-07-15 Olympus Optical Co Ltd 撮像装置
JP4487295B2 (ja) * 1999-03-31 2010-06-23 フジノン株式会社 レンズ駆動装置
US6303450B1 (en) * 2000-11-21 2001-10-16 International Business Machines Corporation CMOS device structures and method of making same
JP2003110109A (ja) 2001-09-28 2003-04-11 Sharp Corp 半導体装置及びその製造方法並びに携帯電子機器
JP4515077B2 (ja) * 2003-11-13 2010-07-28 富士通株式会社 半導体装置の製造方法
JP4444685B2 (ja) * 2004-02-12 2010-03-31 キヤノン株式会社 移動信号出力装置、光学機器、光学機器制御装置および映像生成システム
JP2006245378A (ja) * 2005-03-04 2006-09-14 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
JP2007004535A (ja) 2005-06-24 2007-01-11 Oji Tac Hanbai Kk Ｉｃインレットおよびｉｃタグ
WO2007004535A1 (ja) * 2005-07-05 2007-01-11 Renesas Technology Corp. 半導体装置およびその製造方法
JP4951950B2 (ja) * 2005-12-08 2012-06-13 ソニー株式会社 半導体装置およびその製造方法
US20090072312A1 (en) * 2007-09-14 2009-03-19 Leland Chang Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869872A (en) * 1995-07-10 1999-02-09 Nippondenso Co., Ltd. Semiconductor integrated circuit device and manufacturing method for the same
US20030111688A1 (en) * 2001-12-19 2003-06-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7176110B2 (en) * 2003-10-31 2007-02-13 Advanced Micro Devices, Inc. Technique for forming transistors having raised drain and source regions with different heights
US20060194399A1 (en) * 2004-01-08 2006-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Gate Transistors and Method of Manufacture
US20070221964A1 (en) * 2006-03-24 2007-09-27 International Business Machines Corporation Field effect device with reduced thickness gate

Also Published As

Publication number Publication date
US20110195566A1 (en) 2011-08-11
TW200924167A (en) 2009-06-01
JP2009094369A (ja) 2009-04-30
JP5222520B2 (ja) 2013-06-26
US8183115B2 (en) 2012-05-22
US20090096036A1 (en) 2009-04-16

Similar Documents

Publication Publication Date Title
TWI383490B (zh) 半導體裝置之製造方法
TWI327777B (en) Strained silicon mos device with box layer between the source and drain regions
CN102751230B (zh) 浅沟槽隔离内的隔离电容器
US8790991B2 (en) Method and structure for shallow trench isolation to mitigate active shorts
TWI827712B (zh) 半導體裝置與其形成方法
US9437434B2 (en) Semiconductor device and fabrication method thereof
TW200842988A (en) Semiconductor device and method for manufacturing semiconductor device
CN102456742A (zh) 半导体器件以及制造半导体器件的方法
TW201639151A (zh) 緩衝層及其形成方法
US7692243B2 (en) Semiconductor device and method of manufacturing the same
JP3725465B2 (ja) 半導体装置及びその製造方法
JP2014229634A (ja) 半導体装置の製造方法および半導体装置
CN119230409B (zh) 一种半导体器件的制造方法
US7999300B2 (en) Memory cell structure and method for fabrication thereof
JP2007005575A (ja) 半導体装置およびその製造方法
JP5280434B2 (ja) 半導体デバイスにおける分離層の形成
JP2013045953A (ja) 半導体装置およびその製造方法
JP2008085205A (ja) 半導体装置及びその製造方法
JP4434832B2 (ja) 半導体装置、及びその製造方法
JP2009147161A (ja) 半導体装置およびその製造方法
JP2012230993A (ja) 半導体基板、半導体装置及びその製造方法
US7851874B2 (en) Semiconductor device and method for manufacturing the same
JP4036341B2 (ja) 半導体装置及びその製造方法
JP3966102B2 (ja) 半導体装置の製造方法
JP2006310524A (ja) 半導体装置およびその製造方法