CN117807933A - 一种信号处理方法、装置、芯片及电子设备 - Google Patents

Abstract

本申请实施例公开了一种信号处理方法、装置、芯片及电子设备，以提升电路系统的可靠性和稳定性。所述方法包括：接收至少一个输入目标信号，确定与所述至少一个输入目标信号具有逻辑关系的至少一个输出目标信号；在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号；控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并在预设第一数量的时钟周期后延迟输出。

Description

一种信号处理方法、装置、芯片及电子设备

技术领域

本申请涉及数字集成电路领域，尤其涉及一种信号处理方法、装置、芯片及电子设备。

背景技术

伴随着5G(5th Generation Mobile Communication Technology，第五代移动通信技术)、图像及数据处理、自动驾驶等技术的快速发展和广泛应用，IC(IntegratedCircuit，集成电路)产品需要集成越来越多的功能以满足市场需求，对应的IC设计尤其是SOC(System on Chip，片上系统)芯片设计的规模越来越庞大，集成的IP(IntellectualProperty，知识产权)数量越来越多，大大增加了对时钟复位系统设计质量的要求。

芯片设计者通过设计不同类型的复位来保证复位功能的正常以及电路系统的稳定性。通常情况下，为了确保复位功能的正常，要求电路实现异步复位同步释放。传统的单周期同步释放的方式，对于电路的实现难度、硬件开销、人力付出等，均要求很高，处理不好，很容易造成复位信号同步释放过程中潜在的亚稳态在电路中传播，导致电路功能异常。因此，亟待解决现有技术中存在的上述技术问题。

发明内容

本申请实施例旨在提供一种信号处理方法、装置、芯片及电子设备，以提升电路系统的可靠性和稳定性。

为了实现上述目的，本申请实施例采用下述技术方案：

第一方面，本申请实施例提供一种信号处理方法，包括：

接收至少一个输入目标信号，确定与所述至少一个输入目标信号具有逻辑关系的至少一个输出目标信号；

在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号；

控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并在预设第一数量的时钟周期后延迟输出。

第二方面，本申请实施例提供一种信号处理装置，包括信号处理模块、数据同步器模块和延迟打拍模块，其中：

所述信号处理模块，用于接收至少一个输入目标信号，确定与所述至少一个输入目标信号具有逻辑关系的至少一个输出目标信号；在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号，并指示所述数据同步器模块；

所述数据同步器模块，用于控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并将同步释放后的所述第一输出目标信号提供给所述延迟打拍模块；

所述延迟打拍模块，用于控制同步释放后的所述第一输出目标信号在预设第一数量的时钟周期后延迟输出。

第三方面，本申请实施例提供一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，以实现如第一方面所述的方法。

第四方面，本申请实施例提供一种电子设备，所述电子设备包括处理器和存储器，所述存储器存储可在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行，以实现如第一方面所述的方法。

本申请实施例提供的信号处理方案，能够根据至少一个输入目标信号确定至少一个输出目标信号，并建立两者之间的逻辑关系，在某一个或多个处于有效状态的输入目标信号释放的情况下，根据逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号，在控制第一输出目标信号进行同步释放之后，增加了在预设第一数量的时钟周期后延迟输出的操作。在电路功能上不再要求目标信号在一个时钟周期内完成释放，因此在电路实现阶段可以放松对目标信号的约束，尤其是在设计规模较大并且较复杂的场景下，可以显著降低时序收敛难度，降低电路实现及相关人力投入和时间成本；通过对同步释放后的目标信号进行延迟输出确保最终释放的目标信号处于稳定状态，从而提升电路系统的稳定性和可靠性。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请的一个实施例提供的一种信号处理方法的流程示意图；

图2为本申请的一个实施例提供的一种信号处理装置的结构示意图；

图3为本申请的一个实施例提供的一种复位信号处理装置的结构示意图；

图4为本申请的一个实施例提供的一种复位信号处理方法的流程示意图；

图5为本申请的一个实施例提供的一种复位信号处理方法的典型应用场景示意图；

图6～11为本申请的一个实施例提供的图5所示应用场景下各种复位信号释放情况的仿真波形图；

图12为本申请的一个实施例提供的一种电子设备的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本文件保护的范围。

本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

如前所述，随着数字集成电路规模的增加和时钟频率的提高，SOC芯片设计对时钟复位系统的要求越来越高。通常情况下，为了确保复位功能的正常，要求电路实现异步复位同步释放。异步复位是指复位信号的生效只取决于复位信号本身，与时钟无关，在复位信号生效时无论时钟信号处于什么状态，电路都会立即复位；同步释放是指复位信号的释放，受到时钟控制，在复位信号所处时钟域的时钟信号的跳变沿处释放，所述跳变沿可以是上升沿也可以是下降沿。异步复位可以保证电路在复位信号生效时及时响应，而不会出现部分电路已经进入复位状态而另一部分电路还在工作的情况。同步释放则要求由同一个时钟驱动的寄存器可以在同一个时钟周期内完成复位信号的释放，保证同一个时钟域下的电路处于相同的状态，避免数据传输过程中出现错误。

本发明人在发明过程中发现，在时钟复位系统中，使用异步复位同步释放的设计，会存在如下缺陷：

1)随着芯片面积越来越大，设计的时钟频率越来越高，传统的单周期同步释放的方式，在功能上要求复位信号驱动的所有寄存器，在一个时钟周期内完成复位信号的释放，这样就会导致在电路实现阶段，对复位信号的约束非常严格，大大增加了时序收敛及电路实现的难度、以及需要投入的时间及人力成本。

2)通常驱动寄存器的时钟信号，在复位信号生效和释放的整个阶段，都会保持打开的状态，如果异步复位路径较长，在复位信号释放时，即使复位信号在寄存器所处时钟域下进行了同步释放，依然可能导致复位信号的释放难以在一个时钟周期内完成，因此复位信号释放的时候存在着亚稳态传输的风险，导致同一个时钟域下的寄存器可能会处于不同的状态，严重的情况下可能会引起电路功能异常。

3)常见的异步复位同步释放设计只有一个输入的复位信号，通过一个复位信号控制整个电路复位，会使得对电路的控制缺少灵活性，通常需要根据实际需求对部分电路或者单个通路进行复位。芯片规模的扩大和集成IP的增加，也使芯片需要划分出多个复位域，但是时钟复位系统常见的设计只能对一个复位域进行复位。

有鉴于此，本申请实施例旨在提供一种信号处理方法及装置，以提升电路系统的可靠性和稳定性。进一步，实现对不同信号域的灵活控制，避免信号同步释放过程中潜在的亚稳态传输风险。

本申请实施例提供的信号处理方案，适用于SOC芯片中时钟复位系统的设计，用于对复位信号的处理；本方案尤其适用于多个复位域，并且对复位信号的质量要求较高的SOC芯片中；在芯片设计中根据需求对一些控制信号进行与复位信号相同或相似的处理时，同样可以应用本申请实施例提供的信号处理方案。本申请实施例中，将上述复位信号、以及控制信号等，统称为目标信号。

本申请的主要技术构思包括：设计一种信号处理方案，通过对同步释放后的目标信号进行延迟输出，以及对输出时钟信号(即目标信号同步释放后所处的时钟域)进行关断控制，确保在输出的目标信号稳定之前，该目标信号及目标信号所处时钟域驱动的寄存器不会处于工作状态，规避了因为目标信号释放导致的潜在的亚稳态信号在电路系统内部传递的风险；进一步，设计一种适用于多信号域的信号处理方案，支持一个或多个输入的目标信号，可以根据需求设置目标信号可以控制的信号域，以实现对电路系统的部分电路或不同通路进行单独控制，或者对全部电路进行控制。

所述的信号域是指目标信号可以控制的最小电路单元，一个电路系统通常包括多个信号域，一个信号域可以对应电路系统中的部分电路或单个通路，示例性的，在所述目标信号为复位信号的情况下，所述信号域相应为复位域(Reset Domain)。基于此电路设计，电路实现的难度和成本大大降低，可靠性提高。

以下结合附图，详细说明本申请各实施例提供的技术方案。

请参考图1，为本申请的一个实施例提供的一种信号处理方法的流程示意图，该方法可以包括如下步骤：

S101、接收至少一个输入目标信号，确定与所述至少一个输入目标信号具有逻辑关系的至少一个输出目标信号。

针对单信号域的场景，通常只有一个输入的目标信号控制整个电路，相应的只有一个输出的目标信号。

在一种可选的实现方式中，针对多信号域的场景，每个所述输入目标信号可以控制一个或多个信号域，每个输出目标信号可以控制一个信号域，可以根据所述至少一个输入目标信号所控制的所有信号域，确定与所述所有信号域中每个信号域对应的一个输出目标信号，以及基于所述至少一个输入目标信号与所述至少一个输出目标信号所控制的信号域建立所述逻辑关系。

示例性的，假设两个输入目标信号中，输入目标信号1所控制的信号域为信号域1、信号域2、信号域3，输入目标信号2所控制的信号域为信号域2，则两个输入目标信号所控制的所有信号域为信号域1、信号域2、信号域3；相应的，可以确定与信号域1对应的一个输出目标信号1，与信号域2对应的一个输出目标信号2，与信号域3对应的一个输出目标信号3。

具体的，所述至少一个输入目标信号之间还可以具有优先级关系；可以根据每个所述输入目标信号所控制的至少一个信号域、以及每个所述输出目标信号所控制的信号域，确定影响每个所述输出目标信号的所有所述输入目标信号，以及结合所述至少一个输入目标信号之间的优先级关系确定所述逻辑关系；其中，所述逻辑关系用于表征影响每个所述输出目标信号的所有所述输入目标信号之间基于优先级的逻辑运算关系。

S102、在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号。

目标信号通常包括两种状态：有效状态和无效状态。示例性的，对于复位信号来说，有效状态即为复位信号生效后的状态，通常称为复位状态；无效状态即为已生效的复位信号释放后的状态；复位信号可以低电平有效，也可以高电平有效。

在检测到某一个或多个处于有效状态的输入目标信号释放的情况下，根据至少一个输入目标信号与至少一个输出目标信号之间的逻辑关系，即可确定受到当前释放的输入目标信号影响的一个或多个输出目标信号。为了表述方便，本申请实施例中，将受到当前释放的输入目标信号影响的一个或多个输出目标信号称为第一输出目标信号。

S103、控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并在预设第一数量的时钟周期后延迟输出。

同步释放是指目标信号的释放，受到时钟控制，在目标信号所处时钟域的时钟信号的跳变沿处释放，所述跳变沿可以是上升沿也可以是下降沿；在控制第一输出目标信号进行同步释放之后，增加了在预设第一数量的时钟周期后延迟输出的操作，也就是说，在电路功能上不再要求目标信号在一个时钟周期内完成释放。

在一种可选的实现方式中，在所述控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放之后，可以控制在所述时钟域下的输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开，所述第一数量大于所述第二数量、且小于所述第二数量与所述第三数量之和。

具体的，在检测到同步释放后的所述第一输出目标信号的情况下，可以生成所述时钟域下的控制信号；其中，所述控制信号用于指示输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开；

根据所述时钟域下的控制信号，生成处于所述时钟域的时钟门控信号，通过所述时钟门控信号控制在所述时钟域下的输出时钟信号的关断和打开。

具体的，所述第一数量可以为预先设置的第一数值M和第二数值N之和，所述第二数量可以为所述第一数值M，所述第三数量可以为所述第二数值N和预先设置的第三数值P之和；其中，所述第一数值M可以设置为所述第一输出目标信号驱动的寄存器中，最长的不带目标信号输入端的寄存器链的级数；所述第二数值N可以设置为所述第一输出目标信号与所述输出时钟信号之间的清除时间(removal time)；所述第三数值P可以设置为所述第一输出目标信号与所述输出时钟信号之间的恢复时间(recovery time)。

在一种可选的实现方式中，所述方法还可以包括如下步骤：

S104、在检测到处于无效状态的所述输入目标信号生效的情况下，根据所述逻辑关系确定受到当前生效的输入目标信号影响的第二输出目标信号。

在检测到某一个或多个处于无效状态的输入目标信号释放的情况下，根据至少一个输入目标信号与至少一个输出目标信号之间的逻辑关系，即可确定受到当前释放的输入目标信号影响的一个或多个输出目标信号。为了表述方便，本申请实施例中将受到当前释放的输入目标信号影响的一个或多个输出目标信号称为第二输出目标信号。

S105、控制所述第二输出目标信号进行异步生效并立即输出。

异步生效是指目标信号的生效只取决于目标信号本身，与时钟无关，在目标信号生效时无论时钟信号处于什么状态，电路都会立即响应进入生效的目标信号要求的状态。

在某一个或多个输入目标信号生效的情况下，根据逻辑关系确定受到当前生效的输入目标信号影响的第二输出目标信号，控制第二输出目标信号进行异步生效并立即输出，使得电路系统可以对异步生效快速响应，确保输出高质量的目标信号。

本申请实施例提供的信号处理方法，能够根据至少一个输入目标信号确定至少一个输出目标信号，并建立两者之间的逻辑关系，在某一个或多个处于有效状态的输入目标信号释放的情况下，根据逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号，在控制第一输出目标信号进行同步释放之后，增加了在预设第一数量的时钟周期后延迟输出的操作。在电路功能上不再要求目标信号在一个时钟周期内完成释放，因此在电路实现阶段可以放松对目标信号的约束，尤其是在设计规模较大并且较复杂的场景下，可以显著降低时序收敛难度，降低电路实现及相关人力投入和时间成本；通过对同步释放后的目标信号进行延迟输出确保最终释放的目标信号处于稳定状态，从而提升电路系统的稳定性和可靠性。

进一步，在控制所述第一输出目标信号进行同步释放之后，控制在第二数量的时钟周期后关断输出的时钟信号，并在第三数量的时钟周期后重新打开，可以保证在同步释放后的目标信号尚未稳定传递给驱动的所有寄存器之前，由时钟信号和目标信号驱动的电路不会处于工作状态，避免电路状态异常。

更进一步，在目标信号释放时，一方面，对同步释放后的目标信号进行延迟输出，另一方面，关断输出的时钟信号，通过上述双保险设计，有效避免了目标信号在同步释放过程中，由于目标信号和时钟信号的异步关系，而带来的潜在的亚稳态传播风险。

此外，与上述图1所示的信号处理方法相对应地，本申请实施例还提供一种信号处理装置。本申请的一个实施例提供的一种信号处理装置，如图2所示，包括信号处理模块201、数据同步器模块202和延迟打拍模块203，其中：

所述信号处理模块201，用于接收至少一个输入目标信号，确定与所述至少一个输入目标信号之间具有逻辑关系的至少一个输出目标信号；在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号，并指示所述数据同步器模块202。

具体的，在输入的目标信号为复位信号的情况下，信号处理模块可以为用于相应处理复位信号的复位处理模块；在输入的目标信号为控制信号的情况下，信号处理模块可以为用于相应处理控制信号的控制处理模块。

所述数据同步器模块202，用于控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并将同步释放后的所述第一输出目标信号提供给所述延迟打拍模块203。

所述延迟打拍模块203，用于控制同步释放后的所述第一输出目标信号在预设第一数量的时钟周期后延迟输出。

在一种可选的实现方式中，所述装置还可包括：时钟门控生成单元204和时钟门控单元205，其中：

所述延迟打拍模块203，还用于在接收到同步释放后的所述第一输出目标信号的情况下，生成所述时钟域下的控制信号并发送给所述时钟门控生成单元204，所述控制信号用于指示输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开，所述第一数量大于所述第二数量、且小于所述第二数量与所述第三数量之和；

所述时钟门控生成单元204，用于根据接收到的所述控制信号生成处于所述时钟域的时钟门控信号，并发送给所述时钟门控单元；

所述时钟门控单元205，用于根据接收到的所述时钟门控信号，控制在所述时钟域下的输出时钟信号的关断和打开。

在一种可选的实现方式中，所述信号处理模块201，还用于在检测到处于无效状态的所述输入目标信号生效的情况下，根据所述逻辑关系确定受到当前生效的输入目标信号影响的第二输出目标信号，并指示所述数据同步器模块202；

所述数据同步器模块202，还用于控制所述第二输出目标信号进行异步生效，并将异步生效后的所述第二输出目标信号提供给所述延迟打拍模块203；

所述延迟打拍模块203，还用于控制异步生效后的所述第二输出目标信号立即输出。

在一种可选的实现方式中，可以设置与信号域的个数相同数量的数据同步器模块202和延迟打拍模块203，每个信号域对应一组数据同步器模块202和延迟打拍模块203；

所述信号处理模块201，具体用于根据所述至少一个输入目标信号所控制的所有信号域，确定与所述所有信号域中每个信号域对应的一个输出目标信号，以及基于所述至少一个输入目标信号与所述至少一个输出目标信号所控制的信号域建立所述逻辑关系；在确定出所述第一输出目标信号的情况下，指示与所述第一输出目标信号所控制的信号域对应的数据同步器模块202；其中，每个所述输入目标信号控制至少一个信号域，每个所述输出目标信号控制一个信号域；

所述数据同步器模块202，具体用于将同步释放后的所述第一输出目标信号提供给对应的延迟打拍模块203。

具体的，所述至少一个输入目标信号之间可以具有优先级关系；

所述信号处理模块201，具体用于根据每个所述输入目标信号所控制的至少一个信号域、以及每个所述输出目标信号所控制的信号域，确定影响每个所述输出目标信号的所有所述输入目标信号，以及结合所述至少一个输入目标信号之间的优先级关系确定所述逻辑关系；其中，所述逻辑关系用于表征影响每个所述输出目标信号的所有所述输入目标信号之间基于优先级的逻辑运算关系。

显然，本申请实施例的信号处理装置可以作为上述图1所示的信号处理方法的执行主体，因此能够实现的方法在图1所实现的功能。由于原理相同，在此不再赘述。

下面以复位信号为例，对本申请实施例提供的信号处理方案进行详细说明。

本申请实施例提供了一种复位信号处理方案，能够支持多复位域(Reset Domain)的应用场景，针对时钟复位系统的设计，提供功能完善、可靠性高、成本低廉、实现难度小的解决方案。一方面，该方案支持多个输入的复位信号，可以根据需求设置复位信号可以控制的复位域，以实现对电路的不同通路进行单独复位或者对全部电路进行复位，另一方面，该方案通过对同步释放后的复位信号进行延迟输出，以及对输出时钟信号进行关断控制(即复位信号同步释放后所处的时钟域)，确保在输出的复位信号稳定之前，该复位信号及复位信号所处时钟域驱动的寄存器不会处于工作状态，规避了因为复位信号释放导致的潜在的亚稳态信号在电路系统内部传递的风险。同时基于此电路设计，电路实现的难度和成本大大降低，可靠性提高。

本申请的一个实施例提供的一种复位信号处理装置，其结构示意图请参考图3，包括复位处理模块，与复位域的个数相同数量的数据同步器模块和延迟打拍模块，时钟门控生成单元，时钟门控单元，每个复位域对应一组数据同步器模块和延迟打拍模块。

本申请实施例提供的复位信号处理装置支持多个输入及输出的复位信号，并且支持一个及以上的输入时钟信号和相同数量的输出时钟信号，为了支持多时钟域的场景，时钟门控生成单元和时钟门控单元可以包括多组。其中：

输入的复位信号之间是异步关系，也可以存在优先级关系，高优先级的复位信号可以控制低优先级的复位信号，低优先级的复位信号只能控制部分输出的复位信号。输入时钟信号之间没有同异步关系要求，与输入的复位信号之间是异步关系。输出时钟信号与输入时钟信号之间是同步关系，输出的复位信号与输入的复位信号之间是异步关系，与输出时钟信号之间是同步关系。

本申请实施例提供的复位信号处理装置，针对异步复位同步释放的功能和场景需求，加入对多复位域输入复位信号的复位处理模块，延迟打拍模块和时钟门控单元等，以实现对复位信号和时钟信号的控制。下面对复位信号处理装置中各个功能模块详细介绍如下：

复位处理模块，利用组合逻辑设计，用于接收至少一个输入复位信号，确定与所述至少一个输入复位信号具有逻辑关系的至少一个输出复位信号；在检测到处于复位状态的所述输入复位信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入复位信号影响的第一输出复位信号，并指示与第一输出复位信号所控制的复位域对应的数据同步器模块；在检测到处于无效状态的所述输入复位信号生效(即复位)的情况下，根据所述逻辑关系确定受到当前生效的输入复位信号影响的第二输出复位信号，并指示与第二输出复位信号所控制的复位域对应的数据同步器模块；其中，每个输入复位信号控制至少一个复位域，每个输出复位信号控制一个复位域，不同的输出复位信号控制不同的复位域。

数据同步器模块可以为一个多级寄存器同步器，其主要功能是通过同步处理，实现异步复位信号在指定时钟域下的同步释放。通过将复位信号同步到期望的时钟域下进行释放，可以降低复位信号释放时因为跨时钟域而可能出现的亚稳态概率。具体的：

与第一输出复位信号所控制的复位域对应的数据同步器模块，用于控制第一输出复位信号在输入时钟信号的时钟域下进行同步释放，并将同步释放后的所述第一输出复位信号提供给对应的延迟打拍模块；

与第二输出复位信号所控制的复位域对应的数据同步器模块，用于控制第二输出复位信号进行异步复位，并将异步复位后的所述第二输出复位信号提供给对应的延迟打拍模块。

延迟打拍模块的功能是利用打拍逻辑，配合数据同步器模块在打拍后输出复位信号，实现复位信号经过同步释放后的延迟输出。延迟打拍模块支持通过参数设置打拍级数，输出时钟信号关断、复位信号输出、输出时钟信号重新打开的延迟拍数都可以根据需求配置。经过延迟打拍模块的处理，只要有任意一个复位信号释放，输出时钟信号会在M个时钟周期后关断，再等待N个时钟周期后，同步释放后的复位信号延迟输出即完成释放，再等待P个时钟周期后，重新使能输出时钟信号。在复位信号释放的情况下，延迟打拍模块在输出复位信号时，生成处于对应时钟域下的一个控制信号发送给时钟门控生成单元，所述控制信号用于指示输出时钟信号在M个时钟周期后延迟关断、以及在N+P个时钟周期后重新打开。

时钟门控生成单元，用于根据接收到的控制信号生成处于所述时钟域的时钟门控信号，并发送给时钟门控单元，时钟门控信号用于控制输出时钟信号的关断和打开。

时钟门控单元，用于根据接收到的时钟门控信号，控制时钟信号的输出，在输出复位信号同步释放后，会根据配置的周期数，完成输出时钟信号的延迟关断和重新打开。时钟门控单元可以支持对多个输出时钟进行控制，满足大多数应用场景需求。

本申请实施例提供的复位信号处理装置，在复位信号生效(复位)的情况下，电路系统可以对异步复位快速响应。在复位信号释放的情况下，一方面，通过对同步释放后的复位信号进行延迟输出来确保最终输出的复位信号处于稳定状态，另一方面，关断输出的时钟信号，可以保证在释放后的复位信号还没有稳定传递给驱动的所有寄存器之前，由时钟信号和复位信号驱动的电路不会处于工作状态，避免电路状态异常。通过这样的双保险，有效避免了复位信号在同步释放过程中，由于复位信号和时钟信号的异步关系，而带来的潜在的亚稳态传播风险。同时输出时钟信号的关断和打开，复位信号延迟输出的拍数，都可以根据实际需求灵活配置，在电路功能上不要求复位信号必须在一个时钟周期内完成释放，因此在电路实现阶段可以放松对复位信号的约束，尤其是在设计规模较大并且较复杂的场景下，可以显著降低时序收敛难度，进一步保证了电路系统的稳定可靠，也提高了SOC芯片的通用性、易用性和可移植性。

本申请实施例提供的复位信号处理装置，通过延迟输出同步释放后的复位信号、以及关断输出时钟的设计，降低电路实现阶段时序收敛和电路设计的难度及成本，增加时钟复位系统的稳定性，同时保留了电路的通用性和易用性。本方案适用于绝大部分SOC芯片的时钟复位系统设计，对于多复位域的支持，也可以使系统根据实际需求，灵活地实现对全部或部分电路的复位。

请参考图4，为本申请的一个实施例提供的一种复位信号处理方法的流程示意图，该方法可以包括如下步骤：

S401、至少一个复位信号输入复位处理模块，其中，至少一个输入的复位信号之间是异步关系。

S402、复位处理模块对至少一个输入的复位信号进行第一次处理，输出至少一个处理后的复位信号，其中，至少一个输出的复位信号之间是异步关系，至少一个输入的复位信号与至少一个输出的复位信号之间具有逻辑关系，该逻辑关系是根据实际需要建立的。

由复位处理模块处理后的各输出的复位信号控制不同的复位域，每个输入的复位信号可以实现对所有复位域、或者某一或几个复位域的控制，输入的复位信号之间还可以具有优先级，复位处理模块输出的每个复位信号可以实现对一个复位域的控制。复位处理模块输出的复位信号的数量与所有输入的复位信号所控制的复位域的数量相等，所述逻辑关系根据输入的复位信号所控制的复位域、优先级、输出的复位信号所控制的复位域确定。

经过复位处理模块处理后的输出复位信号，后续将由数据同步器模块和延迟打拍模块进行第二次处理。

S403、检测是否存在处于无效状态的某一个或多个输入复位信号生效(即复位)，如果是，执行步骤S404，如果否，执行步骤S406。

S404、复位处理模块根据所述逻辑关系确定受到当前生效的输入复位信号影响的一个或多个输出复位信号(可以称为第二输出复位信号)，并指示对应的数据同步器模块。

S405、数据同步器模块和延迟打拍模块立刻响应，即控制第二输出复位信号进行异步生效并立即输出，确保第二输出复位信号及时有效。

S406、检测是否存在处于复位状态的某一个或多个输入复位信号释放，如果是，执行步骤S407。

S407、复位处理模块根据所述逻辑关系确定受到当前释放的输入复位信号影响的一个或多个输出复位信号(可以称为第一输出复位信号)，并指示对应的数据同步器模块。

S408、数据同步器模块在输入时钟信号的时钟域下对第一输出复位信号进行同步释放。

具体的，数据同步器模块进行打拍处理，将异步复位信号同步到输入时钟信号的时钟域下。

S409、数据同步器模块同步释放后的复位信号由延迟打拍模块进行打拍处理，生成输出的复位信号以及用于控制输出时钟信号开关的控制信号。

具体的，延迟打拍模块根据配置的参数，按照先后顺序依次进行M个时钟周期后控制输出时钟信号的关断，再N个时钟周期后对同步释放后的复位信号输出，再P个时钟周期后(即等待复位信号稳定输出后)控制重新打开输出时钟信号等操作。确保输出的复位信号是已经处于稳定状态，并且避免由输出的时钟信号和复位信号驱动的寄存器会在复位信号处于潜在的亚稳态时保持工作状态。

需要说明的是，S403、S406之间并无严格的时序关系，编号只是为了表述方便。

下面，对本申请实施例提供的复位信号处理方案进行示例性说明。

请参考图5，为本申请的一个实施例提供的一种复位信号处理方法的典型应用场景。本实施例中，假设使用了3个输入的复位信号hw_rst_b、top_sw_rst_b和local_sw_rst_b，2个具有2倍频率关系的输入时钟信号clk_in_1x和clk_in_2x，最终2个输出的复位信号top_sw_rst_sync_b和local_sw_rst_sync_b，2个输出时钟信号clk_out_1x和clk_out_2x。在该应用场景下，需要使用复位信号处理装置中如下功能模块，包括复位处理模块、两组数据同步器模块和延迟打拍模块、两组时钟门控生成单元和时钟门控单元。

复位处理模块对3个输入的复位信号进行第一步处理，利用组合逻辑确定2个输出的复位信号和3个输入的复位信号之间的逻辑关系。输出复位信号和输入复位信号之间具体的基于优先级的逻辑运算关系如下：

top_sw_rst_sync_b＝hw_rst_b&top_sw_rst_b；

local_sw_rst_sync_b＝hw_rst_b&top_sw_rst_b&local_sw_rst_b；

如上描述，输入的复位信号中，hw_rst_b是复位整个电路系统的复位源；top_sw_rst_b是复位配置通路的复位源，受到hw_rst_b的影响，如果hw_rst_b处于复位状态，那么top_sw_rst_b也一定处于复位状态，反之，则不然；local_sw_rst_b是复位数据通路的复位源，受到hw_rst_b和top_sw_rst_b的影响，如果hw_rst_b和top_sw_rst_b处于复位状态，那么local_sw_rst_b也一定处于复位状态，反之，则不然。

当hw_rst_b和top_sw_rst_b任意一个复位有效时，top_sw_rst_sync_b和local_sw_rst_sync_b均保持复位状态，clk_out_1x时钟和clk_out_2x时钟保持有效。当只有local_sw_rst_b复位有效时，仅有local_sw_rst_sync_b保持复位状态，top_sw_rst_sync_b不受影响。

数据同步器模块可以为一个1bit位宽的多级寄存器同步器，用于实现复位信号的同步释放。在复位信号释放后，对数据进行多级寄存器打拍，输出一个和输入时钟信号在同一时钟域下的高电平信号，作为同步释放后的复位信号提供给延迟打拍模块做进一步处理。寄存器打拍计数按照MTBF(Mean Time Between Failures，平均无故障时间)的要求进行设计，保证输出的复位信号不会处于亚稳态状态。

延迟打拍模块会对数据同步器模块输出的信号进行第二次打拍。输入信号在M级打拍后，会将此次打拍后的信号产生2个分支，对其中一个分支的信号进行逻辑运算，另一个未处理分支的信号继续进行N级打拍，这次打拍后的信号会作为最终输出的复位信号。最后继续进行P级打拍，将打拍后的信号和前面M级打拍后单独处理的信号进行二次运算，运算后作为控制信号发送给2个时钟门控生成单元。

时钟门控生成单元将延迟打拍模块输出的控制信号进行再次处理，生成时钟门控信号提供给时钟门控单元使用。如果有多个输出的复位信号在同一个时钟域下进行了释放，则时钟门控信号由所有延迟打拍模块输出的控制信号生成。在本实施例中，2个延迟打拍模块输出的控制信号均参与了时钟门控信号的生成，这样，输出的复位信号中任何一个发生了释放，都可以在复位信号释放后的M个时钟周期内将时钟门控信号拉低，关断2个输出时钟信号。并且只有在2个输出的复位信号均完成释放M+N+P个时钟周期后，时钟门控信号才会重新拉高，并重新打开2个输出时钟信号。在图5所示的实施例中，时钟门控生成单元1控制clk_out_1x，这里直接使用了2个延迟打拍模块输出的控制信号，时钟门控生成单元2则将输入的控制信号在clk_in_2x时钟域下打了1拍，再输出为时钟门控信号。

时钟门控单元在时钟门控信号为高电平时输出clk_out，并且在时钟门控信号为低电平时关断clk_out，2个时钟门控单元均是标准单元，功能完全相同。

这样，在hw_rst_b和top_sw_rst_b释放时，延迟打拍模块1和2均会确保M个时钟周期后关断时钟门控信号，同时关断输出时钟clk_out_1x，并且在等待clk_in_2x的一个时钟周期后，关断clk_out_2x，然后等待N个时钟周期，top_sw_rst_sync_b和local_sw_rst_sync_b完成释放，输出已处于稳定状态的释放后的高电平复位信号，最后等待P个时钟周期，重新打开clk_out_1x，再等待clk_in_2x的一个时钟周期后，重新打开clk_out_2x。其中，M的值取决于输出的复位信号驱动的设计中，最长的不带复位段的寄存器链的级数。N的值代表输出复位信号和输出clk_out之间的removal time(清除时间)，用于设置二者之间的multi-cycle hold约束。通常来说rst_sync_n延迟大，clk_out延迟小，hold约束小，该值可以较小。P的值代表输出复位信号和clk_out之间的recovery time(恢复时间)，用于设置二者之间的multi-cycle setup约束，取决于复位信号驱动逻辑的数量和分布范围等情况。

为进一步说明本实施例，此处列举了图5所示应用场景下各种复位信号释放情况的仿真波形图，实施例中各个关键处的信号波形如图6～图11所示，信号名称与图5所示的各个信号名称对应。

图6所示为3个输入的复位信号先后释放的情况，可以看到，当3个输入的复位信号均生效时，2个输出的复位信号均处于复位状态。根据前文所述的复位信号之间的逻辑关系，如果只有hw_rst_b释放，2个输出的复位信号依然处于复位状态，输出时钟信号正常输出。而当top_sw_rst_b也完成释放后M个clk_in_1x时钟周期，clk_out_1x关断，再等待N个clk_in_1x时钟周期，top_sw_rst_sync_b完成释放，最后等待P个clk_in_1x时钟周期，clk_out_1x重新打开。clk_out_2x在clk_out_1x关断并等待1个clk_out_2x的时钟周期后关断，在clk_out_1x重新打开并等待1个clk_out_2x的时钟周期后重新打开。值得注意的是，当hw_rst_b和top_sw_rst_b释放，local_sw_rst_b处于复位状态时，local_sw_rst_sync_b依然处于复位状态，在local_sw_rst_b释放后，clk_out_1x和clk_out_2x重新执行了上述的行为，而local_sw_rst_sync_b在local_sw_rst_b释放后M+N个clk_in_1x时钟周期后，完成释放。

图7、图8、图9分别展示了hw_rst_b、top_sw_rst_b、local_sw_rst_b单独释放时的仿真波形图。可以看到，hw_rst_b和top_sw_rst_b单独生效时top_sw_rst_sync_b和local_sw_rst_sync_b均处于复位状态，当输入的复位信号释放后，等待M+N个clk_in_1x时钟周期，top_sw_rst_sync_b和local_sw_rst_sync_b均完成释放。当只有local_sw_rst_b处于复位状态，hw_rst_b和top_sw_rst_b均处于无效状态时，也只有local_sw_rst_sync_b信号处于复位状态，top_sw_rst_sync_b并没有复位，说明local_sw_rst_b没有控制到top_sw_rst_sync_b，与输入复位信号的优先级关系相符。当local_sw_rst_b释放后，等待M+N个clk_in_1x时钟周期，local_sw_rst_sync_b完成释放。这里clk_in_1x和clk_in_2x的行为和前文描述完全一致。

图10描述了hw_rst_b，top_sw_rst_b，local_sw_rst_b同时释放时的场景。可以看到，当3个输入的复位信号均生效时，top_sw_rst_sync_b和local_sw_rst_sync_b均处于复位状态，3个输入的复位信号同时释放后，等待M+N个clk_in_1x时钟周期，2个输出的复位信号均完成释放。这里clk_in_1x和clk_in_2x的行为和前文描述完全一致。

图11描述了只有clk_in_1x输入时，hw_rst_b，top_sw_rst_b，local_sw_rst_b先后释放的情况，对比图6可以看到，除了clk_out_2x没有输出时钟以外，top_sw_rst_sync_b，local_sw_rst_sync_b和clk_out_1x的行为与图6完全一致。

本申请实施例提供的复位信号处理方法，加入了时钟关断和延迟打拍操作，在电路功能上不要求复位信号在一个时钟周期内完成释放，因此在电路实现阶段可以放松对复位信号的约束，尤其是在设计规模较大并且较复杂的场景下，可以显著降低时序收敛难度，降低电路实现及相关人力投入和时间成本。

本申请实施例提供的复位信号处理方法，通过关断输出的时钟信号，可以保证在释放后的复位信号还没有稳定传递给驱动的所有寄存器之前，由该时钟信号和复位信号驱动的电路不会处于工作状态，避免电路状态异常。通过这样的双保险，有效避免了复位信号在同步释放过程中，由于复位信号和时钟信号的异步关系，而带来的潜在的亚稳态传播风险。

本申请实施例提供的复位信号处理方法，可以输出高质量的复位信号，提高系统稳定性和可靠性。在复位信号生效时，系统可以对异步复位快速响应。在复位信号释放时，一方面，通过对同步释放后的复位信号进行延迟打拍来确保最终释放的复位信号处于稳定状态，另一方面，关断输出的时钟信号，可以保证在释放后的复位信号还没有稳定传递给驱动的所有寄存器之前，由该时钟和复位驱动的电路不会处于工作状态，避免电路状态异常。

本申请实施例提供的复位信号处理方法，设计简单，易用性和通用性好，适合绝大部分SOC芯片的时钟复位系统设计。

可选地，如图12所示，本申请实施例还提供一种电子设备1200，包括处理器1201和存储器1202，存储器1202上存储有可在所述处理器1201上运行的程序或指令，该程序或指令被处理器601执行时实现上述信号处理方法的各个步骤，且能达到相同的技术效果，为避免重复，这里不再赘述。

需要说明的是，本申请实施例中的电子设备包括移动电子设备和非移动电子设备。

本申请实施例另提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，实现上述信号处理方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

应理解，本申请实施例提到的芯片还可以称为系统级芯片、系统芯片、芯片系统或片上系统芯片等。

本申请实施例还提供一种可读存储介质，所述可读存储介质上存储有程序或指令，该程序或指令被处理器执行时实现上述信号处理方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器ROM、随机存取存储器RAM、磁碟或者光盘等。

本申请实施例提供一种计算机程序产品，该程序产品被存储在存储介质中，该程序产品被至少一个处理器执行以实现如上述信号处理方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以计算机软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，或者网络设备等)执行本申请各个实施例所述的方法。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (13)

1.一种信号处理方法，其特征在于，包括：

接收至少一个输入目标信号，确定与所述至少一个输入目标信号具有逻辑关系的至少一个输出目标信号；

在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号；

控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并在预设第一数量的时钟周期后延迟输出。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在所述控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放之后，控制在所述时钟域下的输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开，所述第一数量大于所述第二数量、且小于所述第二数量与所述第三数量之和。

3.根据权利要求2所述的方法，其特征在于，所述控制在所述时钟域下的输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开，具体包括：

在检测到同步释放后的所述第一输出目标信号的情况下，生成所述时钟域下的控制信号；其中，所述控制信号用于指示输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开；

根据所述时钟域下的控制信号，生成处于所述时钟域的时钟门控信号，通过所述时钟门控信号控制在所述时钟域下的输出时钟信号的关断和打开。

4.根据权利要求2或3所述的方法，其特征在于，所述第一数量为预先设置的第一数值M和第二数值N之和，所述第二数量为所述第一数值M，所述第三数量为所述第二数值N和预先设置的第三数值P之和；

其中，所述第一数值M设置为所述第一输出目标信号驱动的寄存器中，最长的不带目标信号输入端的寄存器链的级数；所述第二数值N设置为所述第一输出目标信号与所述输出时钟信号之间的清除时间removal time；所述第三数值P设置为所述第一输出目标信号与所述输出时钟信号之间的恢复时间recovery time。

5.根据权利要求1至3中任一项所述的方法，其特征在于，所述方法还包括：

在检测到处于无效状态的所述输入目标信号生效的情况下，根据所述逻辑关系确定受到当前生效的输入目标信号影响的第二输出目标信号；

控制所述第二输出目标信号进行异步生效并立即输出。

6.根据权利要求1至3中任一项所述的方法，其特征在于，每个所述输入目标信号控制至少一个信号域；

所述接收至少一个输入目标信号，确定与所述至少一个输入目标信号具有逻辑关系的输出目标信号，包括：

根据所述至少一个输入目标信号所控制的所有信号域，确定与所述所有信号域中每个信号域对应的一个输出目标信号，以及基于所述至少一个输入目标信号与所述至少一个输出目标信号所控制的信号域建立所述逻辑关系；其中，每个所述输出目标信号控制一个信号域。

7.根据权利要求6所述的方法，其特征在于，所述至少一个输入目标信号之间具有优先级关系；

基于所述至少一个输入目标信号与所述至少一个输出目标信号所控制的信号域建立所述逻辑关系，具体包括：

根据每个所述输入目标信号所控制的至少一个信号域、以及每个所述输出目标信号所控制的信号域，确定影响每个所述输出目标信号的所有所述输入目标信号，以及结合所述至少一个输入目标信号之间的优先级关系确定所述逻辑关系；其中，所述逻辑关系用于表征影响每个所述输出目标信号的所有所述输入目标信号之间基于优先级的逻辑运算关系。

8.一种信号处理装置，其特征在于，包括信号处理模块、数据同步器模块和延迟打拍模块，其中：

所述信号处理模块，用于接收至少一个输入目标信号，确定与所述至少一个输入目标信号之间具有逻辑关系的至少一个输出目标信号；在检测到处于有效状态的所述输入目标信号释放的情况下，根据所述逻辑关系确定受到当前释放的输入目标信号影响的第一输出目标信号，并指示所述数据同步器模块；

所述数据同步器模块，用于控制所述第一输出目标信号在输入时钟信号的时钟域下进行同步释放，并将同步释放后的所述第一输出目标信号提供给所述延迟打拍模块；

所述延迟打拍模块，用于控制同步释放后的所述第一输出目标信号在预设第一数量的时钟周期后延迟输出。

9.根据权利要求8所述的装置，其特征在于，所述装置还包括时钟门控生成单元和时钟门控单元，其中：

所述延迟打拍模块，还用于在接收到同步释放后的所述第一输出目标信号的情况下，生成所述时钟域下的控制信号并发送给所述时钟门控生成单元，所述控制信号用于指示输出时钟信号在预设第二数量的时钟周期后延迟关断、以及在预设第三数量的时钟周期后重新打开，所述第一数量大于所述第二数量、且小于所述第二数量与所述第三数量之和；

所述时钟门控生成单元，用于根据接收到的所述控制信号生成处于所述时钟域的时钟门控信号，并发送给所述时钟门控单元；

所述时钟门控单元，用于根据接收到的所述时钟门控信号，控制在所述时钟域下的输出时钟信号的关断和打开。

10.根据权利要求8或9所述的装置，其特征在于，

所述信号处理模块，还用于在检测到处于无效状态的所述输入目标信号生效的情况下，根据所述逻辑关系确定受到当前生效的输入目标信号影响的第二输出目标信号，并指示所述数据同步器模块；

所述数据同步器模块，还用于控制所述第二输出目标信号进行异步生效，并将异步生效后的所述第二输出目标信号提供给所述延迟打拍模块；

所述延迟打拍模块，还用于控制异步生效后的所述第二输出目标信号立即输出。

11.根据权利要求8或9所述的装置，其特征在于，设置与信号域的个数相同数量的数据同步器模块和延迟打拍模块，每个信号域对应一组数据同步器模块和延迟打拍模块；

所述信号处理模块，具体用于根据所述至少一个输入目标信号所控制的所有信号域，确定与所述所有信号域中每个信号域对应的一个输出目标信号，以及基于所述至少一个输入目标信号与所述至少一个输出目标信号所控制的信号域建立所述逻辑关系；在确定出所述第一输出目标信号的情况下，指示与所述第一输出目标信号所控制的信号域对应的数据同步器模块；其中，每个所述输入目标信号控制至少一个信号域，每个所述输出目标信号控制一个信号域；

所述数据同步器模块，具体用于将同步释放后的所述第一输出目标信号提供给对应的延迟打拍模块。

12.一种芯片，其特征在于，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，以实现如权利要求1至7中任一项所述的方法。

13.一种电子设备，其特征在于，所述电子设备包括处理器和存储器，所述存储器存储可在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行，以实现如权利要求1至7中任一项所述的方法。